JPH11184802A - インターフェース - Google Patents

Abstract

(57)【要約】 【課題】 送り手側の複数アドレス分のデータが受け手
側で１語長のデータとして取り扱われる場合に使用可能
とし、各アドレス毎のデータ受け渡し用の構成を簡素化
する。 【解決手段】 ＤＦＦ１１１からのアドレスを利用して
デコードして、当該アドレスが上位及び下位アドレスの
何れであるかを示すデコード値を送出するデコーダ１４
１と、デコーダ１４１からのデコード値が上位アドレス
であれば、使用禁止の制御信号生成用のＬＯＷ信号を出
力する一方、デコーダ１４１からのデコード値が下位ア
ドレスであれば、使用許可の制御信号生成用のＨＩＧＨ
信号を出力する一致検出部１４２と、一致検出部１４２
からの出力信号を書込イネーブルの立ち上がり時点でト
グルして、書込保持部１３で保持されている書込データ
の使用を禁止乃至許可する制御信号を生成するＤＦＦ１
４３とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、送り手と、この送
り手が取り扱う複数アドレス分のデータを１語長のデー
タとして取り扱う受け手との間に介在し、前記送り手か
らのデータを前記受け手側に受け渡しを行うインターフ
ェースに関するものである。

【０００２】

【従来の技術】従来より、インテリジェントビル等で
は、調光制御回路によって多数の照明装置の点灯状態等
を管理する調光システムが広く採用されている。図５
は、上記のような調光制御回路に用いられるインターフ
ェースの概略構成図である。インターフェース９０は、
図外（左方）の中央処理装置（ＣＰＵ）からアドレス
（Ａ）、チップセレクト（ＣＳ）、書込イネーブル（Ｗ
Ｅ）及びデータ（Ｄ）を取り込んで、それぞれをシステ
ムクロック（ＣＬＫ）の立ち上がり時に同期させて送出
するＤフリップフロップ（ＤＦＦ）９１１，９１２，９
１３，９１４によって構成される入力部９１と、ＤＦＦ
９１１，９１２，９１３の各出力信号を取り込んでデコ
ードに利用して書込条件（セレクタ９３１用の切替情報
で、ＤＦＦ９１１で取り込まれたアドレスに対応する１
面目レジスタ９３３を示す情報）を得るデコーダ９２
と、セレクタ９３１，９３２、複数のレジスタ（ＤＦ
Ｆ）９３３（図５では１ブロックと点線で示されてい
る。）及び複数のレジスタ（ＤＦＦ）９３４（図５では
１ブロックと点線で示されている。）によって構成さ
れ、書込条件、ＤＦＦ９１３出力及びシステムクロック
に応じて、ＤＦＦ９１４からのデータを順次取り込んで
保持する書込保持部９３とを備えている。

【０００３】図６は、上記構成における各入出力信号の
タイミングを示す図である。この図を用いてインターフ
ェース９０の概略動作について説明すると、ＣＰＵから
のアドレス、チップセレクト及び書込イネーブルは、シ
ステムクロックに同期し（９１１，９１２，９１３出
力）、この後、デコードに利用されて書込条件が得られ
る（９２出力）。

【０００４】一方、ＣＰＵからのデータは、システムク
ロックに同期し（９１４出力）、この後、複数のレジス
タ９３３のうち、書込条件に応じてセレクタ９３１によ
って切り替えられた１面目レジスタ９３３に渡され、次
いで、システムクロックに従って送出され（９３３出
力）、セレクタ９３２を経て１面目レジスタ９３３に対
応する２面目レジスタ９３４に取り込まれて保持され
る。

【０００５】このように、システムクロックとは非同期
のＣＰＵからのデータをシステムクロックに同期させた
上で使用する場合には、１面レジスタ構成であれば、図
６の「９３３出力」に示される斜線部のように、１面目
レジスタの出力に不定値が書き込まれるタイミングが必
ず存在する。このような出力が有効データとして使用さ
れると、書き込まれた不定値によって正常なシステム動
作が阻害されてしまう不具合が発生する（特開平２−１
８３８４４号公報参照）。

【０００６】そこで、上記図５の構成では、このような
不具合を回避するため、各アドレス毎に、ＤＦＦ９３
３，９３４の２面レジスタ構成にし、書込イネーブルを
シフトした条件（９１３出力）を用いて、１面目レジス
タに書き込まれる不定値をマスクして有効データとして
使用するようにしている。なお、特開平２−２８５４５
４号公報には、プロセッサと数多くの周辺装置との間に
介在し、これら周辺装置の異なるタイミングを消去する
包括的なプロセッサ用インターフェースコントローラが
開示されている。

【０００７】また、特開平３−６９２１２号公報には、
書込イネーブル検出回路を備え、周辺回路を小型化し得
るプログラマブル・カウンタ回路が記載されている。さ
らに、特開平１−１１８２９８号公報には、ＣＰＵ部か
らのアドレス及びデータをＡＤラッチ及びデータラッチ
にラッチさせて、所定時間ＥＥＰＲＯＭに与えるように
し、ＣＰＵ部をデータ書込動作から早期に開放するよう
にしたＥＥＰＲＯＭへのデータ書き込み回路が提案され
ている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記図
５の従来例では、例えば調光制御回路（受け手）側で２
バイトのデータが１語長（ワード）として取り扱わる場
合に、ＣＰＵ（送り手）側が１ワード１バイトで動作す
る８ビットのＣＰＵで構成されたとすると、送り手から
の２アドレスに対応する２バイトのデータは、最終的
に、２アドレスに対応するレジスタ９３４に取り込まれ
ることになる。ところが、この場合、これらレジスタ９
３４が、２アドレスのうちの時間的に後に取り込まれる
アドレスに対応するデータを取り込む前に、これらレジ
スタ９３４のデータが受け手側によって使用されると、
この受け手側では、１ワードの全データが未取込である
ことから正常な動作が得られないこととなる。このた
め、送り手側の複数アドレス分のデータが受け手側で１
ワードのデータとして取り扱われる場合には、上記従来
の構成を採用することができなかった。

【０００９】また、上記構成では、各アドレス毎に、レ
ジスタが２面配置されるので、レジスタの全体回路に占
める面積の割合が非常に大きくなり、チップのコストア
ップの要因となっていた。本発明は、上記事情に鑑みて
なされたものであり、送り手側の複数アドレス分のデー
タが受け手側で１語長のデータとして取り扱われる場合
に使用可能で、各アドレス毎のデータ受け渡し用の構成
を簡素化し得るインターフェースを提供することを目的
とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
の本発明のインタフェースは、送り手と、この送り手が
取り扱う複数アドレス分のデータを１語長のデータとし
て取り扱う受け手との間に介在し、前記送り手からのデ
ータを前記受け手側へ受け渡しを行うインターフェース
であって、前記送り手から、前記１語長のデータに対応
する複数アドレスを予め定められた所定順位に従って個
々に取り込むアドレス入力手段と、前記送り手からの書
込イネーブルに応じて、前記アドレス入力手段で取り込
まれたアドレスに対応するデータを前記受け渡しのため
に順次取り込んで保持する書込保持手段と、前記アドレ
ス入力手段で取り込まれたアドレスの順位を利用して、
前記書込保持手段で保持されている書込データの使用を
禁止乃至許可する制御信号を生成する制御手段とを備え
たものである。

【００１１】この構成では、アドレス入力手段で取り込
まれたアドレスが１語長のデータに対して最初に取り込
まれるべき順位のアドレスである場合には、書込保持手
段が当該順位のアドレスに対応するデータを受け渡しの
ために取り込んで保持する時点から、書込データの使用
を禁止する制御信号を生成する一方、アドレス入力手段
で取り込まれたアドレスが１語長のデータに対して最後
に取り込まれるべき順位のアドレスである場合には、書
込保持手段が当該順位のアドレスに対応するデータを受
け渡しのために取り込んで保持する時点から、書込デー
タの使用を許可する制御信号を生成し得るようになる。
そして、受け手側がその生成された制御信号に従って書
込保持手段で保持されているデータを使用すれば、本発
明は、送り手側の複数アドレス分のデータが受け手側で
１語長のデータとして取り扱われる場合に使用可能とな
る。

【００１２】また、制御信号は、受け手側とは非同期の
送り手からのデータのデータ変化点に対してマスクを行
う作用を有するので、マスク用の別の手段が不要とな
り、各アドレス毎のデータ受け渡し用の構成が簡素化さ
れるようになる。なお、前記アドレス入力手段は、前記
１語長のデータに対応する第１位及び第２位アドレスを
この順位に従って個々に取り込み、前記制御手段は、前
記アドレス入力手段で取り込まれたアドレスが前記第１
位アドレスである場合には、前記書込イネーブルに応じ
て、前記書込保持手段が前記第１位アドレスに対応する
データを前記受け渡しのために取り込んで保持する時点
から、前記書込データの使用を禁止する制御信号を生成
する一方、前記アドレス入力手段で取り込まれたアドレ
スが前記第２位アドレスである場合には、前記書込イネ
ーブルに応じて、前記書込保持手段が前記第２位アドレ
スに対応するデータを前記受け渡しのために取り込んで
保持する時点から、前記書込データの使用を許可する制
御信号を生成する構成でもよい。この構成によれば、受
け手が使用する書込保持手段で保持されているデータ
は、第１位アドレスに対応するデータが受け渡しのため
に書込保持手段に取り込まれて保持される時点から使用
が禁止されるので、１語長のデータ未取込による受け手
側における動作異常が回避されるようになる。また、受
け手が使用する書込保持手段で保持されているデータ
は、第２位アドレスに対応するデータが受け渡しのため
に書込保持手段に取り込まれて保持される時点から使用
が許可されるので、受け手側は、取込完了時点の１語長
のデータを最も早いタイミングで使用することができる
ようになる。

【００１３】また、前記制御手段は、前記制御信号を前
記受け手側のクロックに同期させるものでもよい。この
構成によれば、制御信号が受け手側のクロックに同期し
ていない場合に生じる可能性のある不具合が回避される
ようになる。

【００１４】

【発明の実施の形態】図１は、本発明の第１実施形態を
示す概略構成図である。インターフェース１０は、入力
部１１、デコーダ１２、書込保持部１３及び制御部１４
によって構成されており、図外（左方）のＣＰＵ（送り
手）と、この送り手が取り扱う２アドレス分のデータを
１ワードのデータとして取り扱う受け手（例えば調光シ
ステムの調光制御回路）との間に介在し、送り手からの
データを受け手側に受け渡しを行うものである。

【００１５】入力部１１は、ＣＰＵから、各ワード毎に
受け手側の１ワードのデータに対応する２アドレスを、
上位アドレス（ＡＤＤＲＥＳＳ１）及び下位アドレス
（ＡＤＤＲＥＳＳ２）の予め定められた取込順位に従っ
て個々に取り込んで、システムクロック（ＣＬＫ）の立
ち上がり時点に同期させて送出するアドレス入力手段と
してのＤフリップフロップ（ＤＦＦ）１１１を有すると
ともに、ＣＰＵからチップセレクト（ＣＳ）、書込イネ
ーブル（ＷＥ）及びデータ（Ｄ）を取り込んで、それぞ
れをシステムクロックの立ち上がり時点に同期させて送
出するＤＦＦ１１２，１１３，１１４を具備している。

【００１６】デコーダ１２は、ＤＦＦ１１１，１１２，
１１３の各出力信号を取り込んで、デコードに利用して
書込条件を得るものである。この書込条件は、後述のセ
レクタ１３１，１３２で使用される切替情報で、レジス
タ１３３，１３４のうち、ＤＦＦ１１１で取り込まれた
アドレスに対応する方を示すものである。書込保持部１
３は、セレクタ１３１，１３２及びレジスタ（ＤＦＦ）
１３３，１３４によって構成され、ＤＦＦ１１４からの
データを取り込んで保持するものである。すなわち、Ｄ
ＦＦ１１４からのデータは、デコーダ１２からの書込条
件に応じて、セレクタ１３１，１３２による切替先のレ
ジスタ（ＤＦＦ１３３，１３４の一方）に取り込まれて
保持される。なお、本実施形態では、最終的なデータ書
込は、レジスタ１３３，１３４に対して、書込イネーブ
ルの立ち上がり時点で実行されるように設計している
（図２を参照）。これは、書込イネーブルに対するアド
レス、チップセレクト及びデータ等のホールド時間を確
保するためである。

【００１７】制御部１４は、デコーダ１４１、一致検出
部１４２及びＤＦＦ１４３によって構成され、書込保持
部１３で保持されている書込データの使用を禁止乃至許
可する制御信号を生成するものである。デコーダ１４１
は、ＤＦＦ１１１からのアドレスを利用してデコード
し、当該アドレスが上位及び下位アドレスの何れである
かを示すデコード値を送出するものである。

【００１８】一致検出部１４２は、デコーダ１４１から
のデコード値が上位アドレスであれば、使用禁止の制御
信号生成用のＬＯＷ信号を出力する一方、デコーダ１４
１からのデコード値が下位アドレスであれば、使用許可
の制御信号生成用のＨＩＧＨ信号を出力するものである
（図２の１４２出力を参照）。ＤＦＦ１４３は、一致検
出部１４２からの出力信号を書込イネーブルの立ち上が
り時点でトグルして、書込保持部１３で保持されている
書込データの使用を禁止乃至許可する制御信号を生成す
るものである（図２の１４出力を参照）。

【００１９】これにより、書込保持部１３で保持されて
いる書込データは、上位アドレスに対応するデータが受
け渡しのために書込保持部１３に取り込まれて保持され
る時点から使用が禁止されるので、１語長のデータ未取
込による受け手側における動作異常が回避されることに
なる一方、下位アドレスに対応するデータが受け渡しの
ために書込保持部１３に取り込まれて保持される時点か
ら使用が許可されるので、受け手側は、取込完了時点の
１語長のデータを最も早いタイミングで使用することが
できることになる（図２を参照）。

【００２０】また、制御信号は、受け手側とは非同期の
送り手からのデータのデータ変化点に対してマスクを行
う作用を有するので、各アドレス毎のデータ受け渡し用
の構成が簡素化されることとなる。例えば、受け手側で
２バイトのデータが１ワードとして取り扱わる場合に、
送り手側が１ワード１バイトで動作する８ビットのＣＰ
Ｕで構成されたとすると、従来では書込保持部が３２ビ
ットのレジスタ構成になるのに対し、本実施形態では、
書込保持部１３は１６ビットのレジスタ構成になる。こ
のように、書込レジスタの全体回路に占める面積の割合
が小さくなる効果が得られる。

【００２１】図２は、上記構成における各入出力信号の
タイミングを示す図である。この図を参照しながらイン
ターフェース１０の動作について説明すると、ＣＰＵか
らのアドレス、チップセレクト、書込イネーブル及びデ
ータは、システムクロックに同期させられる（１１１，
１１２，１１３，１１４出力）。この後、ＤＦＦ１１
１，１１２，１１３の各出力は、デコードに利用され
て、書込条件が得られる（１２出力）。次いで、システ
ムクロックに同期したデータ（１１４出力）は、レジス
タ１３３，１３４のうち、書込条件に応じてセレクタ１
３１，１３２によって切り替えられた方に取り込まれて
保持される。

【００２２】一方、制御部１４側では、ＤＦＦ１１１か
らのアドレスは、デコードに利用され、当該アドレスが
上位及び下位アドレスの何れであるかを示すデコード値
が得られる。次いで、デコード値が上位アドレスであれ
ば、書込イネーブルに応じて書込データに対する使用禁
止の制御信号が生成される一方、デコード値が下位アド
レスであれば、書込イネーブルに応じて書込データに対
する使用許可の制御信号が生成される（１４出力）。

【００２３】なお、本実施形態では、ＤＦＦ１１１で取
り込まれたアドレスが上位及び下位アドレスの何れであ
るかは、デコーダ１４１によって判別される構成になっ
ているが、これに限らず、送り手から上位，下位，上
位，…の順番でアドレスが送られてくることから、例え
ば、デコーダ１２がアドレスを検出する毎に、出力信号
がＬＡＷ及びＨＩＧＨのいずれかに反転してホールドす
る回路を具備し、この回路がいずれの状態をホールドし
ているかをみて、ＤＦＦ１１１で取り込まれたアドレス
が上位及び下位アドレスの何れであるかを判別するよう
にしてもよい。

【００２４】図３は、本発明の第２実施形態を示す概略
構成図である。インターフェース２０は、第１実施形態
と同様に、入力部１１、デコーダ１２及び書込保持部１
３を有する他、第１実施形態と構成が異なる制御部２４
を備えている。そこで、第１実施形態と同様のブロック
についての説明は省略し、異なるブロックについて説明
すると、制御部２４は、デコーダ１４１、一致検出部１
４２及びＤＦＦ１４３を有する他、ＤＦＦ１４３からの
制御信号をシステムクロックに同期させるＤＦＦ２４４
を具備している。

【００２５】なお、レジスタ構成の簡素化については、
第１実施形態と同様にして従来例と比較すると、書込保
持部１３では２個のレジスタ１３３，１３４（１６ビッ
ト）が必要となる一方、制御部２４では２個のＤＦＦ１
４３，２４４（２ビット）が必要となるので、全体で１
８ビットの構成となって、図５の従来例よりも約４０％
の削減効果が得られる。

【００２６】図４は、上記構成における各入出力信号の
タイミングを示す図である。この図を用いて制御部２４
の動作について説明すると、ＤＦＦ１１１からのアドレ
スはデコードに利用され、当該アドレスが上位及び下位
アドレスの何れであるかを示すデコード値が得られる。
次いで、デコード値が上位アドレスであれば、書込イネ
ーブルに応じて書込データに対する使用禁止の制御信号
が生成される一方、デコード値が下位アドレスであれ
ば、書込イネーブルに応じて書込データに対する使用許
可の制御信号が生成される（１４３出力）。次いで、制
御信号は、システムクロックに同期する（２４出力）。

【００２７】これにより、制御信号が受け手側のクロッ
クに同期していない場合に生じる可能性のある不具合が
回避されることになる。以上、上記第１及び第２実施形
態によれば、例えば、高機能の調光システムを実現する
ために、受け手側である調光制御回路に高機能のＣＰＵ
を搭載する場合でも、このような高機能のＣＰＵを必要
としない送り手側に対して、受け手側のＣＰＵ（例えば
１６ビットのＣＰＵ）のビット数よりも少ないビット数
のＣＰＵ（例えば８ビットのＣＰＵ）の搭載が可能とな
り、それぞれの機能に応じたバランスの良い調光システ
ムの構築が可能になる。

【００２８】なお、上記第１及び第２実施形態では、イ
ンターフェース１０に接続される受け手側は、送り手が
取り扱う２アドレス分のデータを１ワードのデータとし
て取り扱うものであるが、これに限らず、本発明のイン
ターフェース１０に接続される受け手側は、送り手が取
り扱う“２”に限定されない複数アドレス分のデータを
１ワードのデータとして取り扱うものでもよい。この場
合、本発明の制御手段は、アドレス入力手段で取り込ま
れたアドレスが１語長のデータに対して最初に取り込ま
れるべき順位のアドレスである場合には、書込保持手段
が当該順位のアドレスに対応するデータを受け渡しのた
めに取り込んで保持する時点から、書込データの使用を
禁止する制御信号を生成する一方、アドレス入力手段で
取り込まれたアドレスが１語長のデータに対して最後に
取り込まれるべき順位のアドレスである場合には、書込
保持手段が当該順位のアドレスに対応するデータを受け
渡しのために取り込んで保持する時点から、書込データ
の使用を許可する制御信号を生成する。

【００２９】

【発明の効果】以上のことから明らかなように、請求項
１記載の発明によれば、送り手側の複数アドレス分のデ
ータが受け手側で１語長のデータとして取り扱われる場
合に使用可能で、各アドレス毎のデータ受け渡し用の構
成を簡素化することが可能となる。

【００３０】請求項２記載の発明によれば、１語長のデ
ータ未取込による受け手側における動作異常の回避が可
能となるとともに、受け手側は、取込完了時点の１語長
のデータを最も早いタイミングで使用することが可能に
なる。請求項３記載の発明によれば、制御信号が受け手
側のクロックに同期していない場合に生じる可能性のあ
る不具合を回避することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す概略構成図であ
る。

【図２】図１の構成における各入出力信号のタイミング
を示す図である。

【図３】本発明の第２実施形態を示す概略構成図であ
る。

【図４】図３の構成における各入出力信号のタイミング
を示す図である。

【図５】従来のインターフェースの概略構成図である。

【図６】図５の構成における各入出力信号のタイミング
を示す図である。

【符号の説明】

１０ インターフェース １１ 入力部 １２ デコーダ １３ 書込保持部 １４，２４ 制御部 １４１ デコーダ １４２ 一致検出部 １１１，１１２，１１３，１１４，１４３，２４４ Ｄ
ＦＦ １３３，１３４ レジスタ（ＤＦＦ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 送り手と、この送り手が取り扱う複数ア
   ドレス分のデータを１語長のデータとして取り扱う受け
   手との間に介在し、前記送り手からのデータを前記受け
   手側へ受け渡しを行うインターフェースであって、 前記送り手から、前記１語長のデータに対応する複数ア
   ドレスを予め定められた所定順位に従って個々に取り込
   むアドレス入力手段と、 前記送り手からの書込イネーブルに応じて、前記アドレ
   ス入力手段で取り込まれたアドレスに対応するデータを
   前記受け渡しのために順次取り込んで保持する書込保持
   手段と、 前記アドレス入力手段で取り込まれたアドレスの順位を
   利用して、前記書込保持手段で保持されている書込デー
   タの使用を禁止乃至許可する制御信号を生成する制御手
   段とを備えたことを特徴とするインターフェース。
2. 【請求項２】 前記アドレス入力手段は、前記１語長の
   データに対応する第１位及び第２位アドレスをこの順位
   に従って個々に取り込み、 前記制御手段は、 前記アドレス入力手段で取り込まれたアドレスが前記第
   １位アドレスである場合には、前記書込イネーブルに応
   じて、前記書込保持手段が前記第１位アドレスに対応す
   るデータを前記受け渡しのために取り込んで保持する時
   点から、前記書込データの使用を禁止する制御信号を生
   成する一方、 前記アドレス入力手段で取り込まれたアドレスが前記第
   ２位アドレスである場合には、前記書込イネーブルに応
   じて、前記書込保持手段が前記第２位アドレスに対応す
   るデータを前記受け渡しのために取り込んで保持する時
   点から、前記書込データの使用を許可する制御信号を生
   成することを特徴とする請求項１記載のインターフェー
   ス。
3. 【請求項３】 前記制御手段は、前記制御信号を前記受
   け手側のクロックに同期させることを特徴とする請求項
   ２記載のインターフェース。