JPH11177640A - 周波数シフトキーイング方式による復調器 - Google Patents
周波数シフトキーイング方式による復調器Info
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- JPH11177640A JPH11177640A JP10257673A JP25767398A JPH11177640A JP H11177640 A JPH11177640 A JP H11177640A JP 10257673 A JP10257673 A JP 10257673A JP 25767398 A JP25767398 A JP 25767398A JP H11177640 A JPH11177640 A JP H11177640A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
- H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
- H04L27/1525—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements using quadrature demodulation
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Abstract
(57)【要約】
【課題】 エッジ検出器にＡ／Ｄ変換回路を必要としな
い４段階直変換受信による復調器を提供する。 【解決手段】 ４段階直変換受信による復調器１は、エ
ッジ検出器２と、有限インパルス応答（ＦＩＲ）フィル
タ３と、Ｎビットパス４と、データスライサ５と、自動
周波数制御装置６とにより構成される。エッジ検出器２
は、直変換受信機Ｒからの第１入力リード７の制限Ｉ信
号（ＬＩＭＩ）と第２入力リード８の制限Ｑ信号（ＬＩ
ＭＱ）とのそれぞれを受信する。エッジ検出器２は、短
パルスによって構成されるＥＤＧＥ信号を供給するため
の論理を備えている。従って、エッジ検出器２は、Ａ／
Ｄ変換回路を用いることなく、制限出力の直変換受信機
Ｒによって供給される信号の周波数と相対位相との両方
を決定する。有限インパルス応答フィルタ３からのＮビ
ットパルス出力４は、データスライサ５と自動周波数制
御装置６とに供給される。復調された出力信号は、復調
器からの出力１１および１２のそれぞれＭＳＢ（最上位
ビット）とＬＳＢ（最下位ビット）という形で供給され
る。
い４段階直変換受信による復調器を提供する。 【解決手段】 ４段階直変換受信による復調器１は、エ
ッジ検出器２と、有限インパルス応答（ＦＩＲ）フィル
タ３と、Ｎビットパス４と、データスライサ５と、自動
周波数制御装置６とにより構成される。エッジ検出器２
は、直変換受信機Ｒからの第１入力リード７の制限Ｉ信
号（ＬＩＭＩ）と第２入力リード８の制限Ｑ信号（ＬＩ
ＭＱ）とのそれぞれを受信する。エッジ検出器２は、短
パルスによって構成されるＥＤＧＥ信号を供給するため
の論理を備えている。従って、エッジ検出器２は、Ａ／
Ｄ変換回路を用いることなく、制限出力の直変換受信機
Ｒによって供給される信号の周波数と相対位相との両方
を決定する。有限インパルス応答フィルタ３からのＮビ
ットパルス出力４は、データスライサ５と自動周波数制
御装置６とに供給される。復調された出力信号は、復調
器からの出力１１および１２のそれぞれＭＳＢ（最上位
ビット）とＬＳＢ（最下位ビット）という形で供給され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数シフトキー
イング方式（ＦＳＫ）による復調器に関し、特に、直接
変換ページング受信機に用いられる周波数シフトキーイ
ング方式による復調器に関する。
イング方式（ＦＳＫ）による復調器に関し、特に、直接
変換ページング受信機に用いられる周波数シフトキーイ
ング方式による復調器に関する。
【０００２】
【従来の技術】従来例１としてのページング受信機は、
２重変換方式のスーパーヘテロダイン構造を用いてい
た。
２重変換方式のスーパーヘテロダイン構造を用いてい
た。
【０００３】一方、従来例２としての制限出力直変換方
式による受信機は、従来例１に示されるようなフィルタ
を必要とせず、また、大規模な領域を備える自動利得制
御回路を必要としないものである。
式による受信機は、従来例１に示されるようなフィルタ
を必要とせず、また、大規模な領域を備える自動利得制
御回路を必要としないものである。
【０００４】
【発明が解決しようとする課題】しかしながら、従来例
１の受信機は、通常、チャネルフィルタ内で用いられる
セラミックフィルタや周波数弁別回路と同様の第１段階
イメージフィルタと第２段階イメージフィルタとを必要
とする。これらのフィルタは、受信機を高価なものにす
ると同時に、受信機自体の構造が嵩張るという問題があ
る。
１の受信機は、通常、チャネルフィルタ内で用いられる
セラミックフィルタや周波数弁別回路と同様の第１段階
イメージフィルタと第２段階イメージフィルタとを必要
とする。これらのフィルタは、受信機を高価なものにす
ると同時に、受信機自体の構造が嵩張るという問題があ
る。
【０００５】また、従来例２の受信機は、４段階周波数
シフトキーイング信号を復調する点において、マルチビ
ットのＡ／Ｄ変換器または複雑で高価な復調回路を必要
とするという問題がある。
シフトキーイング信号を復調する点において、マルチビ
ットのＡ／Ｄ変換器または複雑で高価な復調回路を必要
とするという問題がある。
【０００６】
【課題を解決するための手段】本発明の第１の実施形態
によれば、直変換受信機からのＩ出力信号とＱ出力信号
とを復調するための周波数シフトキーイング方式による
復調器は、前記Ｉ出力信号と前記Ｑ出力信号の周波数に
よる第１信号と、前記Ｉ出力信号と前記Ｑ出力信号のそ
れぞれの位相による第２信号とを備え、前記第１信号お
よび前記第２信号を受信し、前記Ｉ出力信号と前記Ｑ出
力信号とにより伝送されるデータを示す出力信号を供給
する有限インパルス応答フィルタを有することを特徴と
する。
によれば、直変換受信機からのＩ出力信号とＱ出力信号
とを復調するための周波数シフトキーイング方式による
復調器は、前記Ｉ出力信号と前記Ｑ出力信号の周波数に
よる第１信号と、前記Ｉ出力信号と前記Ｑ出力信号のそ
れぞれの位相による第２信号とを備え、前記第１信号お
よび前記第２信号を受信し、前記Ｉ出力信号と前記Ｑ出
力信号とにより伝送されるデータを示す出力信号を供給
する有限インパルス応答フィルタを有することを特徴と
する。
【０００７】本発明の第２の実施形態によれば、直角位
相Ｉ信号と直角位相Ｑ信号とに直角位相を供給するため
の４段階の周波数シフトキーイングされた受信信号に応
答する直変換受信機に用いられる復調器は、前記直角位
相Ｉ信号と前記直角位相Ｑ信号とのレベル間のそれぞれ
の移行に応じてパルス出力信号を供給する手段と、前記
直角位相Ｉ信号と前記直角位相Ｑ信号との相対位相を示
す位相出力信号を供給するための手段と、前記パルス出
力信号および前記直角位相Ｉ信号と前記直角位相Ｑ信号
との周波数を示すパルス繰り返し数信号を供給するため
の前記位相出力信号のそれぞれ有限インパルス応答フィ
ルタと、前記パルス繰り返し数信号と復調された出力信
号を供給するための前記位相出力信号とのそれぞれを解
読するデコード手段とにより構成されることを特徴とす
る。
相Ｉ信号と直角位相Ｑ信号とに直角位相を供給するため
の４段階の周波数シフトキーイングされた受信信号に応
答する直変換受信機に用いられる復調器は、前記直角位
相Ｉ信号と前記直角位相Ｑ信号とのレベル間のそれぞれ
の移行に応じてパルス出力信号を供給する手段と、前記
直角位相Ｉ信号と前記直角位相Ｑ信号との相対位相を示
す位相出力信号を供給するための手段と、前記パルス出
力信号および前記直角位相Ｉ信号と前記直角位相Ｑ信号
との周波数を示すパルス繰り返し数信号を供給するため
の前記位相出力信号のそれぞれ有限インパルス応答フィ
ルタと、前記パルス繰り返し数信号と復調された出力信
号を供給するための前記位相出力信号とのそれぞれを解
読するデコード手段とにより構成されることを特徴とす
る。
【０００８】
【発明の実施の形態】本発明の実施形態を添付される図
面に基づいて説明する。
面に基づいて説明する。
【０００９】図１は、本発明の実施形態である復調器の
構成を示すブロック図である。図１を参照すると、直変
換方式受信による復調器１は、エッジ検出器２と、有限
インパルス応答フィルタ（ＦＩＲ）３と、Ｎビットパス
４と、データスライサ５と、自動周波数制御装置（ＡＦ
Ｃ）６とにより構成される。
構成を示すブロック図である。図１を参照すると、直変
換方式受信による復調器１は、エッジ検出器２と、有限
インパルス応答フィルタ（ＦＩＲ）３と、Ｎビットパス
４と、データスライサ５と、自動周波数制御装置（ＡＦ
Ｃ）６とにより構成される。
【００１０】エッジ検出器２は、制限Ｉ出力信号および
制限Ｑ出力信号を供給する受信機が用いられていたが、
例えば、プレシーセミコンダクターズ社製の受信ＩＣ
（ＳＬ６６８９）による直変換受信機Ｒによって供給さ
れる第１入力リード７および第２入力リード８のそれぞ
れからの制限Ｉ出力信号（ＬＩＭＩ）および制限Ｑ出力
信号（ＬＩＭＱ）を受信する。エッジ検出器２は、ライ
ン９へのＥＤＧＥ信号と有限インパルス応答フィルタ３
へのライン１０にＩＬＱ信号とを供給する。
制限Ｑ出力信号を供給する受信機が用いられていたが、
例えば、プレシーセミコンダクターズ社製の受信ＩＣ
（ＳＬ６６８９）による直変換受信機Ｒによって供給さ
れる第１入力リード７および第２入力リード８のそれぞ
れからの制限Ｉ出力信号（ＬＩＭＩ）および制限Ｑ出力
信号（ＬＩＭＱ）を受信する。エッジ検出器２は、ライ
ン９へのＥＤＧＥ信号と有限インパルス応答フィルタ３
へのライン１０にＩＬＱ信号とを供給する。
【００１１】有限インパルス応答フィルタ３からのＮビ
ットパス出力４は、データスライサ５と自動周波数制御
装置６とに供給される。復調された出力信号は、復調器
出力１１および１２のそれぞれに最上位ビット（ＭＳ
Ｂ）および最下位ビット（ＬＳＢ）として与えられる。
ットパス出力４は、データスライサ５と自動周波数制御
装置６とに供給される。復調された出力信号は、復調器
出力１１および１２のそれぞれに最上位ビット（ＭＳ
Ｂ）および最下位ビット（ＬＳＢ）として与えられる。
【００１２】図２は、図１に示された復調器の動作を示
すタイミングチャートである。図２を参照すると、信号
１５のシンボル周期を備えるＲＦ信号に対する応答とし
て受信機Ｒにより供給されるＬＩＭＩ信号１３とＬＩＭ
Ｑ信号１４とは、ＥＤＧＥ信号１６とＩＬＱ信号１７と
を供給するためのエッジ検出器２によって処理される。
エッジ検出器２は、ＬＩＭＩ信号１３とＬＩＭＱ信号１
４とのいずれかにおいてエッジが検出されるとき、ＥＤ
ＧＥ信号出力１６内に短パルス１８を供給するための論
理回路を備えている。従って、受信信号の偏差率の表示
も供給する。この偏差率は、受信信号と基準搬送周波数
との周波数差によるものである。４段階周波数シフトキ
ーイングページングシステムにおいて、可能な偏差率
は、−４８００Ｈｚ、−１６００Ｈｚ、＋１６００Ｈ
ｚ、＋４８００Ｈｚである。それらは、２つの異なる方
向と２つの異なる偏差率を有している。
すタイミングチャートである。図２を参照すると、信号
１５のシンボル周期を備えるＲＦ信号に対する応答とし
て受信機Ｒにより供給されるＬＩＭＩ信号１３とＬＩＭ
Ｑ信号１４とは、ＥＤＧＥ信号１６とＩＬＱ信号１７と
を供給するためのエッジ検出器２によって処理される。
エッジ検出器２は、ＬＩＭＩ信号１３とＬＩＭＱ信号１
４とのいずれかにおいてエッジが検出されるとき、ＥＤ
ＧＥ信号出力１６内に短パルス１８を供給するための論
理回路を備えている。従って、受信信号の偏差率の表示
も供給する。この偏差率は、受信信号と基準搬送周波数
との周波数差によるものである。４段階周波数シフトキ
ーイングページングシステムにおいて、可能な偏差率
は、−４８００Ｈｚ、−１６００Ｈｚ、＋１６００Ｈ
ｚ、＋４８００Ｈｚである。それらは、２つの異なる方
向と２つの異なる偏差率を有している。
【００１３】直角位相信号であるＬＩＭＩ信号１３およ
びＬＩＭＱ信号１４によりエッジ検出器２の論理回路で
生成されたＩＬＱ信号１７は、リーディング位相を備え
ている。それにもかかわらず、エッジ検出器２は、Ａ／
Ｄ変換回路を用いることなく、制限出力直変換受信機Ｒ
によって供給される信号の周波数および相対位相を決定
する。エッジ検出器２によって生成されるＥＤＧＥ信号
１６およびＩＬＱ信号１７は、図３に示されるように、
有限インパルス応答（ＦＩＲ）フィルタ３に供給され
る。
びＬＩＭＱ信号１４によりエッジ検出器２の論理回路で
生成されたＩＬＱ信号１７は、リーディング位相を備え
ている。それにもかかわらず、エッジ検出器２は、Ａ／
Ｄ変換回路を用いることなく、制限出力直変換受信機Ｒ
によって供給される信号の周波数および相対位相を決定
する。エッジ検出器２によって生成されるＥＤＧＥ信号
１６およびＩＬＱ信号１７は、図３に示されるように、
有限インパルス応答（ＦＩＲ）フィルタ３に供給され
る。
【００１４】図３において、入力リード１９、２０に印
加されるＥＤＧＥ信号１６およびＩＬＱ信号１７は、Ｄ
タイプフリップフロップ回路２１、係数器２２と、乗数
器２３とによりそれぞれ構成される連続するフィルタ群
を介してカスケードされる。復調器１の帯域を決定する
フィルタは、図示されない受信水晶発振器から取り除か
れた２００ＫＨｚのクロック信号によって同期される３
２のカスケード群により構成される。この係数器２２
は、コサインフィルタによってもたらされる２ＫＨｚの
特性を備え、有限インパルス応答フィルタ３に供給する
ために係数された４ビット値を含んでいる。適当な係数
値を算出するためのソフトウェアは、用いられない。ア
キュームレータ２４は、Ｎビットパス４に１２ビットフ
ィルタ出力信号を供給するため、ＥＤＧＥ信号１６によ
り可能となるそれぞれのステージにおける乗数器２３か
ら供給される値を加算する。
加されるＥＤＧＥ信号１６およびＩＬＱ信号１７は、Ｄ
タイプフリップフロップ回路２１、係数器２２と、乗数
器２３とによりそれぞれ構成される連続するフィルタ群
を介してカスケードされる。復調器１の帯域を決定する
フィルタは、図示されない受信水晶発振器から取り除か
れた２００ＫＨｚのクロック信号によって同期される３
２のカスケード群により構成される。この係数器２２
は、コサインフィルタによってもたらされる２ＫＨｚの
特性を備え、有限インパルス応答フィルタ３に供給する
ために係数された４ビット値を含んでいる。適当な係数
値を算出するためのソフトウェアは、用いられない。ア
キュームレータ２４は、Ｎビットパス４に１２ビットフ
ィルタ出力信号を供給するため、ＥＤＧＥ信号１６によ
り可能となるそれぞれのステージにおける乗数器２３か
ら供給される値を加算する。
【００１５】このように、エッジ検出器２と有限インパ
ルス応答フィルタ３との組み合わせは、周波数ろ波器と
同様の機能を有する。有限インパルス応答フィルタ３
は、周波数制限情報を取り除かれたＮビットパス４に出
力信号を供給する。以下において、より詳細に説明す
る。
ルス応答フィルタ３との組み合わせは、周波数ろ波器と
同様の機能を有する。有限インパルス応答フィルタ３
は、周波数制限情報を取り除かれたＮビットパス４に出
力信号を供給する。以下において、より詳細に説明す
る。
【００１６】図４は、自動周波数制御装置の構成を示す
ブロック図である。図４を参照すると、自動周波数制御
装置（ＡＦＣ）６は、一般にＭＡＸレベル検出器２５
と、ＭＩＮレベル検出器２６と、自動周波数制御信号生
成装置２７により構成される。
ブロック図である。図４を参照すると、自動周波数制御
装置（ＡＦＣ）６は、一般にＭＡＸレベル検出器２５
と、ＭＩＮレベル検出器２６と、自動周波数制御信号生
成装置２７により構成される。
【００１７】ＭＡＸレベル検出器２５は、Ｎビットデー
タラッチ２８と、比較器２９と、ＭＡＸレジスタ３０
と、減衰器３１と、加算器３２とにより構成される。動
作は以下に示される通りである。初期状態において、任
意の値がＭＡＸレジスタ３０に格納される。Ｎビットパ
ス４上の有限インパルス応答フィルタ３からの入力信号
は、システムクロック信号から取り除かれた信号によっ
てＮビットデータラッチ２８に同期される。ＭＡＸレジ
スタ３０に格納された値は、ＭＡＸレジスタの値が低い
場合に、加算器３２へ出力信号を供給する比較器２９に
より、Ｎビットデータラッチ２８に格納された値と比較
される。そのような信号を受信する加算器３２は、ＭＡ
Ｘレジスタ３０の値に加算する。このように、ＭＡＸレ
ジスタ３０に格納された値は、一定時間経過後、有限イ
ンパルス応答（ＦＩＲ）フィルタ３により供給される信
号の最低レベル、あるいはそれに近い値となる。減衰器
３２は、例えば比較器２９の１０回の動作毎に、ＭＡＸ
レジスタ３０の値を減算するように動作する。以上のよ
うに、ＭＡＸレジスタ３０に格納される値は、Ｎビット
パス４に供給する最低値に近くなる。
タラッチ２８と、比較器２９と、ＭＡＸレジスタ３０
と、減衰器３１と、加算器３２とにより構成される。動
作は以下に示される通りである。初期状態において、任
意の値がＭＡＸレジスタ３０に格納される。Ｎビットパ
ス４上の有限インパルス応答フィルタ３からの入力信号
は、システムクロック信号から取り除かれた信号によっ
てＮビットデータラッチ２８に同期される。ＭＡＸレジ
スタ３０に格納された値は、ＭＡＸレジスタの値が低い
場合に、加算器３２へ出力信号を供給する比較器２９に
より、Ｎビットデータラッチ２８に格納された値と比較
される。そのような信号を受信する加算器３２は、ＭＡ
Ｘレジスタ３０の値に加算する。このように、ＭＡＸレ
ジスタ３０に格納された値は、一定時間経過後、有限イ
ンパルス応答（ＦＩＲ）フィルタ３により供給される信
号の最低レベル、あるいはそれに近い値となる。減衰器
３２は、例えば比較器２９の１０回の動作毎に、ＭＡＸ
レジスタ３０の値を減算するように動作する。以上のよ
うに、ＭＡＸレジスタ３０に格納される値は、Ｎビット
パス４に供給する最低値に近くなる。
【００１８】ＭＩＮレベル検出器２６は、Ｎビットパス
４の値が適当なＭＩＮ値を維持するための反対の意味で
処理する以外は、上述されるＭＡＸレベル検出器２５と
同様に動作する。
４の値が適当なＭＩＮ値を維持するための反対の意味で
処理する以外は、上述されるＭＡＸレベル検出器２５と
同様に動作する。
【００１９】自動周波数制御信号生成器２７における減
算器３３は、ＭＡＸレジスタ３３とＭＩＮレジスタ３４
との値から搬送周波数偏差がどの方向であるかを検出す
るために動作する。有限インパルス応答（ＦＩＲ）フィ
ルタ３からの出力信号の直流成分は、周波数偏差に直接
関連することは可能である。減算器３３は、ＭＡＸレジ
スタ３０とＭＩＮレジスタ３４との平均値を算出し、周
波数偏差がそれぞれ正の方向、負の方向の何れを示すた
めに平均値が０以上であるか否かを検出する。
算器３３は、ＭＡＸレジスタ３３とＭＩＮレジスタ３４
との値から搬送周波数偏差がどの方向であるかを検出す
るために動作する。有限インパルス応答（ＦＩＲ）フィ
ルタ３からの出力信号の直流成分は、周波数偏差に直接
関連することは可能である。減算器３３は、ＭＡＸレジ
スタ３０とＭＩＮレジスタ３４との平均値を算出し、周
波数偏差がそれぞれ正の方向、負の方向の何れを示すた
めに平均値が０以上であるか否かを検出する。
【００２０】ライン３５によって供給される信号は、カ
ウンタ３６に記憶される値に加算または減算するために
用いられる。このカウンタ値は、ラッチ３７とＤ／Ａ変
換器３８を介してアナログ局部発振制御電圧信号として
供給される。
ウンタ３６に記憶される値に加算または減算するために
用いられる。このカウンタ値は、ラッチ３７とＤ／Ａ変
換器３８を介してアナログ局部発振制御電圧信号として
供給される。
【００２１】図５を参照すると、データスライサ５は、
３つのデジタルコンパレータ３９、４０、４１と、デコ
ード論理回路４２とにより構成される。コンパレータ３
９からコンパレータ４１は、５０ＫＨｚのクロック信号
の１サイクル毎にＮビットパス４に出現する値と一緒に
しきい値レジスタＮ１、Ｎ２、Ｎ３のそれぞれからのデ
ジタル値とを比較する。
３つのデジタルコンパレータ３９、４０、４１と、デコ
ード論理回路４２とにより構成される。コンパレータ３
９からコンパレータ４１は、５０ＫＨｚのクロック信号
の１サイクル毎にＮビットパス４に出現する値と一緒に
しきい値レジスタＮ１、Ｎ２、Ｎ３のそれぞれからのデ
ジタル値とを比較する。
【００２２】しきい値レジスタＮ１、Ｎ２、Ｎ３にて起
こる値は、図４に示される自動周波数制御装置６のＭＡ
Ｘレジスタ３０およびＭＩＮレジスタ３４に格納される
ＭＡＸ値とＭＩＮ値から取り除かれたものである。典型
的に、しきい値レジスタＮ１の値は、ＭＩＮ値にＭＡＸ
値とＭＩＮ値との差の１／６の値を加算したものと等し
い。また、しきい値レジスタＮ３の値は、ＭＡＸ値にＭ
ＡＸ値とＭＩＮ値との差の１／６の値を減算したものと
等しい。また、しきい値レジスタＮ２の値は、ＭＡＸ値
とＭＩＮ値との平均値と等しい。
こる値は、図４に示される自動周波数制御装置６のＭＡ
Ｘレジスタ３０およびＭＩＮレジスタ３４に格納される
ＭＡＸ値とＭＩＮ値から取り除かれたものである。典型
的に、しきい値レジスタＮ１の値は、ＭＩＮ値にＭＡＸ
値とＭＩＮ値との差の１／６の値を加算したものと等し
い。また、しきい値レジスタＮ３の値は、ＭＡＸ値にＭ
ＡＸ値とＭＩＮ値との差の１／６の値を減算したものと
等しい。また、しきい値レジスタＮ２の値は、ＭＡＸ値
とＭＩＮ値との平均値と等しい。
【００２３】コンパレータ３９〜４１は、しきい値レジ
スタＮ１、Ｎ２、Ｎ３のそれぞれの値がＮビットパス４
の値を越える場合に、出力ライン４３〜４５のそれぞれ
に出力信号を供給するために動作する。この場合、デコ
ード論理回路４２は、復調されたデータに応答する出力
リード１１、１２に信号を供給するための簡単な論理で
構成される。デコード論理回路４２は、シンボル周期と
共にＭＳＢ出力信号およびＬＳＢ出力信号とを一体化さ
せるために使用される５０ＫＨｚ相当の回路で計時され
る。
スタＮ１、Ｎ２、Ｎ３のそれぞれの値がＮビットパス４
の値を越える場合に、出力ライン４３〜４５のそれぞれ
に出力信号を供給するために動作する。この場合、デコ
ード論理回路４２は、復調されたデータに応答する出力
リード１１、１２に信号を供給するための簡単な論理で
構成される。デコード論理回路４２は、シンボル周期と
共にＭＳＢ出力信号およびＬＳＢ出力信号とを一体化さ
せるために使用される５０ＫＨｚ相当の回路で計時され
る。
【００２４】本実施形態においては、制限出力直変換受
信機を用いて説明されているが、本発明は、そのような
受信機にエッジ検出器、あるいは上述のクロスオーバー
検出回路に組み込ませるエッジ検出論理とのインタフェ
ースを持つために用いられるクロスオーバー検出回路を
必要とするものの、アナログ出力を備える直変換受信機
においても同様に用いられる。
信機を用いて説明されているが、本発明は、そのような
受信機にエッジ検出器、あるいは上述のクロスオーバー
検出回路に組み込ませるエッジ検出論理とのインタフェ
ースを持つために用いられるクロスオーバー検出回路を
必要とするものの、アナログ出力を備える直変換受信機
においても同様に用いられる。
【００２５】また、本発明は、ＥＤＧＥ信号を生成する
ために用いられる論理回路にてＩＬＱ信号を生成するエ
ッジ検出器２を備えて説明されている。受信機Ｒによる
Ｉ出力信号（ＬＩＭＩ）とＱ出力信号（ＬＩＭＱ）から
ＩＬＱ信号およびＥＤＧＥ信号を生成するための論理回
路を切り離して構成することも可能である。
ために用いられる論理回路にてＩＬＱ信号を生成するエ
ッジ検出器２を備えて説明されている。受信機Ｒによる
Ｉ出力信号（ＬＩＭＩ）とＱ出力信号（ＬＩＭＱ）から
ＩＬＱ信号およびＥＤＧＥ信号を生成するための論理回
路を切り離して構成することも可能である。
【図１】本発明の実施形態である復調器を示すブロック
図である。
図である。
【図２】図１に示される復調器の動作例を示すタイミン
グチャートである。
グチャートである。
【図３】図１に示される復調器のＦＩＲフィルタを示す
ブロック図である。
ブロック図である。
【図４】図１に示される復調器の自動周波数制御装置を
示すブロック図である。
示すブロック図である。
【図５】図１に示される復調器のデータスライサを示す
ブロック図である。
ブロック図である。
１ 周波数シフトキーイング方式による復調器 ２ エッジ検出器 ３ ＦＩＲフィルタ ４ Ｎビットパス ５ データスライサ ６ 自動周波数制御装置（ＡＦＣ） ７ 第１入力リード ８ 第２入力リード ９、１０ ライン １１ ＭＳＢ信号 １２ ＬＳＢ信号 １３ ＬＩＭＩ信号 １４ ＬＩＭＱ信号 １６ ＥＤＧＥ信号 １７ ＩＬＱ信号 ２１ Ｄタイプフリップフロップ装置 ２２ 係数記憶装置 ２３ 乗数器 ２４ アキュームレータ ２５ ＭＡＸレベル検出器 ２６ ＭＩＮレベル検出器 ２７ 自動周波数制御信号生成器 ２８ Ｎビットデータラッチ ２９ 比較器 ３０ ＭＡＸレジスタ ３１ 減衰器 ３２ 加算器 ３３ 減算器 ３４ ＭＩＮレジスタ ３５ ライン ３６ アップダウンカウンタ ３７ ラッチ ３８ ８ビットＤ／Ａ変換器 ３９〜４１ コンパレータ ４２ デコード論理回路 Ｎ１〜Ｎ３ しきい値レジスタ Ｒ 受信機
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー ロバート シェパード イギリス エルエヌ５ ９ジェイエヌ リ ンカーン，バシンガム，ブラックスミス ロウ ３ (72)発明者 マイケル ジョン ピアス イギリス エスエヌ４ ７ジェイジー ス ウィンドン，ウットン バセット，ソレル クロウス ５
Claims (3)
- 【請求項１】 直変換方式による受信機によって供給さ
れるＩ出力信号とＱ出力信号とを復調するための周波数
シフトキーイング方式による復調器は、 前記Ｉ出力信号と前記Ｑ出力信号との周波数による第１
信号と、前記Ｉ出力信号と前記Ｑ出力信号との相対位相
による第２信号とを供給するための前記Ｉ出力信号と前
記Ｑ出力信号とに応答する手段と、 前記第１信号および前記第２信号を受信し、前記Ｉ出力
信号と前記Ｑ出力信号とにより転送されるデータを表す
出力信号を供給するための手段である有限インパルス応
答フィルタを有して構成されることを特徴とする周波数
シフトキーイング方式による復調器。 - 【請求項２】 請求項１記載の周波数シフトキーイング
方式による復調器において、 さらに、前記有限インパルス応答フィルタからの出力信
号を受信し、該出力信号に応答する出力信号を供給する
データスライサを有することを特徴とする周波数シフト
キーイング方式による復調器。 - 【請求項３】 制限直角位相Ｉ信号および制限直角位相
Ｑ信号を供給するための４段階周波数シフトキーイング
された受信信号に応答する直変換受信機に用いられる復
調器は、 前記制限直角位相Ｉ信号と前記制限直角位相Ｑ信号との
レベル間のそれぞれの移行に応じてパルス出力信号を供
給する手段と、 前記制限直角位相Ｉ信号と前記制限直角位相Ｑ信号との
相対位相を示す位相出力信号を供給するための手段と、 前記パルス出力信号および前記Ｉ出力信号と前記Ｑ出力
信号との周波数を示すパルス繰り返し数信号を供給する
ための前記位相出力信号のそれぞれに有限インパルス応
答フィルタと、 前記パルス繰り返し数信号と復調された出力信号を供給
するための前記位相出力信号とのそれぞれを解読するデ
コード手段とにより構成されることを特徴とする周波数
シフトキーイング方式による復調器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9721362.3 | 1997-10-09 | ||
| GB9721362A GB2330261B (en) | 1997-10-09 | 1997-10-09 | FSK Demodulator |
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| JP (1) | JPH11177640A (ja) |
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