JPH11175579A

JPH11175579A - 集積回路の設計方法、集積回路及び記憶媒体

Info

Publication number: JPH11175579A
Application number: JP9345117A
Authority: JP
Inventors: Toshio Tazaki; 利雄田崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-15
Filing date: 1997-12-15
Publication date: 1999-07-02
Anticipated expiration: 2017-12-15
Also published as: JP2993488B2

Abstract

(57)【要約】【課題】ゲートアレイやスタンダードセルなどの集積回
路のレイアウト設計時に、クロックスキューやホールド
タイムに関わる不具合が発生しないように配置段階で考
慮し、クロックスキューに対する制約を緩和し、バック
アノテーション後の後戻り工程の発生を抑制する。【解決手段】フリップフロップ間のデータ信号の経路内
に挿入されるべきゲート回路の段数を計測する工程（ス
テップ１０１）と、段数が相対的に大きい経路に係るフ
リップフロップが相互に近傍に配置し、段数が相対的に
小さい経路に係るフリップフロップが相互に遠距離に配
置するように、各フリップフロップの配置を決定する工
程（ステップ１０４）とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートアレイ型や
スタンダードセル型の集積回路の設計方法に関し、特
に、クロックのスキュー制約が厳しい回路におけるクロ
ック配線や記憶素子、フリップフロップなどの配置を決
定するレイアウト方法に関する。

【０００２】

【従来の技術】ゲートアレイ型やスタンダードセル型の
集積回路を設計する場合、与えられた論理式に適合する
ように設計することはもちろんのこととして、与えられ
たクロックに対して配線遅延などにより動作が不安定に
なったりすることがないように、各種の論理ゲートやフ
リップフロップを配置し、クロック配線を決定する。

【０００３】図６は、記憶素子としてフリップフロップ
を使用し、クロックに同期して動作する回路の一例を示
す図である。

【０００４】回路内には４個のフリップフロップ６０１
〜６０４が設けられ、これらフリップフロップ６０１〜
６０４には、クロックドライバ６０７によってクロック
が分配されている。初段のフリップフロップ６０１のデ
ータ出力端子と２段目のフリップフロップ６０２のデー
タ入力端子とはネット６０８によって直接接続されてい
る。フリップフロップ６０２のデータ出力端子と次のフ
リップフロップ６０３のデータ入力端子とは、その間に
組み合わせ回路６０５が挿入されるとともに、ネット６
０９,６１０によって接続されている。フリップフロッ
プ６０３のデータ出力端子と終段のフリップフロップ６
０４のデータ入力端子とは、その間に論理ゲート６０６
（図示した例ではＮＡＮＤゲート）を一段介し、ネット
６１１,６１２によって接続されている。

【０００５】図６に示したように前段のフリップフロッ
プのデータ出力が次段のフリップフロップのデータ入力
となるような同期式の回路では、これらフリップフロッ
プに対して共通のクロックが与えられるようにする必要
がある。動作周波数が高くて配線遅延を無視できないよ
うな場合には、いもづる式のクロック配線によって各フ
リップフロップにクロックを供給すると、クロック源に
最も近いフリップフロップと最も遠いフリップフロップ
との間でのクロックパルスの到達に大きな時間差を生
じ、回路が正常に動作しないことがある。

【０００６】そこで、クロックドライバから各フリップ
フロップのクロック入力端子までの遅延時間がほぼ等し
くなるように、つまりクロックスキューが小さくなるよ
うに、バッファツリーを構成してクロック配線をレイア
ウトすることが一般的に行われている。この手法はクロ
ックツリーシンセシス（ＣＴＳ； Clock Tree Synthesi
s）と呼ばれている。このバッファツリーの構成の一例
を図７に示す。

【０００７】図７に示す例では、まずクロック信号の最
もソース側にある１段目のクロックドライバ７０１から
複数（図示した例では４個の）の２段目のクロックドラ
イバ７０２〜７０５にクロックネット７１２を介してク
ロック信号が分配され、さらに、これらのクロックドラ
イバから各フリップフロップのクロック入力端子にクロ
ック信号が分配される。例えば、クロックドライバ７０
３からは、クロックネット７１３を介してフリップフロ
ップ７０６〜７１１のクロック入力端子にクロック信号
が分配される。ここでは、クロックドライバが２段の場
合を示したが、さらに段数が多い場合もある。論理上
は、図６のように単一のクロックドライバ６０７で表さ
れていても、実際にレイアウトが行う時には、そのクロ
ックドライバは、図７に示すように複数段数のクロック
バッファツリーに展開されるわけである。

【０００８】図８は、展開されたバッファツリーと各フ
リップフロップのレイアウトの一例を示す図である。チ
ップ８０１のほぼ中央部に、１段目のクロックドライバ
８０２が配置し、このクロックドライバ８０２は、ネッ
ト８０９〜８１１を介して、次段の６個のクロックドラ
イバ８０３〜８０８に接続している。１段目のクロック
ドライバ８０２と２段目のクロックドライバ８０３〜８
０８との間は、クロック信号の遅延差がなるべく小さく
なるように、ネット８０９〜８１１のレイアウトが行わ
れる。各クロックドライバの駆動能力や負荷によって多
少の相違があるが、大まかにいえば、１段目のクロック
ドライバと２段目のクロックドライバとの間の配線長
が、２段目の各クロックドライバ間においてほぼ等しく
なるように配線レイアウトを決定する。なお、クロック
信号の遅延差は、配線の形状等を決定する際においての
み考慮されるわけではなく、配線を決定する前に行われ
るクロックドライバの配置の決定に際しても、配線長や
配線形状を予め予測することにより、考慮されている。
２段目の各クロックドライバ８０３〜８０８は、最終段
となるフリップフロップに接続している。ここでは、ネ
ット８２０,８２１を介してクロックドライバ８０６に
接続するフリップフロップ８１２〜８１９のみが図示さ
れているが、他のクロックドライバ８０３〜８０５,８
０７,８０８にもそれぞれ複数のフリップフロップが接
続している。クロックドライバとフリップフロップとの
接続においても、１段目のクロックドライバと２段目の
クロックドライバの間で考慮されたのと全く同じよう
に、クロック信号の遅延差がなるべく小さくなるように
配線を決定する。そしてその結果、おおもとのクロック
から各フリップフロップのクロック入力端子までのクロ
ック信号の遅延時間の差がほぼ等しくなる。

【０００９】図９は、クロック系の信号のための配線や
クロックドライバ、フリップフロップなどが上述したよ
うにクロックバッファツリーによって配置し、クロック
信号での遅延差がなるべく小さくなるようにレイアウト
した場合に、データ系の信号（クロック系の信号以外の
信号）のための配線がどうなるかを示している。ここで
は、２段目のクロックドライバ９０１からネット９１
１,９１２を介して各フリップフロップ９０２〜９０９
にクロックが供給されるものとする。ここで、フリップ
フロップ９０２〜９０４の相互間でのデータ信号の接続
関係が、図６におけるフリップフロップ６０１〜６０３
の相互間での接続関係と同じにあるとすると、フリップ
フロップ９０２が出力するデータ信号がフリップフロッ
プ９０３に直接入力することになる。つまり、データ信
号の観点からすれば、フリップフロップ９０２とフリッ
プフロップ９０３とはネット９１３によって直接接続さ
れていてこれらは強い接続の関係にあり、そのため、こ
れら２つのフリップフロップ９０２,９０３は相互にご
く近傍に配置されデータ信号に関する限り両者間の配線
長も非常に短くなる。一方。フリップフロップ９０３と
フリップフロップ９０４とは、データ信号に関しては、
ネット９１４,９１５を経由し組み合わせ回路９１０を
介して接続されているため、接続関係が弱い。したがっ
て、フリップフロップ９０３,９０４は、相互に近傍に
配置されるとは限らず、むしろやや離れた位置に配置さ
れることが多い。

【００１０】以上説明したクロック配線方法を含め、集
積回路全体のレイアウトを決定する設計方法の手順は図
１０のフローチャートに示したもののようになる。

【００１１】まずクロックツリーを構成し（ステップ９
５１）、その結果として得られるネットリストに基づい
て、フロア上に、クロックドライバ（ＣＤ）とフリップ
フロップ（Ｆ／Ｆ）を配置する（ステップ９５２）。上
述したように、このあと行う配線工程において配線遅延
差の合わせ込みを行いやすいように考慮して、クロック
ドライバやフリップフロップを配置を行う。次に、集積
回路を構成する回路ブロックのうち未配置となっている
残りのブロックについて、配置を行う（ステップ９５
３）。

【００１２】以上の配置工程（ステップ９５２,９５
３）が終わったら、次に、配線工程を実施する。配線工
程においては、クロックドライバ間の配線及びクロック
ドライバと各フリップフロップ間の配線のレイアウトを
まず決定し（ステップ９５４）、次に、残りの配線のレ
イアウトを決定する（ステップ９５５）。

【００１３】全ての配線工程が完了したら配線遅延時間
を算出し（ステップ９５６）、この結果をもとにバック
アノテーションを行ってタイミングを検証する（ステッ
プ９５７）。この検証において、与えられたタイミング
制約を満足するか否かを判断し（ステップ９５８）、問
題なければ製造工程に移る（ステップ９５９）。もしタ
イミング制約を満足することができていなければ再レイ
アウトを行う。上述のステップ９５１〜９５７までの各
工程のうち、どの工程からやり直すかは状況に応じて決
定する。

【００１４】この従来のレイアウト設計方法には、接続
が強いフリップフロップ相互が近傍に配置されてしまう
ため、接続が強いフリップフロップの相互間ではクロッ
クスキュー値の制約を非常に厳しくしなければならない
という問題点がある。例を挙げて説明すると次のように
なる。図１１に示す２つのフリップフロップ９７１,９
７２はデータ信号線が直接接続されており、接続関係が
強い。具体的には、フリップフロップ９７１のデータ出
力が、フリップフロップ９７２のデータ入力端子に入力
している。フリップフロップ９７２に入力するデータを
ＤＡＴＡＢで表す。また、フリップフロップ９７１,９
７２のクロック入力端子に入力するクロック信号をそれ
ぞれＣＬＫＡ,ＣＬＫＢで表すことにする。図１２(a),
(b)は、図１１の回路でクロックが変化したときの信号
の変化の様子を示すタイミングチャートである。ここで
は、データがクロックの立ち上がりエッジに同期して変
化する例を挙げている。

【００１５】図１２(a)では、フリップフロップ９７１,
９７２へのクロック信号ＣＬＫＡ,ＣＬＫＢ間にクロッ
クスキューがあり、ＣＬＫＢの方がＣＬＫＡに比べて信
号が遅延して変化している。フリップフロップ９７１の
出力データはＣＬＫＡの立ち上がりに同期して変化する
が、その時刻ｔ₁がＣＬＫＡの立ち上がり時刻ｔ_aとＣＬ
ＫＢの立ち上がり時刻ｔ_bとの間となった場合、フリッ
プフロップ９７２においてはデータはＣＬＫＢの立ち上
がりでラッチされるので、フリップフロップ９７１での
変化後の出力データをラッチしてしまうことになり誤動
作してしまう。この誤動作を防ぐには、クロックスキュ
ーつまり時刻ｔ_bと時刻ｔ_aとの差を極力小さくする必要
があるが、そもそも時刻ｔ₁と時刻ｔ_aとの時刻差がフリ
ップフロップ９７１内の遅延量であって非常に小さいの
で、それだけクロックスキューへの制約も厳しくなる。
このような傾向は、ゲートやフリップフロップの動作速
度の向上に伴いますます顕著になってきており、クロッ
クスキューを小さくするレイアウト設計は、集積回路で
の高集積化とともにますます困難になりつつあり、もは
や限界にきているといえる。

【００１６】図１２(b)は、フリップフロップ９７１,９
７２へのクロック信号ＣＬＫＡ,ＣＬＫＢ間にクロック
スキューがほとんどない場合の例であるが、この場合に
おいても別の問題が発生する。つまりクロックの立ち上
がり時刻ｔ_cと入力データの変化時刻ｔ₁との時刻差が非
常に小さいため、フリップフロップ９７２において、規
定されたホールドタイムを満足できずに不具合を発生す
る可能性がある。ホールドタイムを満足しないことがあ
るという問題も、ゲートの動作速度の向上に伴いますま
す顕著になってきている。

【００１７】図１２(a),(b)を用いて説明したこれらの
問題については、従来は、レイアウト終了後のバックア
ノテーションでそのような問題を検出した場合には、一
度行ったレイアウト設計に対して修正を施すということ
で対処していた。例えば、特開平７−１２１５８０号公
報には、クロック配線やデータ配線を迂回させたり、あ
るいは配線途中に遅延素子を挿入するという手法が開示
されている。この手法は、バックアノテーションによる
修正方法として一般的に行われている手法である。

【００１８】

【発明が解決しようとする課題】上述した従来のレイア
ウト設計方法では、クロックスキューやホールドタイム
に関わる不具合箇所をバックアノテーション時などに検
出した場合に、迂回配線や遅延素子挿入という手法を用
いて修正を行っている。しかしながら、集積回路におけ
る高集積化や回路パターンの微細化が進んでいる状況に
おいては、不具合箇所を検出し修正を行おうとしても、
迂回配線や遅延素子挿入といったことを自由に行うこと
が困難になりつつあり、修正自体を容易には行えないと
いう問題点が生じている。

【００１９】本発明の目的は、クロックスキューやホー
ルドタイムに関わる不具合箇所が発生しないように、ク
ロックドライバやフリップフロップなどの配置を決定す
る段階で考慮し、これによってクロックスキューに対す
る制約を緩和できるとともに、バックアノテーション後
の後戻り工程の発生を抑制できる集積回路の設計方法
と、この設計方法に基づく集積回路とを提供することに
ある。

【００２０】

【課題を解決するための手段】本発明の集積回路の設計
方法は、集積回路を構成する回路ブロック間の接続関係
を表す接続関係リストに基づき、回路ブロックを集積回
路のフロア内に配置する集積回路の設計方法であって、
回路ブロックとして、状態を記憶するとともにクロック
に同期して動作する記憶素子が含まれ、記憶素子間のデ
ータ信号の経路内に挿入されるべきゲート回路の段数を
計測する工程と、段数が相対的に大きい経路に係る記憶
素子が相互に近傍に配置し、段数が相対的に小さい経路
に係る記憶素子が相互に遠距離に配置するように、各記
憶素子の配置を決定する工程と、を有する。

【００２１】本発明の集積回路は、複数の回路ブロック
がフロア内に配置された集積回路において、回路ブロッ
クとして、状態を記憶するとともにクロックに同期して
動作する記憶素子が含まれ、記憶素子間のデータ信号の
経路内に挿入されるゲート回路の段数に応じ、段数が相
対的に大きい経路に係る記憶素子が相互に近傍に配置
し、段数が相対的に小さい経路に係る記憶素子が相互に
遠距離に配置している。

【００２２】本発明において記憶素子とは、入力データ
を保持、記憶して出力するとともに、データの入力及び
／または出力がクロックに同期して行われるもののこと
である。典型的には、各種のフリップフロップが、本発
明での記憶素子に含まれる。

【００２３】本発明の集積回路の設計方法は、上述した
従来のレイアウト設計方法と比べ、記憶素子（フリップ
フロップ）間の論理段数から各論理ブロック間の接続の
強さを計算し、接続が強い、つまりフリップフロップ間
の論理段数が少ない場合にはレイアウト時にそれを考慮
し近傍に配置されないようにする、あるいはフリップフ
ロップ間に仮想ノードや遅延素子を予め挿入する点で相
違している。本発明では、接続強度が大きいフリップフ
ロップが相互に遠くに配置されるので、これらフリップ
フロップ間で必要なクロックスキューの精度を緩和する
ことができ、しかもバックアノテーション後の後戻り工
程を少なくすることができる。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の実施の
一形態の集積回路の設計方法により、集積回路での回路
ブロックの配置や配線を決定するレイアウト設計を行う
際の手順を示すフローチャートである。ここでは、集積
回路を構成する論理ゲートやフリップフロップ、組み合
わせ回路などの回路ブロックについて、回路ブロック間
の接続関係を表す接続関係リストが予め与えられている
ものとする。レイアウト設計では、与えられた接続関係
リストに基づいて、クロックツリーシンセシス（ＣＴ
Ｓ）を生成するとともに、集積回路のフロアに、クロッ
クドライバやフリップフロップ、論理ゲート、組み合わ
せ回路などの回路ブロックを配置し、これら回路ブロッ
ク間の配線の経路や形状などを決定する。

【００２５】まず、レイアウト設計を開始する前に、接
続関係リストを参照し、データ信号に関するフリップフ
ロップ間の論理段数を計算し記憶する（ステップ１０
１）。ここでフリップフロップ間の論理段数とは、ある
クロック信号に同期して動作する第１のフリップフロッ
プのデータ出力が、各種の論理ゲートや組合せ回路を経
て、あるいは直接、同じクロック信号に同期して動作す
る第２のフリップフロップのデータ入力端子に入力する
として、第１のフリップフロップのデータ出力端子から
第２のフリップフロップのデータ入力端子までの経路に
介在する論理ゲートの段数のことである。ここでは、第
１のフリップフロップのデータ出力端子と第２のフリッ
プフロップのデータ入力端子までの経路には、上述と同
じクロック信号に同期して動作するフリップフロップは
存在しないものとする。また、複数の経路が存在する場
合には、論理ゲートの段数の少ない方の経路に対応する
論理段数を求める。

【００２６】次に、論理段数の算出結果に基づいて。フ
リップフロップ間のデータ信号ネットに対して重み付け
を行う（ステップ１０２）。この重み付けは、レイアウ
ト時に考慮されるものであって、重み付けが大きいフリ
ップフロップの組み合わせほど近傍に配置されるように
設定するものである。ネットに重み付けを行ってレイア
ウトする手法は従来から行われているものであるが、本
実施形態は、重み付けの方法として、単に各論理ブロッ
ク間の接続強度を基準とするものではなく、フリップフ
ロップ間の論理段数を基準に加えたものを用いているこ
とが特徴である。本実施の形態での重み付けの方法とし
ては、例えば上述の「従来の技術」で説明した図６を用
いると、フリップフロップ６０１とフリップフロップ６
０２とはデータ信号のネット６０８により直接接続され
て接続強度が強い。このように接続強度が強いフリップ
フロップの組み合わせに対しては、レイアウト時に近傍
に配置されないように、ネット６０８に負の値の重みを
設定する。一方、フリップフロップ６０２とフリップフ
ロップ６０３とは組み合わせ回路６０５を介して接続さ
れており、これら２つのフリップフロップ６０２,６０
３間の論理段数が大きく接続強度が弱いので、ネット６
０９,６１０及び組み合わせ回路６０５内でデータの経
路上にあるネットに対しては、通常の値の重み、あるい
は論理段数が大きい場合にはそれだけ大きな値の重みを
設定する。具体的には、ゲート段数に対するしきい値を
予め設定しておき、ゲート段数がしきい値に満たない場
合には負の重みを設定し、しきい値を超えた場合に正の
重みを設定するようにすればよい。

【００２７】各フリップフロップ間のネットに対する重
み付け設定が済んだら、その結果に基づいてクロックツ
リーを生成する（ステップ１０３）。ここでのクロック
ツリー生成では、フリップフロップ間のネットの重みづ
けが小さい場合にはそれらのフリップフロップに直接ク
ロックを分配するクロックドライバを別にするなどし
て、それらのフリップフロップが相互になるべく遠くに
配置されるように考慮する。続けて、予め与えられてい
る接続関係リストと作成したクロックツリーとに基づい
て、集積回路のフロアにクロックドライバと各フリップ
フロップを配置する（ステップ１０４）。当然ここで
は、先に設定した重みが考慮され、具体的には、重みが
小さいものフリップフロップ相互が遠く、重みが大きい
フリップフロップ相互が近くなるように配置する。その
後、未配置となっている他の回路ブロックを配置し（ス
テップ１０５）、配置工程を終了する。

【００２８】配置工程が終わったら、次に、配線工程を
実施する。配線工程においては、まず、クロックドライ
バ間の配線及びクロックドライバと各フリップフロップ
間の配線のレイアウトを決定する（ステップ１０６）。
その際、設定されている重みに応じた配線が行われるよ
うにする。次に、残りのブロック間の配線レイアウトを
決定する（ステップ１０７）。

【００２９】全ての配線工程が完了したら配線遅延時間
を算出し（ステップ１０８）、この結果をもとにバック
アノテーションを行ってタイミングを検証する（ステッ
プ１０９）。この検証において、与えられたタイミング
制約を満足するか否かを判断し（ステップ１１０）、問
題なければ製造工程に移る（ステップ１１１）。もしタ
イミング制約を満足することができていなければ再レイ
アウトを行う。上述のステップ１０３〜１０９までの各
工程のうち、どの工程からやり直すかは状況に応じて決
定する。

【００３０】次に、上述したレイアウト設計手順によっ
て、クロックドライバ、フリップフロップ、論理ゲート
及び組み合わせ回路などを集積回路のフロアに配置し、
また、これら回路ブロック間の配線を決定した例につい
て説明する。図２は、単一のクロックドライバ（ＣＤ）
２０１を使用し、このクロックドライバ２０１から各フ
リップフロップ（Ｆ／Ｆ）にクロック信号を直接分配す
る例を示している。接続関係リストを参照することによ
り、フリップフロップ２０２とフリップフロップ２０３
がデータ信号に関して直接接続していることが分かり、
これら２つのフリップフロップ２０２,２０３間の接続
強度は強いことになる。これに対し、フリップフロップ
２０３とフリップフロップ２０４とは間に組み合わせ回
路２０５を介して接続されており、これら２つのフリッ
プフロップ２０３,２０４間の接続強度は弱い。

【００３１】上述のステップ１０１においてフリップフ
ロップ間の論理段数について以上のことが分かることに
より、ステップ１０２において、フリップフロップ２０
２とフリップフロップ２０３の間のネット２０６には負
の重みが設定され、一方、フリップフロップ２０３とフ
リップフロップ２０４との間のネット２０７,２０８
と、組み合わせ回路２０５内のデータ経路上のネットに
は、大きい重みが設定されている。ステップ１０４で
は、この重み付けにしたがって、各フリップフロップを
配置を行う。その結果、図２に示すように、フリップフ
ロップ２０２とフリップフロップ２０３とは相互に離れ
た位置に配置され、フリップフロップ２０３とフリップ
フロップ２０４とは、組み合わせ回路２０５も含め、全
て近傍に配置される。

【００３２】配置工程の終了後、配線工程を行うわけで
あるが、配線工程においては、フリップフロップ２０３
とフリップフロップ２０４と組み合わせ回路２０５の間
のネット２０７,２０８はなるべく短い距離で配線され
るように考慮される。一方、相互に離されて配置されて
いるフリップフロップ２０２とフリップフロップ２０３
の間の配線２０６は、短い距離で配線される必要は低
く、多少迂回して配線されても問題にならないため、も
し他に配線長を短くする必要があるネットが近傍にあれ
ば、そのネットの配線を優先させることができる。

【００３３】図３は、集積回路上に設けられるフリップ
フロップを複数の群にわけ、各群とごとにクロックドラ
イバを設けてその群のフリップフロップに対してそのク
ロックドライバからクロックを直接分配するような構成
とした場合のレイアウトの一例を示している。この場
合、群の数に応じたクロックドライバが設けられるわけ
であるが、これらのクロックドライバに対してクロック
を供給するおおもとのクロックドライバ（不図示）が別
途設けられ、これによって、異なる群間でのクロック同
期が保証されている。図示した例では、２つのクロック
ドライバ３０１,３０２からネット３１１〜３１３を介
して各フリップフロップにクロックが直接供給されてい
る。

【００３４】接続関係リストを参照することにより、フ
リップフロップ３０３とフリップフロップ３０４がデー
タ信号に関して直接接続していることが分かり、これら
２つのフリップフロップ３０３,３０４間の接続強度は
強いことになる。これに対し、フリップフロップ３０４
とフリップフロップ３０５とは間に組み合わせ回路３０
６を介して接続されており、これら２つのフリップフロ
ップ３０４,３０５間の接続強度は弱い。ここでフリッ
プフロップ３０３とフリップフロップ３０４とは、接続
強度が大きいため、従来のクロックツリー生成において
は同一のクロックドライバからクロックを分配されるこ
とが多いが、本実施の形態においては、クロックツリー
生成時に、データについて相互の接続強度が大きい２つ
のフリップフロップ３０３,３０４は、それぞれ別のク
ロックドライバからクロックが供給されるように考慮す
る。通常、群ごとのクロックドライバは、ある程度離れ
た位置に配置されるから、クロックドライバを別にする
だけで、フリップフロップ３０３とフリップフロップ３
０４の間のネット３０７の配線距離が長くなることが期
待できる。また、フリップフロップ３０４とフリップフ
ロップ３０５の間の論理段数が大きいことにより、これ
らの間のネット３０８,３０９と、組み合わせ回路３０
６内のデータ経路上のネットには、大きい重みが設定さ
れている。フリップフロップ３０４とフリップフロップ
３０５とは、組み合わせ回路３０６も含め、全て近傍に
配置される。

【００３５】配置工程においては、上述したフリップフ
ロップ３０３〜３０５以外のフリップのフリップフロッ
プの配置も行うが、その際にも重みを考慮することでさ
らに配線長を制御することができる。

【００３６】さらに、配置工程に引き続く配線工程にお
いても重みを考慮して、配線のレイアウトを決定する。
このように重みを考慮することにより、接続強度が大き
いフリップフロップ３０３とフリップフロップ３０４と
の間のネットの配線３０７が、非常に長くなるようにレ
イアウトされる。

【００３７】以上述べたように、接続強度が大きいフリ
ップフロップ間の配線長が長くなるようにレイアウト設
計を行うと、例えば、従来の技術で述べた図１１におけ
るフリップフロップ９７１のデータ出力においてデータ
変化があってもそれが次段のフリップフロップ９７２の
データ入力端子に到達するまでの時間が長くなる。図１
２(a)に示した場合と同様に多少のクロックスキューが
あったとしても、本実施形態のによれば、フリップフロ
ップ９７２のデータ入力端子におけるデータ変化の時刻
ｔ₁がこのフリップフロップへのクロック信号ＣＬＫＢ
の立ち上がりの時刻ｔ_bより後になる。したがって従来
は問題となったクロックスキューがあっても、回路が正
常に動作するようになる。つまりクロックスキューの制
約を緩和することができる。また、従来のレイアウト方
法によれば図１２(b)に示すようにホールド時間が不足
してエラーとなることがあったのに対し、本実施形態に
よれば、十分なホールド時間が確保されるため、ホール
ド時間制約エラーが解消される。

【００３８】次に、本発明の別の実施の形態について説
明する。ここでは、仮想ノードを挿入してレイアウト設
計を実行する場合を説明する。図４は、仮想ノードを含
む回路の一例を示す回路図である。この回路は図６に示
した回路同様に４個のフリップフロップ４０２〜４０５
を有し、これらフリップフロップ４０２〜４０５には、
クロックドライバ４０１からネット４０９を介してクロ
ックが分配されている。初段のフリップフロップ４０２
のデータ出力端子と２段目のフリップフロップ４０３の
データ入力端子とは直接接続されていたものであって、
これらフリップ４０２とフリップ４０３との間の接続強
度は大きい。そこでこの実施形態では、初段のフリップ
フロップ４０２のデータ出力端子と２段目のフリップフ
ロップ４０３のデータ入力端子の間に仮想ノード４０６
を挿入し、仮想ノード４０６も通常の論理セルと同様に
配置することとしている。ただし、仮想ノードは通常の
論理セルと重ねて配置することが可能である。

【００３９】また、フリップフロップ４０３のデータ出
力端子と次のフリップフロップ４０４のデータ入力端子
とは、その間に組み合わせ回路４０７が挿入されるとと
もに、ネット４１３,４１４によって接続されている。
フリップフロップ４０４のデータ出力端子と終段のフリ
ップフロップ４０５のデータ入力端子とは、その間に論
理ゲート４０８を一段介し、ネット４１４,４１５によ
って接続されている。

【００４０】この回路では、接続強度が大きいネットに
対し、仮想ノード４０６を挿入し、この仮想ノード４０
６は通常の論理セルと同様に配置されるようにしてい
る。このように構成することによって、接続強度が大き
い２つのフリップフロップ４０２,４０３間のネット
は、直接ではなく、仮想ノード４０６とネット４１０,
４１１を経由して配線されることとなり、配線長が長く
なるように制御されることが期待できる。また、仮想ノ
ードの挿入段数は１段に限られるものではなく、複数段
設定することが可能である。配置工程において、仮想ノ
ードは接続される論理ブロックからなるべく遠ざけて配
置する、というように制御することもできる。

【００４１】図５は、仮想ノードを配置しこの仮想ノー
ドを経由するようにフリップフロップ間のネットを配線
したレイアウト例を示している。接続関係が強いフリッ
プフロップ５０２とフリップフロップ５０３との間に仮
想ノード５０５が挿入され、仮想ノード５０５は２つの
フリップフロップ５０２,５０３からやや離れた位置に
配置されている。フリップフロップ５０２,５０３間の
ネット５０７,５０８は仮想ノード５０５を経由して配
線されることになるため、結果的に配線長が長くなる。
一方、フリップフロップ５０３,５０４の間は、組み合
あせ回路５０６が挿入されネット５０９,５１０を介し
て接続しているので、これら２つのフリップフロップ５
０３,５０４の間の接続強度は小さく、したがって、フ
リップフロップ５０３,５０４の間には仮想ノードを挿
入する必要はない。なお、各フリップフロップ５０２〜
５０４には、クロックドライバ５０１からネット５１１
を介してクロックが供給されている。

【００４２】ここでは、接続強度の大きいフリップフロ
ップ間のネットの配線長が長くなるように制御すること
で、図１〜図３に示す実施形態での場合と同様にクロッ
クスキューの緩和及びホールドタイム不足によるエラー
の解消が図れる。なお、仮想ノードの代わりに遅延素子
を挿入するようにしてもよい。ただし、仮想ノードの代
わりに遅延素子を挿入した場合、遅延素子が実在の回路
ブロックとなるため、通常の論理セルと重ね合わせて配
置することはできない。

【００４３】以上説明した本発明の集積回路の設計方法
は、一般に、この方法を実施するための計算機プログラ
ムを計算機システムに読み込ませ、この計算機プログラ
ムを実行することによって実行される。図１３は、計算
機システムの構成を示すブロック図である。

【００４４】この計算機システムは、中央処理装置（Ｃ
ＰＵ）５１と、プログラムやデータを格納するためのハ
ードディスク装置５２と、主メモリ５３と、キーボード
やマウスなどの入力装置５４と、ＣＲＴなどの表示装置
５５と、磁気テープやＣＤ−ＲＯＭ等の記録媒体５７を
読み取る読み取り装置５６とから構成されている。ハー
ドディスク装置５２、主メモリ５３、入力装置５４、表
示装置５５及び読み取り装置５６は、いずれも中央処理
装置５１に接続している。集積回路の設計を行うための
プログラムを格納した記録媒体５７を読み取り装置５６
に装着し、記録媒体５７からプログラムを読み出してハ
ードディスク装置５２に格納し、ハードディスク装置５
２に格納されたプログラムを中央処理装置５１が実行す
ることにより、上述した集積回路の設計が実行される。

【００４５】

【発明の効果】以上説明したように本発明は、接続強度
の大きい記憶素子（フリップフロップ）間のネットの配
線長をレイアウト設計時に考慮して長くするように制御
することで、クロックスキューの制約を緩和することが
可能となり、レイアウト設計がこれまでに比較して容易
になる。またホールドタイム制約エラーについても発生
し難くなる。そしてこれらの理由によりバックアノテー
ション時にタイミングエラーが検出され修正するという
作業を生じ難くでき、レイアウト設計にかかるターンア
ラウンド時間を短くできるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態の集積回路の設計方法で
のレイアウト設計手順を示すフローチャートである。

【図２】図１に示す手順に基づいてレイアウト設計を行
った場合の配置、配線の一例を示す図である。

【図３】図１に示す手順に基づいてレイアウト設計を行
った場合の配置、配線の別の例を示す図である。

【図４】本発明の別の実施形態に基づき、仮想ノードを
挿入した回路の一例を示す回路図である。

【図５】仮想ノードを含めてレイアウト設計を行った場
合の配置、配線の一例を示す図である。

【図６】従来のレイアウト設計方法におけるフリップフ
ロップを含む同期式の回路の一例を示す回路図である。

【図７】クロックツリーの構成の一例を示す回路図であ
る。

【図８】従来のレイアウト設計方法によるクロックドラ
イバ及びフリップフロップの配置、配線の一例を示す図
である。

【図９】従来のレイアウト設計方法によるクロックドラ
イバ及びフリップフロップの配置、配線の別の例を示す
図である。

【図１０】従来のレイアウト設計方法の手順を示すフロ
ーチャートである。

【図１１】強い接続関係にあるフリップフロップを示す
回路図である。

【図１２】(a),(b)は、図１１の回路でのクロックとデ
ータとの関係を示すタイミングチャートである。

【図１３】計算機システムの構成を示すブロック図であ
る。

【符号の説明】

５１中央処理装置（ＣＰＵ）５２ハードディスク装置５３主メモリ５４入力装置５５表示装置５６読み取り装置５７記録媒体１０１〜１１１ステップ２０１クロックドライバ２０２〜２０４フリップフロップ２０５組み合わせ回路２０６〜２１０ネット３０１〜３０２クロックドライバ３０３〜３０５フリップフロップ３０６組み合わせ回路３０７〜３１２ネット４０１クロックドライバ４０２〜４０５フリップフロップ４０６仮想ノード４０７組み合わせ回路４０８論理ゲート４０９〜４１５ネット５０１クロックドライバ５０２〜５０４フリップフロップ５０５仮想ノード５０６組み合わせ回路５０７〜５１１クロック信号６０１〜６０４フリップフロップ６０５組み合わせ回路６０６論理ゲート６０７クロックドライバ６０８〜６１２ネット７０１〜７０５クロックドライバ７０６〜７１１フリップフロップ７１２,７１３ネット８０１チップ８０２〜８０８クロックドライバ８０９〜８１１,８２０,８２１ネット８１２〜８１９フリップフロップ９０１クロックドライバ９０２〜９０９,９７１,９７２フリップフロップ９１０組み合わせ回路９１１〜９１５ネット

Claims

【特許請求の範囲】

【請求項１】集積回路を構成する回路ブロック間の接
続関係を表す接続関係リストに基づき、前記回路ブロッ
クを集積回路のフロア内に配置する集積回路の設計方法
であって、前記回路ブロックとして、状態を記憶するとともにクロ
ックに同期して動作する記憶素子が含まれ、前記記憶素子間のデータ信号の経路内に挿入されるべき
ゲート回路の段数を計測する工程と、前記段数が相対的に大きい経路に係る前記記憶素子が相
互に近傍に配置し、前記段数が相対的に小さい経路に係
る前記記憶素子が相互に遠距離に配置するように、前記
各記憶素子の配置を決定する工程と、を有する集積回路の設計方法。
【請求項２】前記段数が相対的に小さい経路に仮想ノ
ード及び／または遅延素子を挿入し、前記仮想ノードを
含めて前記回路ブロックの配置を決定する請求項１に記
載の集積回路の設計方法。
【請求項３】前記各記憶素子にクロックを分配して供
給する複数のクロックドライバを前記フロア内に配置す
るとともに、前記段数が相対的に小さい経路に係る２つ
の記憶素子を、それぞれ異なるクロックドライバからク
ロックが供給されるように配置する、請求項１に記載の
集積回路の設計方法。
【請求項４】前記段数が相対的に小さい経路が、当該
経路外からの信号が入力する論理ゲートの段数が０であ
る経路である、請求項１乃至３いずれか１項に記載の集
積回路の設計方法。
【請求項５】前記各回路ブロック間の配線レイアウト
を決定する工程をさらに有し、前記段数が相対的に小さ
い経路の配線長が長くなるように配線レイアウトを決定
する請求項１乃至５いずれか１項に記載の集積回路の設
計方法。
【請求項６】集積回路を構成する回路ブロック間の接
続関係を表す接続関係リストに基づき、前記回路ブロッ
クを集積回路のフロア内に配置する集積回路の設計方法
であって、前記回路ブロックとして、状態を記憶するとともにクロ
ックに同期して動作する記憶素子が含まれ、前記記憶素子間のデータ信号の経路内に挿入されるべき
ゲート回路の段数を計測する工程と、前記段数に対する予め設定されたしきい値よりも段数が
小さい経路に対して負の重みが設定され、前記しきい値
を超える段数の経路に対して正の重みが設定されるよう
に、前記経路ごとに、その経路での前記段数に応じた重
みを設定する工程と、前記重みが大きい経路に係る前記記憶素子が相互にでき
るだけ近傍に配置し、前記重み小さい経路に係る前記記
憶素子が相互に遠距離に配置するように、前記各記憶素
子の配置を決定する工程と、を有する集積回路の設計方法。
【請求項７】複数の回路ブロックがフロア内に配置さ
れた集積回路において、前記回路ブロックとして、状態を記憶するとともにクロ
ックに同期して動作する記憶素子が含まれ、前記記憶素子間のデータ信号の経路内に挿入されるゲー
ト回路の段数に応じ、前記段数が相対的に大きい経路に
係る前記記憶素子が相互に近傍に配置し、前記段数が相
対的に小さい経路に係る前記記憶素子が相互に遠距離に
配置していることを特徴とする集積回路。
【請求項８】各記憶素子にクロックを分配して供給す
る複数のクロックドライバを前記フロア内に有し、前記
段数が相対的に小さい経路に係る２つの記憶素子に対
し、それぞれ異なるクロックドライバからクロックが供
給される請求項７に記載の集積回路。
【請求項９】集積回路を構成する回路ブロック間の接
続関係を表す接続関係リストに基づき、前記回路ブロッ
クを集積回路のフロア内に配置する処理を計算機に実行
させるプログラムを格納した記憶媒体において、前記回路ブロックとして、状態を記憶するとともにクロ
ックに同期して動作する記憶素子が前記集積回路に含ま
れており、前記計算機に、前記記憶素子間のデータ信号の経路内に挿入されるべき
ゲート回路の段数を計測する工程と、前記段数が相対的に大きい経路に係る前記記憶素子が相
互に近傍に配置し、前記段数が相対的に小さい経路に係
る前記記憶素子が相互に遠距離に配置するように、前記
各記憶素子の配置を決定する工程と、を実行させるプログラムを格納したことを特徴とする記
録媒体。