JPH11168075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11168075A JPH11168075A JP9333989A JP33398997A JPH11168075A JP H11168075 A JPH11168075 A JP H11168075A JP 9333989 A JP9333989 A JP 9333989A JP 33398997 A JP33398997 A JP 33398997A JP H11168075 A JPH11168075 A JP H11168075A
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Abstract
(57)【要約】
【課題】 半導体レーザダイオードのように半導体基板
の劈開性を利用して各素子を分割する工程を含む半導体
装置の製造方法において、製造工程数を削減し、製品コ
ストを低減する。 【解決手段】 基板１の表面側に複数のレーザーダイオ
ード素子をマトリクス状に配列させて形成し、各素子ご
とに表面電極を形成する。その後、基板１の裏面側にチ
ップ化スクライブライン３ｂを形成した後、裏面全体に
裏面電極４ｂを形成する。次に、基板１の表面側に、ア
レイ化スクライブラインを形成する。次いで、アレイ化
スクライブラインに沿って基板１を劈開してチップアレ
イとする。チップアレイの劈開面に高反射膜及び非反射
膜を被着した後、スクライブライン３ｂに沿って基板１
を劈開し、各レーザダイオード素子に分割する。
の劈開性を利用して各素子を分割する工程を含む半導体
装置の製造方法において、製造工程数を削減し、製品コ
ストを低減する。 【解決手段】 基板１の表面側に複数のレーザーダイオ
ード素子をマトリクス状に配列させて形成し、各素子ご
とに表面電極を形成する。その後、基板１の裏面側にチ
ップ化スクライブライン３ｂを形成した後、裏面全体に
裏面電極４ｂを形成する。次に、基板１の表面側に、ア
レイ化スクライブラインを形成する。次いで、アレイ化
スクライブラインに沿って基板１を劈開してチップアレ
イとする。チップアレイの劈開面に高反射膜及び非反射
膜を被着した後、スクライブライン３ｂに沿って基板１
を劈開し、各レーザダイオード素子に分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、劈開性を有する半
導体基板を用いて複数の素子を同時に形成する半導体装
置の製造方法に関し、特に半導体レーザーダイオードの
製造に好適な半導体装置の製造方法に関する。
導体基板を用いて複数の素子を同時に形成する半導体装
置の製造方法に関し、特に半導体レーザーダイオードの
製造に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、光ファイバーの広帯域性を使用し
て情報を伝達する光通信システムが注目されている。特
に、光通信システムの一つである加入者系光伝送システ
ムは、大量の情報を加入者に供給できるシステムとして
多くの可能性を有している。しかし、この種の光通信シ
ステムの普及のためには、半導体レーザダイオード等の
光素子の特性及び信頼性の向上とともに、低価格化が必
要である。
て情報を伝達する光通信システムが注目されている。特
に、光通信システムの一つである加入者系光伝送システ
ムは、大量の情報を加入者に供給できるシステムとして
多くの可能性を有している。しかし、この種の光通信シ
ステムの普及のためには、半導体レーザダイオード等の
光素子の特性及び信頼性の向上とともに、低価格化が必
要である。
【０００３】図８は半導体レーザダイオードの一例を示
す図である。ｎ型ＩｎＰ基板１１上には２本の溝２１ａ
が相互に平行に形成されており、これらの２本の溝２１
ａの間には、ｎ型ＩｎＰ基板１１と、ＩｎＧａＡｓＰ活
性層１５と、ｐ型ＩｎＰクラッド層１６と、ｐ型ＩｎＰ
コンタクト層１７とが積層されている。また、これら積
層された基板１１、活性層１５、クラッド層１６及びコ
ンタクト層１７の両側には、ｐ型ＩｎＰ層１８及びｎ型
ＩｎＰ層１９からなる電流ブロック層が配置されてい
る。これらの基板１１、活性層１５、クラッド層１６、
コンタクト層１７、ｐ型ＩｎＰ層１８及びｎ型ＩｎＰ層
１９によりレーザダイオード素子が構成されている。
す図である。ｎ型ＩｎＰ基板１１上には２本の溝２１ａ
が相互に平行に形成されており、これらの２本の溝２１
ａの間には、ｎ型ＩｎＰ基板１１と、ＩｎＧａＡｓＰ活
性層１５と、ｐ型ＩｎＰクラッド層１６と、ｐ型ＩｎＰ
コンタクト層１７とが積層されている。また、これら積
層された基板１１、活性層１５、クラッド層１６及びコ
ンタクト層１７の両側には、ｐ型ＩｎＰ層１８及びｎ型
ＩｎＰ層１９からなる電流ブロック層が配置されてい
る。これらの基板１１、活性層１５、クラッド層１６、
コンタクト層１７、ｐ型ＩｎＰ層１８及びｎ型ＩｎＰ層
１９によりレーザダイオード素子が構成されている。
【０００４】基板１１上にはレーザーダイオード素子を
覆う絶縁膜２０が形成されており、絶縁膜２０の上には
表面電極１４ａが形成されている。この表面電極１４ａ
は、絶縁膜２０に開口された開口部を介してコンタクト
層１７に接続している。また、基板１１の裏面側には裏
面電極（図示せず）が形成されている。また、レーザダ
イオードの光出射方向（活性層１５の長さ方向）におけ
る基板１１の２つの端面のうち一方には、非反射膜とし
てＳｉＯ2 膜（図示せず）が被着され、他方には高反射
膜としてＳｉＯ2 とα−ＳｉＨ（水素化アモルファスシ
リコン）との多層薄膜（図示せず）が被着されている。
覆う絶縁膜２０が形成されており、絶縁膜２０の上には
表面電極１４ａが形成されている。この表面電極１４ａ
は、絶縁膜２０に開口された開口部を介してコンタクト
層１７に接続している。また、基板１１の裏面側には裏
面電極（図示せず）が形成されている。また、レーザダ
イオードの光出射方向（活性層１５の長さ方向）におけ
る基板１１の２つの端面のうち一方には、非反射膜とし
てＳｉＯ2 膜（図示せず）が被着され、他方には高反射
膜としてＳｉＯ2 とα−ＳｉＨ（水素化アモルファスシ
リコン）との多層薄膜（図示せず）が被着されている。
【０００５】ところで、表面電極１４ａは、ｐ型ＩｎＰ
コンタクト層１７とのオーミックコンタクトを得るため
に、Ａｕ（金）／Ｚｎ（亜鉛）、又はＴｉ（チタン）／
Ｐｔ（白金）／Ａｕにより形成される。一般的に、表面
電極１４ａの最上層には、ワイヤボンディング性が優れ
ていることからＡｕ層が形成される。また、裏面電極
は、ｎ型ＩｎＰ基板１１とのオーミックコンタクトを得
るために、ＡｕＧｅ合金またはＡｕＳｎ合金により形成
される。一般的に裏面電極１４ｂの最上層にも、ダイボ
ンディング性が優れていることから、Ａｕ層が形成され
る。
コンタクト層１７とのオーミックコンタクトを得るため
に、Ａｕ（金）／Ｚｎ（亜鉛）、又はＴｉ（チタン）／
Ｐｔ（白金）／Ａｕにより形成される。一般的に、表面
電極１４ａの最上層には、ワイヤボンディング性が優れ
ていることからＡｕ層が形成される。また、裏面電極
は、ｎ型ＩｎＰ基板１１とのオーミックコンタクトを得
るために、ＡｕＧｅ合金またはＡｕＳｎ合金により形成
される。一般的に裏面電極１４ｂの最上層にも、ダイボ
ンディング性が優れていることから、Ａｕ層が形成され
る。
【０００６】通常、レーザダイオードをヒートシンクに
接合（ダイボンディング）する場合、レーザダイオード
とヒートシンクとの間にＡｕＳｎ合金等により形成され
たシート状の融材ペレットを配置し、この融材ペレット
を溶融させてレーザダイオード素子をヒートシンクに接
合している。図９〜図１２は従来の半導体レーザダイオ
ードの製造方法を工程順に示す図である。
接合（ダイボンディング）する場合、レーザダイオード
とヒートシンクとの間にＡｕＳｎ合金等により形成され
たシート状の融材ペレットを配置し、この融材ペレット
を溶融させてレーザダイオード素子をヒートシンクに接
合している。図９〜図１２は従来の半導体レーザダイオ
ードの製造方法を工程順に示す図である。
【０００７】まず、ｎ型ＩｎＰからなる基板１１を用意
する。そして、この基板１１上に複数のレーザダイオー
ド素子２５をマトリクス状に配列させて形成する。各レ
ーザダイオード素子２５は、図８に示すように、基板１
１上に形成されたＩｎＧａＡｓＰ活性層１５と、ｐ型Ｉ
ｎＰクラッド層１６と、ｐ型ＩｎＰ層１８と、ｎ型Ｉｎ
Ｐ層１９及びｐ型ＩｎＰコンタクト層１７とにより構成
される。
する。そして、この基板１１上に複数のレーザダイオー
ド素子２５をマトリクス状に配列させて形成する。各レ
ーザダイオード素子２５は、図８に示すように、基板１
１上に形成されたＩｎＧａＡｓＰ活性層１５と、ｐ型Ｉ
ｎＰクラッド層１６と、ｐ型ＩｎＰ層１８と、ｎ型Ｉｎ
Ｐ層１９及びｐ型ＩｎＰコンタクト層１７とにより構成
される。
【０００８】基板１１上への電極の形成は、フォトリソ
グラフィ技術により図９に示すように金属膜をパターニ
ングして行う。また、基板１１の裏面の電極の形成も、
図１０に示すように金属膜をパターニングすることによ
り行う。次に、スクライバーを使用して、図１１に示す
ように、基板１１の表面側にアレイ化スクライブライン
２３ｃを形成する。また、基板１１の裏面側に、各素子
領域の間を通るチップ化スクライブライン２３ｂを形成
する。これらのスクライブライン２３ｂ，２３ｃは相互
に直交するようにして形成する。なお、スクライバー
は、通常ダイヤモンド等を用いて基板に傷を付ける装置
であり、固定されたダイヤモンドの刃を基板に接触させ
ながら直線的に移動させることで、スクライブラインを
形成する。
グラフィ技術により図９に示すように金属膜をパターニ
ングして行う。また、基板１１の裏面の電極の形成も、
図１０に示すように金属膜をパターニングすることによ
り行う。次に、スクライバーを使用して、図１１に示す
ように、基板１１の表面側にアレイ化スクライブライン
２３ｃを形成する。また、基板１１の裏面側に、各素子
領域の間を通るチップ化スクライブライン２３ｂを形成
する。これらのスクライブライン２３ｂ，２３ｃは相互
に直交するようにして形成する。なお、スクライバー
は、通常ダイヤモンド等を用いて基板に傷を付ける装置
であり、固定されたダイヤモンドの刃を基板に接触させ
ながら直線的に移動させることで、スクライブラインを
形成する。
【０００９】次に、図１２に示すように、半導体基板１
１を、アレイ化スクライブライン２３ｃに沿って劈開
し、チップアレイ２６とする。このチップアレイ２６は
２つの劈開面２１を有する。その後、チップアレイ２６
の２つの劈開面２１の一方に、非反射膜としてＳｉＯ2
膜を被着し、他方に高反射膜としてＳｉＯ2 とα−Ｓ
ｉ：Ｈ（水素化アモルファスシリコン）の多層膜を被着
する。
１を、アレイ化スクライブライン２３ｃに沿って劈開
し、チップアレイ２６とする。このチップアレイ２６は
２つの劈開面２１を有する。その後、チップアレイ２６
の２つの劈開面２１の一方に、非反射膜としてＳｉＯ2
膜を被着し、他方に高反射膜としてＳｉＯ2 とα−Ｓ
ｉ：Ｈ（水素化アモルファスシリコン）の多層膜を被着
する。
【００１０】次いで、素子アレイ２６をチップ化スクラ
イブライン２３ｂに沿って劈開し、各レーザダイオード
に分離する。これにより、半導体レーザダイオードが完
成する。
イブライン２３ｂに沿って劈開し、各レーザダイオード
に分離する。これにより、半導体レーザダイオードが完
成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体レーザダイオードの製造方法では、表面
電極１４ａだけでなく裏面電極１４ｂもホトリソグラフ
ィ法によりパターン形成している。このため、製造工程
数が多く、製品コストの低価格化が難しい。裏面全体に
金属膜を形成した後、スクライバーによりスクライブラ
インを形成し、該スクライブラインに沿って基板を劈開
することにより、ホトリソグラフィ工程を省略すること
も考えられる。しかし、スクライバーの刃が基板１１に
届かず、劈開による素子分離が困難になる。また、基板
の裏面側は、ダイボンディングによりヒートシンクと接
合させる必要上、ＡｕＳｎ等の融材を配置し、この融材
を溶融させなければならない。
た従来の半導体レーザダイオードの製造方法では、表面
電極１４ａだけでなく裏面電極１４ｂもホトリソグラフ
ィ法によりパターン形成している。このため、製造工程
数が多く、製品コストの低価格化が難しい。裏面全体に
金属膜を形成した後、スクライバーによりスクライブラ
インを形成し、該スクライブラインに沿って基板を劈開
することにより、ホトリソグラフィ工程を省略すること
も考えられる。しかし、スクライバーの刃が基板１１に
届かず、劈開による素子分離が困難になる。また、基板
の裏面側は、ダイボンディングによりヒートシンクと接
合させる必要上、ＡｕＳｎ等の融材を配置し、この融材
を溶融させなければならない。
【００１２】本発明は、半導体レーザダイオードのよう
に半導体基板の劈開性を利用して各素子を分割する工程
を含む半導体装置の製造方法において、製造工程数を削
減でき、製品コストを低減できる半導体装置の製造方法
を提供することを目的とする。
に半導体基板の劈開性を利用して各素子を分割する工程
を含む半導体装置の製造方法において、製造工程数を削
減でき、製品コストを低減できる半導体装置の製造方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記した課題は、劈開性
を有する基板の第１の面側に、該基板を劈開する第１の
方向及び該第１の方向に交差する第２の方向に沿って複
数の半導体素子を形成する工程と、前記基板の前記第１
の面に対し反対側の第２の面に、前記第１の方向に平行
な複数の第１のスクライブラインを形成する工程と、前
記基板の前記第２の面の全体に導電膜を被着する工程
と、前記基板の前記第１の面に、前記第２の方向に平行
な複数の第２のスクライブラインを形成する工程と、前
記基板を前記第２のスクライブラインに沿って劈開し、
チップアレイとする工程と、前記チップアレイを前記第
１のスクライブラインに沿って劈開し、各素子毎に分離
する工程とを有することを特徴とする半導体装置の製造
方法により解決する。
を有する基板の第１の面側に、該基板を劈開する第１の
方向及び該第１の方向に交差する第２の方向に沿って複
数の半導体素子を形成する工程と、前記基板の前記第１
の面に対し反対側の第２の面に、前記第１の方向に平行
な複数の第１のスクライブラインを形成する工程と、前
記基板の前記第２の面の全体に導電膜を被着する工程
と、前記基板の前記第１の面に、前記第２の方向に平行
な複数の第２のスクライブラインを形成する工程と、前
記基板を前記第２のスクライブラインに沿って劈開し、
チップアレイとする工程と、前記チップアレイを前記第
１のスクライブラインに沿って劈開し、各素子毎に分離
する工程とを有することを特徴とする半導体装置の製造
方法により解決する。
【００１４】上記した課題は、劈開性を有する基板の第
１の面側に、該基板を劈開する第１の方向及び該第１の
方向に交差する第２の方向に沿って複数の半導体レーザ
ダイオード素子を形成する素子形成工程と、前記基板の
前記第１の面に対し反対側の第２の面に、前記第１の方
向に平行な複数の第１のスクライブラインを形成する第
１のスクライブライン形成工程と、前記基板の前記第２
の面の全体に導電膜を被着する工程と、前記基板の前記
第１の面に、前記第２の方向に平行な複数の第２のスク
ライブラインを形成する工程と、前記基板を前記第２の
スクライブラインに沿って劈開し、チップアレイとする
工程と、前記チップアレイの劈開面に反射膜及び非反射
膜を被着する工程と、前記チップアレイを前記第１のス
クライブラインに沿って劈開し、各半導体レーザダイオ
ード素子毎に分離する工程とを有することを特徴とする
半導体装置の製造方法により解決する。
１の面側に、該基板を劈開する第１の方向及び該第１の
方向に交差する第２の方向に沿って複数の半導体レーザ
ダイオード素子を形成する素子形成工程と、前記基板の
前記第１の面に対し反対側の第２の面に、前記第１の方
向に平行な複数の第１のスクライブラインを形成する第
１のスクライブライン形成工程と、前記基板の前記第２
の面の全体に導電膜を被着する工程と、前記基板の前記
第１の面に、前記第２の方向に平行な複数の第２のスク
ライブラインを形成する工程と、前記基板を前記第２の
スクライブラインに沿って劈開し、チップアレイとする
工程と、前記チップアレイの劈開面に反射膜及び非反射
膜を被着する工程と、前記チップアレイを前記第１のス
クライブラインに沿って劈開し、各半導体レーザダイオ
ード素子毎に分離する工程とを有することを特徴とする
半導体装置の製造方法により解決する。
【００１５】本発明においては、基板の第２の面に第１
のスクライブラインを形成した後、第２の面の全体に導
電膜を被着する。その後、基板の第１の面に第２のスク
ライブラインを形成し、この第２のスクライブラインに
沿って基板を劈開してチップアレイとした後、該チップ
アレイを第１のスクライブラインに沿って劈開し、各素
子に分割する。これにより、第２の面に被着した導電膜
が電極となり、第２の面側の電極形成のためのホトリソ
グラフィ工程が不要になる。また、導電膜の形成前に第
１のスクラブラインを形成するので、導電膜を形成後に
第１のスクライブラインに沿って基板を劈開することが
できる。
のスクライブラインを形成した後、第２の面の全体に導
電膜を被着する。その後、基板の第１の面に第２のスク
ライブラインを形成し、この第２のスクライブラインに
沿って基板を劈開してチップアレイとした後、該チップ
アレイを第１のスクライブラインに沿って劈開し、各素
子に分割する。これにより、第２の面に被着した導電膜
が電極となり、第２の面側の電極形成のためのホトリソ
グラフィ工程が不要になる。また、導電膜の形成前に第
１のスクラブラインを形成するので、導電膜を形成後に
第１のスクライブラインに沿って基板を劈開することが
できる。
【００１６】本発明は半導体基板の劈開性を利用して各
素子を分離するので、劈開性を有する半導体基板を用い
る必要がある。この種の半導体基板として、ＩｎＰ又は
ＧａＡｓ等の化合物半導体基板を使用することができ
る。また、半導体素子をダイボンディングする場合、前
記導電膜の上にＡｕＳｎ又はＡｕＧｅ等の合金膜を形成
しておくと、ダイボンディング時に融材ペレットを使用
する必要がなくなり、製造工程数を更に削減することが
できる。
素子を分離するので、劈開性を有する半導体基板を用い
る必要がある。この種の半導体基板として、ＩｎＰ又は
ＧａＡｓ等の化合物半導体基板を使用することができ
る。また、半導体素子をダイボンディングする場合、前
記導電膜の上にＡｕＳｎ又はＡｕＧｅ等の合金膜を形成
しておくと、ダイボンディング時に融材ペレットを使用
する必要がなくなり、製造工程数を更に削減することが
できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。図１〜図７は本発
明の実施の形態に係る半導体レーザダイオードの製造方
法を示す図である。まず、図１に示すように、半導体基
板１として、ＩｎＰ又はＧａＡｓなどの劈開性を有する
基板を用意する。そして、基板１上に、マトリクス状に
配列した複数のレーザダイオード素子５を同時に形成す
る。各レーザダイオード素子５の構成は図８に示すもの
と同様であり、ＩｎＧａＡｓＰからなる活性層１５、ｐ
型ＩｎＰからなるクラッド層１６及びｐ型ＩｎＰからな
るコンタクト層１７と、ｐ型ＩｎＰ層１８及びｎ型Ｉｎ
Ｐ層１９からなる電流ブロック層とにより構成される。
また、各レーザダイオード素子５は、後工程で基板１を
劈開する２つの方向に沿ってマトリクス状に配列させて
形成する。
て、添付の図面を参照して説明する。図１〜図７は本発
明の実施の形態に係る半導体レーザダイオードの製造方
法を示す図である。まず、図１に示すように、半導体基
板１として、ＩｎＰ又はＧａＡｓなどの劈開性を有する
基板を用意する。そして、基板１上に、マトリクス状に
配列した複数のレーザダイオード素子５を同時に形成す
る。各レーザダイオード素子５の構成は図８に示すもの
と同様であり、ＩｎＧａＡｓＰからなる活性層１５、ｐ
型ＩｎＰからなるクラッド層１６及びｐ型ＩｎＰからな
るコンタクト層１７と、ｐ型ＩｎＰ層１８及びｎ型Ｉｎ
Ｐ層１９からなる電流ブロック層とにより構成される。
また、各レーザダイオード素子５は、後工程で基板１を
劈開する２つの方向に沿ってマトリクス状に配列させて
形成する。
【００１８】基板１上の電極は、Ａｕ／Ｚｎ／Ａｕ又は
Ｔｉ／Ｐｔ／Ａｕの積層体からなる金属膜を形成し、該
金属膜をパターニングして、表面電極４ａを形成する。
次に、基板１の厚さが約１００μｍになるまで、基板１
の裏面側を研磨する。その後、スクライバーを使用し、
基板１の表面側の端部に１本のスクライブライン３ａを
形成する。このスクライブライン３ａは、レーザダイオ
ード素子５の長さ方向に平行とし、かつ基板１１の端部
の素子５とその隣の素子５との間の素子間領域に形成す
る。
Ｔｉ／Ｐｔ／Ａｕの積層体からなる金属膜を形成し、該
金属膜をパターニングして、表面電極４ａを形成する。
次に、基板１の厚さが約１００μｍになるまで、基板１
の裏面側を研磨する。その後、スクライバーを使用し、
基板１の表面側の端部に１本のスクライブライン３ａを
形成する。このスクライブライン３ａは、レーザダイオ
ード素子５の長さ方向に平行とし、かつ基板１１の端部
の素子５とその隣の素子５との間の素子間領域に形成す
る。
【００１９】次に、図２に示すように、スクライブライ
ン３ａに沿って基板１を劈開して、劈開面２を得る。次
に、図３に示すように、劈開面２を基準とし、基板１の
裏面側に、劈開面２と平行に、複数本のチップ化スクラ
イブライン３ｂを形成する。各スクライブライン３ｂ間
の間隔は素子５の間隔（例えば３００μｍ）と同じとす
る。すなわち、スクライブライン３ｂは基板１の裏面側
の素子間領域を通るようにする。
ン３ａに沿って基板１を劈開して、劈開面２を得る。次
に、図３に示すように、劈開面２を基準とし、基板１の
裏面側に、劈開面２と平行に、複数本のチップ化スクラ
イブライン３ｂを形成する。各スクライブライン３ｂ間
の間隔は素子５の間隔（例えば３００μｍ）と同じとす
る。すなわち、スクライブライン３ｂは基板１の裏面側
の素子間領域を通るようにする。
【００２０】その後、図４に示すように、基板１の裏面
の全体に、例えばＡｕＧｅ合金、ＡｕＧｅＮｉ合金又は
ＡｕＳｎ合金を被着させ、更に最上層としてＡｕを被着
して裏面電極４ｂを形成する。なお、基板１がｐ型の場
合は、裏面電極４ｂとしてＡｕ／Ｚｎ／Ａｕ又はＴｉ／
Ｐｔ／Ａｕなどを形成する。これらの金属膜は、抵抗加
熱蒸着法又は電子ビーム蒸着法により形成し、形成後に
熱処理を施す。
の全体に、例えばＡｕＧｅ合金、ＡｕＧｅＮｉ合金又は
ＡｕＳｎ合金を被着させ、更に最上層としてＡｕを被着
して裏面電極４ｂを形成する。なお、基板１がｐ型の場
合は、裏面電極４ｂとしてＡｕ／Ｚｎ／Ａｕ又はＴｉ／
Ｐｔ／Ａｕなどを形成する。これらの金属膜は、抵抗加
熱蒸着法又は電子ビーム蒸着法により形成し、形成後に
熱処理を施す。
【００２１】次に、図５に示すように、基板１の表面側
に、アレイ化のためのスクライブライン３ｃを形成す
る。このスクライブライン３ｃはスクライブライン３ｂ
に対して直交するように形成する。また、スクライブラ
イン３ｃを形成するときの荷重は、チップ化スクライブ
ライン３ｂのときよりも大きく設定する。このスクライ
ブライン３ｃは、劈開のきっかけとなる部分であるの
で、図５に示すように、基板１の端部にのみ形成すれば
よい。
に、アレイ化のためのスクライブライン３ｃを形成す
る。このスクライブライン３ｃはスクライブライン３ｂ
に対して直交するように形成する。また、スクライブラ
イン３ｃを形成するときの荷重は、チップ化スクライブ
ライン３ｂのときよりも大きく設定する。このスクライ
ブライン３ｃは、劈開のきっかけとなる部分であるの
で、図５に示すように、基板１の端部にのみ形成すれば
よい。
【００２２】次に、スクライブライン３ｃに沿って基板
１を劈開し、図６に示すように、複数（図では７個）の
レーザダイオード素子５が横に並んだチップアレイ６と
する。この場合、基板１の裏面側からアレイ化スクライ
ブライン３ｃ上を抑えて基板１を劈開する。その後、例
えばプラズマＣＶＤ法により、チップアレイ６の劈開面
の一方にＳｉＯ2 等の非反射膜を被覆し、他方にＳｉＯ
2 とα−Ｓｉ：Ｈ（水素化アモルファス）との多層膜か
らなる高反射膜を被覆する。
１を劈開し、図６に示すように、複数（図では７個）の
レーザダイオード素子５が横に並んだチップアレイ６と
する。この場合、基板１の裏面側からアレイ化スクライ
ブライン３ｃ上を抑えて基板１を劈開する。その後、例
えばプラズマＣＶＤ法により、チップアレイ６の劈開面
の一方にＳｉＯ2 等の非反射膜を被覆し、他方にＳｉＯ
2 とα−Ｓｉ：Ｈ（水素化アモルファス）との多層膜か
らなる高反射膜を被覆する。
【００２３】次いで、基板１の表面側からスクライブラ
イン３ｂ上を抑えて基板１を劈開する。これにより、図
７に示すように、各素子毎に分割された半導体ダイオー
ドレーザが得られる。本実施の形態においては、基板１
の裏面側にチップ化スクライブライン３ｂを形成し、そ
の後裏面全体に金属膜を被着して裏面電極４ｂを形成す
るので、従来方法に比べ裏面電極４ｂをパターニングす
るためのホトリソグラフィ工程が省略できる。従って、
半導体レーザダイオードの製造コストを低減できる。ま
た、裏面電極４ｂの形成前にチップ化スクライブライン
３ｂを形成しておくので、劈開により各チップを確実に
分割することができる。
イン３ｂ上を抑えて基板１を劈開する。これにより、図
７に示すように、各素子毎に分割された半導体ダイオー
ドレーザが得られる。本実施の形態においては、基板１
の裏面側にチップ化スクライブライン３ｂを形成し、そ
の後裏面全体に金属膜を被着して裏面電極４ｂを形成す
るので、従来方法に比べ裏面電極４ｂをパターニングす
るためのホトリソグラフィ工程が省略できる。従って、
半導体レーザダイオードの製造コストを低減できる。ま
た、裏面電極４ｂの形成前にチップ化スクライブライン
３ｂを形成しておくので、劈開により各チップを確実に
分割することができる。
【００２４】なお、上述の実施の形態において、裏面電
極４ｂを形成した後、裏面電極４ｂの上にＡｕＳｎ、Ａ
ｕＧｅ又はＰｂＳｎなどの金属を全面に蒸着することが
好ましい。この裏面電極４ｂの上に形成された金属が融
材となり、レーザーダイオードをヒートシンクにダイボ
ンディングする際に、融材パレットが不要になるという
効果が得られる。
極４ｂを形成した後、裏面電極４ｂの上にＡｕＳｎ、Ａ
ｕＧｅ又はＰｂＳｎなどの金属を全面に蒸着することが
好ましい。この裏面電極４ｂの上に形成された金属が融
材となり、レーザーダイオードをヒートシンクにダイボ
ンディングする際に、融材パレットが不要になるという
効果が得られる。
【００２５】また、上述の実施の形態においては、裏面
電極４ｂをダイボンディングする電極とした場合につい
て説明したが、表面電極４ａをダイボンディングする電
極としてもよい。
電極４ｂをダイボンディングする電極とした場合につい
て説明したが、表面電極４ａをダイボンディングする電
極としてもよい。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
基板の第２の面に第１のスクライブラインを形成した
後、第２の面の全体に導電膜を被着し、その後第１のス
クライブライン及び第２のスクライブラインに沿って基
板を劈開して素子ごとに分離するので、導電膜が第２の
面側の電極となり、電極をパターニングするホトリソグ
ラフィ工程が不要になる。これにより、半導体装置、特
に半導体レーザダイオードの製造コストが低減され、光
通信システムの普及に多大な貢献をなす。
基板の第２の面に第１のスクライブラインを形成した
後、第２の面の全体に導電膜を被着し、その後第１のス
クライブライン及び第２のスクライブラインに沿って基
板を劈開して素子ごとに分離するので、導電膜が第２の
面側の電極となり、電極をパターニングするホトリソグ
ラフィ工程が不要になる。これにより、半導体装置、特
に半導体レーザダイオードの製造コストが低減され、光
通信システムの普及に多大な貢献をなす。
【００２７】また、導電膜の上に更にＡｕＳｎ合金、Ａ
ｕＧｅ合金又はＰｂＳｎ合金膜を形成することにより、
ダイボンディングの際に融材ペレットを使用する必要が
なくなり、製造工程数を更に削減できるという効果が得
られる。
ｕＧｅ合金又はＰｂＳｎ合金膜を形成することにより、
ダイボンディングの際に融材ペレットを使用する必要が
なくなり、製造工程数を更に削減できるという効果が得
られる。
【図１】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その１）である。
ードの製造方法を工程順に示す図（その１）である。
【図２】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その２）である。
ードの製造方法を工程順に示す図（その２）である。
【図３】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その３）である。
ードの製造方法を工程順に示す図（その３）である。
【図４】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その４）である。
ードの製造方法を工程順に示す図（その４）である。
【図５】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その５）である。
ードの製造方法を工程順に示す図（その５）である。
【図６】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その６）である。
ードの製造方法を工程順に示す図（その６）である。
【図７】本発明の実施の形態に係る半導体レーザダイオ
ードの製造方法を工程順に示す図（その７）である。
ードの製造方法を工程順に示す図（その７）である。
【図８】半導体レーザダイオードの一例を示す図であ
る。
る。
【図９】従来の半導体レーザダイオードの製造方法を工
程順に示す図（その１）である。
程順に示す図（その１）である。
【図１０】従来の半導体レーザダイオードの製造方法を
工程順に示す図（その２）である。
工程順に示す図（その２）である。
【図１１】従来の半導体レーザダイオードの製造方法を
工程順に示す図（その３）である。
工程順に示す図（その３）である。
【図１２】従来の半導体レーザダイオードの製造方法を
工程順に示す図（その４）である。
工程順に示す図（その４）である。
１，１１ 基板、 ２ 劈開面、 ３ａ，３ｂ，３ｃ スクライブライン、 ５，７，２５ レーザーダイオード素子、 ６，２６ チップ化アレイ、 ４ａ，１４ａ，２４ａ 表面電極、 ４ｂ，１４ｂ 裏面電極、 １５ ＩｎＧａＡｓＰ活性層、 １６ ｐ型ＩｎＰクラッド層、 １７ ｐ型ＩｎＰコンタクト層、 １８ ｐ型ＩｎＰ層、 １９ ｎ型ＩｎＰ層、 ２０ 絶縁膜。
Claims (6)
- 【請求項１】 劈開性を有する基板の第１の面側に、該
基板を劈開する第１の方向及び該第１の方向に交差する
第２の方向に沿って複数の半導体素子を形成する工程
と、 前記基板の前記第１の面に対し反対側の第２の面に、前
記第１の方向に平行な複数の第１のスクライブラインを
形成する工程と、 前記基板の前記第２の面の全体に導電膜を被着する工程
と、 前記基板の前記第１の面に、前記第２の方向に平行な複
数の第２のスクライブラインを形成する工程と、 前記基板を前記第２のスクライブラインに沿って劈開
し、チップアレイとする工程と、 前記チップアレイを前記第１のスクライブラインに沿っ
て劈開し、各素子毎に分離する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 劈開性を有する基板の第１の面側に、該
基板を劈開する第１の方向及び該第１の方向に交差する
第２の方向に沿って複数の半導体レーザダイオード素子
を形成する素子形成工程と、 前記基板の前記第１の面に対し反対側の第２の面に、前
記第１の方向に平行な複数の第１のスクライブラインを
形成する第１のスクライブライン形成工程と、 前記基板の前記第２の面の全体に導電膜を被着する工程
と、 前記基板の前記第１の面に、前記第２の方向に平行な複
数の第２のスクライブラインを形成する工程と、 前記基板を前記第２のスクライブラインに沿って劈開
し、チップアレイとする工程と、 前記チップアレイの劈開面に反射膜及び非反射膜を被着
する工程と、 前記チップアレイを前記第１のスクライブラインに沿っ
て劈開し、各半導体レーザダイオード素子毎に分離する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記素子形成工程と前記第１のスクライ
ブライン形成工程との間に、 前記基板の第１の面の端部に、前記第１の方向に平行な
第３のスクライブラインを形成し、該第３のスクライブ
ラインに沿って前記基板を劈開して劈開面を得る工程を
有することを特徴とする請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 前記基板はＩｎＰ及びＧａＡｓのいずれ
か一方の化合物半導体からなることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。 - 【請求項５】 前記導電膜は、ＡｕＳｎ合金層とＡｕ層
との積層構造、ＡｕＧｅ合金層とＡｕ層との積層構造、
Ａｕ層とＺｎ層とＡｕ層との積層構造及びＴｉ層とＰｔ
層とＡｕ層との積層構造のいずれか１種の積層構造を有
することを特徴とする請求項１又は２に記載の半導体装
置の製造方法。 - 【請求項６】 前記導電膜の上に、更にＡｕＳｎ合金、
ＡｕＧｅ合金又はＰｂＳｎ合金膜を形成することを特徴
とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333989A JPH11168075A (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9333989A JPH11168075A (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168075A true JPH11168075A (ja) | 1999-06-22 |
Family
ID=18272256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333989A Withdrawn JPH11168075A (ja) | 1997-12-04 | 1997-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168075A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252185A (ja) * | 2001-02-23 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 窒化物半導体チップの製造方法 |
| KR100437181B1 (ko) * | 2002-04-29 | 2004-06-23 | 엘지전자 주식회사 | 반도체 레이저 다이오드의 제조방법 |
| KR100857939B1 (ko) | 2007-05-25 | 2008-09-09 | 엘에스전선 주식회사 | 레이저 다이오드 제조를 위한 웨이퍼 절단 방법 및 이를위한 웨이퍼 구조 |
| US8861561B2 (en) | 2009-12-04 | 2014-10-14 | Sharp Kabushiki Kaisha | Semiconductor laser chip, semiconductor laser device, and semiconductor laser chip manufacturing method |
| JP2016103564A (ja) * | 2014-11-28 | 2016-06-02 | シチズンファインデバイス株式会社 | 基板および基板の製造方法 |
-
1997
- 1997-12-04 JP JP9333989A patent/JPH11168075A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252185A (ja) * | 2001-02-23 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 窒化物半導体チップの製造方法 |
| JP4710148B2 (ja) * | 2001-02-23 | 2011-06-29 | パナソニック株式会社 | 窒化物半導体チップの製造方法 |
| KR100437181B1 (ko) * | 2002-04-29 | 2004-06-23 | 엘지전자 주식회사 | 반도체 레이저 다이오드의 제조방법 |
| KR100857939B1 (ko) | 2007-05-25 | 2008-09-09 | 엘에스전선 주식회사 | 레이저 다이오드 제조를 위한 웨이퍼 절단 방법 및 이를위한 웨이퍼 구조 |
| US8861561B2 (en) | 2009-12-04 | 2014-10-14 | Sharp Kabushiki Kaisha | Semiconductor laser chip, semiconductor laser device, and semiconductor laser chip manufacturing method |
| JP2016103564A (ja) * | 2014-11-28 | 2016-06-02 | シチズンファインデバイス株式会社 | 基板および基板の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |