JPH11163705A - 半導体リレー - Google Patents
半導体リレーInfo
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- JPH11163705A JPH11163705A JP32360597A JP32360597A JPH11163705A JP H11163705 A JPH11163705 A JP H11163705A JP 32360597 A JP32360597 A JP 32360597A JP 32360597 A JP32360597 A JP 32360597A JP H11163705 A JPH11163705 A JP H11163705A
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- JP
- Japan
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- photovoltaic element
- mosfet
- light
- flip
- led
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- Granted
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- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 小型化及び薄型化するとともに、実装歩留り
を向上させることのできる半導体リレーを提供する。 【解決手段】 凹部２と、配線パターンとが形成されて
成る回路基板１の凹部２底面に、LED３がダイボンディ
ングされ、Auワイヤ４によりワイヤボンディングされて
いる。そして、凹部２の開口を覆い、LED３と光結合す
るように光起電力素子５がLED３に対向配置され、光起
電力素子５は、バンプ６を介して回路基板１の配線パタ
ーンにフリップチップ実装されている。回路基板１の、
光起電力素子５が実装された面と同一面上には、MOSFET
７ａ，７ｂがバンプ６を介して配線パターンにフリップ
チップ実装され、LED３と光起電力素子５との間には、
透光性樹脂８が充填されている。そして、回路基板１の
各チップ実装面側は、光を遮光する遮光性樹脂９により
封止されている。
を向上させることのできる半導体リレーを提供する。 【解決手段】 凹部２と、配線パターンとが形成されて
成る回路基板１の凹部２底面に、LED３がダイボンディ
ングされ、Auワイヤ４によりワイヤボンディングされて
いる。そして、凹部２の開口を覆い、LED３と光結合す
るように光起電力素子５がLED３に対向配置され、光起
電力素子５は、バンプ６を介して回路基板１の配線パタ
ーンにフリップチップ実装されている。回路基板１の、
光起電力素子５が実装された面と同一面上には、MOSFET
７ａ，７ｂがバンプ６を介して配線パターンにフリップ
チップ実装され、LED３と光起電力素子５との間には、
透光性樹脂８が充填されている。そして、回路基板１の
各チップ実装面側は、光を遮光する遮光性樹脂９により
封止されている。
Description
【０００１】
【発明の属する技術分野】本発明は、光結合によるアイ
ソレーションを用いた半導体リレーに関するものであ
り、特にフォトモスリレーに関する。
ソレーションを用いた半導体リレーに関するものであ
り、特にフォトモスリレーに関する。
【０００２】
【従来の技術】図６は、従来例に係るフォトモスリレー
の回路図である。リレー入力端子１２ａ，１２ｂ間に
は、発光素子としての発光ダイオード（LED：Light Em
ittingDiode）３が接続られ、LED３には、フォトダイオ
ードアレイ１３が光学的に結合されている。
の回路図である。リレー入力端子１２ａ，１２ｂ間に
は、発光素子としての発光ダイオード（LED：Light Em
ittingDiode）３が接続られ、LED３には、フォトダイオ
ードアレイ１３が光学的に結合されている。
【０００３】フォトダイオードアレイ１３のアノード
は、Nチャネル型のエンハンスメントモードの出力用のM
OSFET７ａ，７ｂのゲートに接続され、カソードは、抵
抗Ｒを介してMOSFET７ａ，７ｂのソースに接続されてい
る。
は、Nチャネル型のエンハンスメントモードの出力用のM
OSFET７ａ，７ｂのゲートに接続され、カソードは、抵
抗Ｒを介してMOSFET７ａ，７ｂのソースに接続されてい
る。
【０００４】また、出力用のMOSFET７ａ，７ｂのゲート
・ソース間には、Nチャネル型のデプレッションモード
の駆動用のMOSFET１４のドレイン・ソース間が接続され
ている。この駆動用のMOSFET１４のゲートは、フォトダ
イオードアレイ１３のカソードに接続されている。
・ソース間には、Nチャネル型のデプレッションモード
の駆動用のMOSFET１４のドレイン・ソース間が接続され
ている。この駆動用のMOSFET１４のゲートは、フォトダ
イオードアレイ１３のカソードに接続されている。
【０００５】そして、リレー出力端子１５ａ，１５ｂに
は、MOSFET７ａ，７ｂのドレインが各々接続され、MOSF
ET７ａ，７ｂのソースは、リレー出力端子１５ｃに接続
されている。
は、MOSFET７ａ，７ｂのドレインが各々接続され、MOSF
ET７ａ，７ｂのソースは、リレー出力端子１５ｃに接続
されている。
【０００６】以下、従来のフォトモスリレーの動作につ
いて、図６に基づき説明する。リレー入力端子１２ａ，
１２ｂ間に入力電流が流れると、LED３が光信号を発生
する。この光信号を受けてフォトダイオードアレイ１３
が電流を発生する。この電流は常時オン状態にある駆動
用のMOSFET１４を介して抵抗Ｒに流れ、抵抗Ｒで発生す
る電圧が、駆動用のMOSFET１４のスレッショルド電圧を
越えると、駆動用のMOSFET１４がオフ状態なる。これに
よって、フォトダイオードアレイ１３からの電流は、出
力用のMOSFET７ａ，７ｂのゲート・ソース間を充電し、
その充電電圧が出力用のMOSFET７ａ，７ｂのスレッショ
ルド電圧を越えると、出力用のMOSFET７ａ，７ｂがオン
状態となり、リレー出力端子１５ａ〜１５ｃ間が導通す
る。その後、駆動用のMOSFET１４のドレイン・ソース間
を介して僅かな電流が抵抗Ｒに流れ、抵抗Ｒに生じるバ
イアス電圧によって駆動用のMOSFET１４が高インピーダ
ンスに保持されるようになっている。
いて、図６に基づき説明する。リレー入力端子１２ａ，
１２ｂ間に入力電流が流れると、LED３が光信号を発生
する。この光信号を受けてフォトダイオードアレイ１３
が電流を発生する。この電流は常時オン状態にある駆動
用のMOSFET１４を介して抵抗Ｒに流れ、抵抗Ｒで発生す
る電圧が、駆動用のMOSFET１４のスレッショルド電圧を
越えると、駆動用のMOSFET１４がオフ状態なる。これに
よって、フォトダイオードアレイ１３からの電流は、出
力用のMOSFET７ａ，７ｂのゲート・ソース間を充電し、
その充電電圧が出力用のMOSFET７ａ，７ｂのスレッショ
ルド電圧を越えると、出力用のMOSFET７ａ，７ｂがオン
状態となり、リレー出力端子１５ａ〜１５ｃ間が導通す
る。その後、駆動用のMOSFET１４のドレイン・ソース間
を介して僅かな電流が抵抗Ｒに流れ、抵抗Ｒに生じるバ
イアス電圧によって駆動用のMOSFET１４が高インピーダ
ンスに保持されるようになっている。
【０００７】次に、リレー入力端子１２ａ，１２ｂ間の
電流が遮断されて、LED３から光信号がなくなると、フ
ォトダイオードアレイ１３からの電流がなくなる。この
ため、駆動用のMOSFET１４のゲート・ソース間電圧が下
がり、駆動用のMOSFET１４がオン状態となって、出力用
のMOSFET７ａ，７ｂのゲート・ソース間に蓄積されてい
た電荷が駆動用のMOSFET１４を通って急速に放電され
る。これによって、出力用のMOSFET７ａ，７ｂはオフ状
態となり、リレー出力端子１５ａ〜１５ｃ間が遮断され
る。
電流が遮断されて、LED３から光信号がなくなると、フ
ォトダイオードアレイ１３からの電流がなくなる。この
ため、駆動用のMOSFET１４のゲート・ソース間電圧が下
がり、駆動用のMOSFET１４がオン状態となって、出力用
のMOSFET７ａ，７ｂのゲート・ソース間に蓄積されてい
た電荷が駆動用のMOSFET１４を通って急速に放電され
る。これによって、出力用のMOSFET７ａ，７ｂはオフ状
態となり、リレー出力端子１５ａ〜１５ｃ間が遮断され
る。
【０００８】上述の回路では、出力用のMOSFET７ａ，７
ｂがオンされている定常状態においては、駆動用のMOSF
ET１４を介して流れる電流が小さくても、抵抗Ｒの値を
上げることにより駆動用のMOSFET１４をオフ状態に保持
するのに十分なバイアス電圧を得ることができる。
ｂがオンされている定常状態においては、駆動用のMOSF
ET１４を介して流れる電流が小さくても、抵抗Ｒの値を
上げることにより駆動用のMOSFET１４をオフ状態に保持
するのに十分なバイアス電圧を得ることができる。
【０００９】図７は、従来例に係るフォトモスリレーの
全体構成を示す概略断面図である。リードフレーム１６
ａ上にMOSFET７ａ，７ｂと光起電力素子５とがAgペース
ト等でダイボンディングされ、ワイヤボンディングされ
ている。ここで、光起電力素子５とは、図６における、
フォトダイオードアレイ１３，駆動用のMOSFET１４及び
抵抗Ｒが１チップ化された素子のことである。
全体構成を示す概略断面図である。リードフレーム１６
ａ上にMOSFET７ａ，７ｂと光起電力素子５とがAgペース
ト等でダイボンディングされ、ワイヤボンディングされ
ている。ここで、光起電力素子５とは、図６における、
フォトダイオードアレイ１３，駆動用のMOSFET１４及び
抵抗Ｒが１チップ化された素子のことである。
【００１０】一方、リードフレーム１６ｂ上には、LED
３がAgペースト等でダイボンディングされ、ワイヤボン
ディングされて、リードフレーム１６ａ，１６ｂをLED
３と光起電力素子５とが対向するように配置されてい
る。
３がAgペースト等でダイボンディングされ、ワイヤボン
ディングされて、リードフレーム１６ａ，１６ｂをLED
３と光起電力素子５とが対向するように配置されてい
る。
【００１１】そして、LED３と光起電力素子５間には、
光を透過する透光性樹脂８が充填され、全体を遮光性樹
脂から成るパッケージ１７によりモールドされている。
この時、パッケージ１７からは、リードフレーム１６
ａ，１６ｂの一端が突出する構成となっている。
光を透過する透光性樹脂８が充填され、全体を遮光性樹
脂から成るパッケージ１７によりモールドされている。
この時、パッケージ１７からは、リードフレーム１６
ａ，１６ｂの一端が突出する構成となっている。
【００１２】ここで、MOSFET７ａ，７ｂを２チップ実装
すると、直流／交流ようとして両方使えるが、１チップ
にすると、MOSFETのダイオード特性により直流用のみの
使用となる。
すると、直流／交流ようとして両方使えるが、１チップ
にすると、MOSFETのダイオード特性により直流用のみの
使用となる。
【００１３】
【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体リレーにおいては、リードフレーム上に
各チップをダイボンディングし、ワイヤボンディングし
て、LEDと光起電力素子とを対向配置させるため、薄型
化、小型化の実現が難しいという問題があった。
な構成の半導体リレーにおいては、リードフレーム上に
各チップをダイボンディングし、ワイヤボンディングし
て、LEDと光起電力素子とを対向配置させるため、薄型
化、小型化の実現が難しいという問題があった。
【００１４】また、全体をパッケージ１７によりモール
ドする際、モールドする樹脂の流れによりリードフレー
ム１６ａ，１６ｂが曲がることがあり、LED３と光起電
力素子５との対向距離を確保することが困難になり、実
装歩留りが悪くなるという問題があった。
ドする際、モールドする樹脂の流れによりリードフレー
ム１６ａ，１６ｂが曲がることがあり、LED３と光起電
力素子５との対向距離を確保することが困難になり、実
装歩留りが悪くなるという問題があった。
【００１５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、小型化及び薄型化す
るとともに、実装歩留りを向上させることのできる半導
体リレーを提供することにある。
であり、その目的とするところは、小型化及び薄型化す
るとともに、実装歩留りを向上させることのできる半導
体リレーを提供することにある。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
１枚の基板上にMOSFETと発光素子とが実装され、光起電
力素子が、前記発光素子と光結合するように対向配置さ
せて実装されて成ることを特徴とするものである。
１枚の基板上にMOSFETと発光素子とが実装され、光起電
力素子が、前記発光素子と光結合するように対向配置さ
せて実装されて成ることを特徴とするものである。
【００１７】請求項２記載の発明は、請求項１記載の半
導体リレーにおいて、前記基板に、凹部及び配線パター
ンが形成され、該凹部底面に前記発光素子が実装され、
前記凹部開口を覆うように前記光起電力素子が前記基板
にフリップチップ実装され、前記基板の、前記光起電力
素子実装面側および／または異なる面側にMOSFETがフリ
ップチップ実装またはワイヤボンディングされ、前記発
光素子と前記光起電力素子との間に透光性樹脂が充填さ
れ、前記光起電力素子及びMOSFETが遮光性樹脂により封
止されて成ることを特徴とするものである。
導体リレーにおいて、前記基板に、凹部及び配線パター
ンが形成され、該凹部底面に前記発光素子が実装され、
前記凹部開口を覆うように前記光起電力素子が前記基板
にフリップチップ実装され、前記基板の、前記光起電力
素子実装面側および／または異なる面側にMOSFETがフリ
ップチップ実装またはワイヤボンディングされ、前記発
光素子と前記光起電力素子との間に透光性樹脂が充填さ
れ、前記光起電力素子及びMOSFETが遮光性樹脂により封
止されて成ることを特徴とするものである。
【００１８】請求項３記載の発明は、請求項２記載の半
導体リレーにおいて、前記基板の、前記MOSFET形成箇所
の内、少なくとも１箇所に凹部が設けられ、該凹部底面
に前記MOSFETがフリップチップ実装またはダイボンディ
ングされて成ることを特徴とするものである。
導体リレーにおいて、前記基板の、前記MOSFET形成箇所
の内、少なくとも１箇所に凹部が設けられ、該凹部底面
に前記MOSFETがフリップチップ実装またはダイボンディ
ングされて成ることを特徴とするものである。
【００１９】請求項４記載の発明は、請求項１記載の半
導体リレーにおいて、前記基板に、凹部及び配線パター
ンが形成され、該凹部底面に前記発光素子が実装され、
前記凹部開口端近傍に前記MOSFETがダイボンディングさ
れてワイヤボンディングされるとともに、前記凹部開口
を覆うように前記光起電力素子が前記MOSFETにフリップ
チップ実装されて成ることを特徴とするものである。
導体リレーにおいて、前記基板に、凹部及び配線パター
ンが形成され、該凹部底面に前記発光素子が実装され、
前記凹部開口端近傍に前記MOSFETがダイボンディングさ
れてワイヤボンディングされるとともに、前記凹部開口
を覆うように前記光起電力素子が前記MOSFETにフリップ
チップ実装されて成ることを特徴とするものである。
【００２０】請求項５記載の発明は、請求項１乃至請求
項４のいずれかに記載の半導体リレーにおいて、前記発
光素子を実装する箇所の凹部側壁を、光を反射しやすい
色にし、または光を反射する反射部材を設けたことを特
徴とするものである。
項４のいずれかに記載の半導体リレーにおいて、前記発
光素子を実装する箇所の凹部側壁を、光を反射しやすい
色にし、または光を反射する反射部材を設けたことを特
徴とするものである。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、本実施形態に係るフォト
モスリレーの回路構成は、従来例として図６に示すフォ
トモスリレーの回路構成と同様である。また、本実施形
態においては、MOSFET７ａ，７ｂ，１４としてNチャネ
ル型を用いた場合について説明するが、Pチャネル型を
用いた場合にも適用できる。この場合、フォトダイオー
ドアレイ１３の極性が逆向きとなるように接続される。
更に、従来例として図７に示すフォトモスリレーの各構
成箇所と同一箇所には同一符号を付して説明を省略す
る。
図面に基づき説明する。なお、本実施形態に係るフォト
モスリレーの回路構成は、従来例として図６に示すフォ
トモスリレーの回路構成と同様である。また、本実施形
態においては、MOSFET７ａ，７ｂ，１４としてNチャネ
ル型を用いた場合について説明するが、Pチャネル型を
用いた場合にも適用できる。この場合、フォトダイオー
ドアレイ１３の極性が逆向きとなるように接続される。
更に、従来例として図７に示すフォトモスリレーの各構
成箇所と同一箇所には同一符号を付して説明を省略す
る。
【００２２】＝実施形態１＝ 図１は、本発明の一実施形態に係るフォトモスリレーの
全体構成を示す概略断面図である。本実施形態に係るフ
ォトモスリレーは、凹部２と、所定形状にパターニング
された配線パターン（図示せず）とが形成されて成る回
路基板１の凹部２底面に、LED３がAgペースト等により
ダイボンディングされ、Auワイヤ４等によりワイヤボン
ディングされている。そして、凹部２の開口を覆い、LE
D３と光結合するように光起電力素子５がLED３に対向配
置され、光起電力素子５は、半田等のバンプ６を介して
回路基板１の配線パターンにフリップチップ実装されて
いる。
全体構成を示す概略断面図である。本実施形態に係るフ
ォトモスリレーは、凹部２と、所定形状にパターニング
された配線パターン（図示せず）とが形成されて成る回
路基板１の凹部２底面に、LED３がAgペースト等により
ダイボンディングされ、Auワイヤ４等によりワイヤボン
ディングされている。そして、凹部２の開口を覆い、LE
D３と光結合するように光起電力素子５がLED３に対向配
置され、光起電力素子５は、半田等のバンプ６を介して
回路基板１の配線パターンにフリップチップ実装されて
いる。
【００２３】なお、本実施形態においては、回路基板１
にMOSFET７ａ，７ｂをフィリップチップ実装するため、
MOSFET７ａ，７ｂとして、例えばゲート，ソース，ドレ
イン電極がチップの同一平面上に存在するLDMOSFET（La
teral Double Diffused MOSFET）を用いるのが望ま
しい。
にMOSFET７ａ，７ｂをフィリップチップ実装するため、
MOSFET７ａ，７ｂとして、例えばゲート，ソース，ドレ
イン電極がチップの同一平面上に存在するLDMOSFET（La
teral Double Diffused MOSFET）を用いるのが望ま
しい。
【００２４】回路基板１の、光起電力素子５が実装され
た面と同一面上には、MOSFET７ａ，７ｂがバンプ６を介
して配線パターンにフリップチップ実装され、LED３と
光起電力素子５との間には、透光性樹脂８が充填されて
いる。そして、回路基板１の各チップ実装面側は、光を
遮光するエポキシ樹脂等の遮光性樹脂９により封止され
ている。
た面と同一面上には、MOSFET７ａ，７ｂがバンプ６を介
して配線パターンにフリップチップ実装され、LED３と
光起電力素子５との間には、透光性樹脂８が充填されて
いる。そして、回路基板１の各チップ実装面側は、光を
遮光するエポキシ樹脂等の遮光性樹脂９により封止され
ている。
【００２５】従って、本実施形態においては、１枚の回
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５及びMOSFET７ａ，７ｂを
フリップチップ実装するようにしたので、回路基板１上
にワイヤボンディングのためのパッドを形成する必要が
なく、フォトモスリレーを薄型化するとともに、小型化
することができ、また、封止のための遮光性樹脂９によ
りLED３と光起電力素子５との対向距離が変化すること
がなく、実装歩留りを向上させることができる。
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５及びMOSFET７ａ，７ｂを
フリップチップ実装するようにしたので、回路基板１上
にワイヤボンディングのためのパッドを形成する必要が
なく、フォトモスリレーを薄型化するとともに、小型化
することができ、また、封止のための遮光性樹脂９によ
りLED３と光起電力素子５との対向距離が変化すること
がなく、実装歩留りを向上させることができる。
【００２６】また、光起電力素子５及びMOSFET７ａ，７
ｂをフリップチップ実装するようにしているので、高精
度の位置合わせが可能となる。
ｂをフリップチップ実装するようにしているので、高精
度の位置合わせが可能となる。
【００２７】＝実施形態２＝ 図２は、本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、MOSFET７ａ，７ｂを凹部２の開
口端近傍に配置して、Auワイヤ４等によりワイヤボンデ
ィングを行い、光起電力素子５を凹部２の開口を覆うよ
うにMOSFET７ａ，７ｂ上にバンプ６を介してフリップチ
ップ実装した構成である。
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、MOSFET７ａ，７ｂを凹部２の開
口端近傍に配置して、Auワイヤ４等によりワイヤボンデ
ィングを行い、光起電力素子５を凹部２の開口を覆うよ
うにMOSFET７ａ，７ｂ上にバンプ６を介してフリップチ
ップ実装した構成である。
【００２８】従って、本実施形態においては、１枚の回
路基板１上にLED３及びMOSFET７ａ，７ｂを配置し、LED
３と光結合するようにMOSFET７ａ，７ｂ上に光起電力素
子３をフリップチップ実装するようにしたので、回路基
板１上に形成されたワイヤボンディングのためのパッド
の数を減らすことができ、フォトモスリレーを薄型化す
るとともに、小型化することができ、また、封止のため
の遮光性樹脂９によりLED３と光起電力素子５との対向
距離が変化することがなく、実装歩留りを向上させるこ
とができるまた、光起電力素子５をフリップチップ実装
するようにしているので、高精度の位置合わせが可能と
なる。
路基板１上にLED３及びMOSFET７ａ，７ｂを配置し、LED
３と光結合するようにMOSFET７ａ，７ｂ上に光起電力素
子３をフリップチップ実装するようにしたので、回路基
板１上に形成されたワイヤボンディングのためのパッド
の数を減らすことができ、フォトモスリレーを薄型化す
るとともに、小型化することができ、また、封止のため
の遮光性樹脂９によりLED３と光起電力素子５との対向
距離が変化することがなく、実装歩留りを向上させるこ
とができるまた、光起電力素子５をフリップチップ実装
するようにしているので、高精度の位置合わせが可能と
なる。
【００２９】なお、本実施形態においては、回路基板１
に凹部２を形成するようにしたが、光起電力素子５の下
部にLED３及びAuワイヤ４が収納できるスペースがあれ
ば凹部２を形成する必要がない。
に凹部２を形成するようにしたが、光起電力素子５の下
部にLED３及びAuワイヤ４が収納できるスペースがあれ
ば凹部２を形成する必要がない。
【００３０】＝実施形態３＝ 図３は、本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、回路基板１のLED３配置面と異
なる面側に凹部１０を設け、凹部１０の底面にMOSFET７
ｂをバンプ６を介してフリップチップ実装し、遮光性樹
脂９により封止した構成である。
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、回路基板１のLED３配置面と異
なる面側に凹部１０を設け、凹部１０の底面にMOSFET７
ｂをバンプ６を介してフリップチップ実装し、遮光性樹
脂９により封止した構成である。
【００３１】なお、本実施形態においては、回路基板１
にMOSFET７ａ，７ｂをフィリップチップ実装するため、
MOSFET７ａ，７ｂとして、例えばゲート，ソース，ドレ
イン電極がチップの同一平面上に存在するLDMOSFET（La
teral Double Diffused MOSFET）を用いるのが望ま
しい。
にMOSFET７ａ，７ｂをフィリップチップ実装するため、
MOSFET７ａ，７ｂとして、例えばゲート，ソース，ドレ
イン電極がチップの同一平面上に存在するLDMOSFET（La
teral Double Diffused MOSFET）を用いるのが望ま
しい。
【００３２】従って、本実施形態においては、１枚の回
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５及びMOSFET７ａ，７ｂを
フリップチップ実装するようにしたので、回路基板１上
にワイヤボンディングのためのパッドを形成する必要が
なく、フォトモスリレーを薄型化するとともに、小型化
することができ、さらに、MOSFET７ｂを回路基板１のMO
SFET７ａ実装面と異なる面側に実装するようにしたの
で、実施形態１，２よりも小型化することができる。
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５及びMOSFET７ａ，７ｂを
フリップチップ実装するようにしたので、回路基板１上
にワイヤボンディングのためのパッドを形成する必要が
なく、フォトモスリレーを薄型化するとともに、小型化
することができ、さらに、MOSFET７ｂを回路基板１のMO
SFET７ａ実装面と異なる面側に実装するようにしたの
で、実施形態１，２よりも小型化することができる。
【００３３】また、封止のための遮光性樹脂９によりLE
D３と光起電力素子５との対向距離が変化することがな
く、実装歩留りを向上させることができる。
D３と光起電力素子５との対向距離が変化することがな
く、実装歩留りを向上させることができる。
【００３４】また、光起電力素子５及びMOSFET７ａ，７
ｂをフリップチップ実装するようにしているので、高精
度の位置合わせが可能となる。
ｂをフリップチップ実装するようにしているので、高精
度の位置合わせが可能となる。
【００３５】＝実施形態４＝ 図４は、本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、MOSFET７ａ，７ｂ形成箇所の回
路基板１に凹部１１ａ，１１ｂを形成し、凹部１１ａ，
１１ｂの底面にMOSFET７ａ，７ｂをダイボンディングし
た後、ワイヤボンディングし、MOSFET７ａ，７ｂを遮光
性樹脂９により封止した構成である。
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、MOSFET７ａ，７ｂ形成箇所の回
路基板１に凹部１１ａ，１１ｂを形成し、凹部１１ａ，
１１ｂの底面にMOSFET７ａ，７ｂをダイボンディングし
た後、ワイヤボンディングし、MOSFET７ａ，７ｂを遮光
性樹脂９により封止した構成である。
【００３６】従って、本実施形態においては、１枚の回
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５をフリップチップ実装す
るようにしたので、回路基板１上にワイヤボンディング
のためのパッドの数を減らすことができ、フォトモスリ
レーを薄型化するとともに、小型化することができ、ま
た、封止のための遮光性樹脂９によりLED３と光起電力
素子５との対向距離が変化することがなく、実装歩留り
を向上させることができる。
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５をフリップチップ実装す
るようにしたので、回路基板１上にワイヤボンディング
のためのパッドの数を減らすことができ、フォトモスリ
レーを薄型化するとともに、小型化することができ、ま
た、封止のための遮光性樹脂９によりLED３と光起電力
素子５との対向距離が変化することがなく、実装歩留り
を向上させることができる。
【００３７】また、光起電力素子５をフリップチップ実
装するようにしているので、高精度の位置合わせが可能
となる。
装するようにしているので、高精度の位置合わせが可能
となる。
【００３８】なお、本実施形態においては、MOSFET７
ａ，７ｂをワイヤボンディングを行うようにしたが、こ
れに限定される必要はなく、バンプを介してフリップチ
ップ実装するようにしても良く、この場合、さらに小型
化を図ることができる。
ａ，７ｂをワイヤボンディングを行うようにしたが、こ
れに限定される必要はなく、バンプを介してフリップチ
ップ実装するようにしても良く、この場合、さらに小型
化を図ることができる。
【００３９】また、本実施形態においては、凹部１１
ａ，１１ｂを、回路基板１の光起電力素子５実装面側に
設けるようにしたが、回路基板２の光起電力素子５実装
面と異なる面側に設けたり、回路基板２の一方の面に凹
部１１ａを設け、他方の面に凹部１１ｂを設けてもよ
い。
ａ，１１ｂを、回路基板１の光起電力素子５実装面側に
設けるようにしたが、回路基板２の光起電力素子５実装
面と異なる面側に設けたり、回路基板２の一方の面に凹
部１１ａを設け、他方の面に凹部１１ｂを設けてもよ
い。
【００４０】＝実施形態５＝ 図５は、本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、MOSFET７ａ，７ｂを、回路基板
１の光起電力素子５実装面と異なる面側にバンプ６を介
してフリップチップ実装し、遮光性樹脂９により封止し
た構成である。
の全体構成を示す概略断面図である。本実施形態に係る
フォトモスリレーは、実施形態１として図１に示すフォ
トモスリレーにおいて、MOSFET７ａ，７ｂを、回路基板
１の光起電力素子５実装面と異なる面側にバンプ６を介
してフリップチップ実装し、遮光性樹脂９により封止し
た構成である。
【００４１】従って、本実施形態においては、１枚の回
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５及びMOSFET７ａ，７ｂを
フリップチップ実装するようにしたので、回路基板１上
にワイヤボンディングのためのパッドを形成する必要が
なく、フォトモスリレーを薄型化するとともに、小型化
することができ、さらに、MOSFET７ａ，７ｂを回路基板
１の光起電力素子５実装面と異なる面側に実装するよう
にしたので、実施形態１，２よりも小型化を図ることが
できる。
路基板１上にLED３，光起電力素子５及びMOSFET７ａ，
７ｂを配置し、光起電力素子５及びMOSFET７ａ，７ｂを
フリップチップ実装するようにしたので、回路基板１上
にワイヤボンディングのためのパッドを形成する必要が
なく、フォトモスリレーを薄型化するとともに、小型化
することができ、さらに、MOSFET７ａ，７ｂを回路基板
１の光起電力素子５実装面と異なる面側に実装するよう
にしたので、実施形態１，２よりも小型化を図ることが
できる。
【００４２】また、封止のための遮光性樹脂９によりLE
D３と光起電力素子５との対向距離が変化することがな
く、実装歩留りを向上させることができる。
D３と光起電力素子５との対向距離が変化することがな
く、実装歩留りを向上させることができる。
【００４３】また、光起電力素子５及びMOSFET７ａ，７
ｂをフリップチップ実装するようにしているので、高精
度の位置合わせが可能となる。
ｂをフリップチップ実装するようにしているので、高精
度の位置合わせが可能となる。
【００４４】なお、実施形態１〜５において、LED３を
ダイボンディングして、ワイヤボンディングを行う場合
について説明したが、LED３として横向き実装用のワイ
ヤボンドレスタイプのLEDを用いるようにしてもよい。
ダイボンディングして、ワイヤボンディングを行う場合
について説明したが、LED３として横向き実装用のワイ
ヤボンドレスタイプのLEDを用いるようにしてもよい。
【００４５】また、実施形態１〜５において、MOSFETを
２つ実装する場合について説明したが、これに限定され
る必要はなく、直流用に限定してMOSFETを１つだけ実装
するようにしてもよい。但し、実施形態２において、１
つだけMOSFETを用いる場合には、凹部側壁の高さを調整
する必要がある。即ち、MOSFETがない方のフリップチッ
プ実装する箇所の側壁の高さを他方よりも高くする必要
がある。
２つ実装する場合について説明したが、これに限定され
る必要はなく、直流用に限定してMOSFETを１つだけ実装
するようにしてもよい。但し、実施形態２において、１
つだけMOSFETを用いる場合には、凹部側壁の高さを調整
する必要がある。即ち、MOSFETがない方のフリップチッ
プ実装する箇所の側壁の高さを他方よりも高くする必要
がある。
【００４６】また、実施形態１〜５において、凹部２の
底面にLED３をダイボンディングし、凹部２の開口を覆
うように光起電力素子５を実装するようにしているの
で、回路基板１の材料として白色のような反射しやすい
色や、凹部２の側面に光を反射する反射材等を設けるよ
うにすれば、光の伝達効率を向上させることができる。
底面にLED３をダイボンディングし、凹部２の開口を覆
うように光起電力素子５を実装するようにしているの
で、回路基板１の材料として白色のような反射しやすい
色や、凹部２の側面に光を反射する反射材等を設けるよ
うにすれば、光の伝達効率を向上させることができる。
【００４７】
【発明の効果】請求項１記載の発明は、１枚の基板上に
MOSFETと発光素子とが実装され、光起電力素子が、発光
素子と光結合するように対向配置させて実装されて成る
ので、封止により発光素子と光起電力素子との対向距離
が変化することがなく、小型化及び薄型化するととも
に、実装歩留りを向上させることのできる半導体リレー
を提供することができた。
MOSFETと発光素子とが実装され、光起電力素子が、発光
素子と光結合するように対向配置させて実装されて成る
ので、封止により発光素子と光起電力素子との対向距離
が変化することがなく、小型化及び薄型化するととも
に、実装歩留りを向上させることのできる半導体リレー
を提供することができた。
【００４８】請求項２記載の発明は、請求項１記載の半
導体リレーにおいて、基板に、凹部及び配線パターンが
形成され、凹部底面に発光素子が実装され、凹部開口を
覆うように光起電力素子が基板にフリップチップ実装さ
れ、基板の、光起電力素子実装面側および／または異な
る面側にMOSFETがフリップチップ実装またはワイヤボン
ディングされ、発光素子と光起電力素子との間に透光性
樹脂が充填され、光起電力素子及びMOSFETが遮光性樹脂
により封止されて成るので、小型化及び薄型化すること
ができ、封止により発光素子と光起電力素子との対向距
離が変化することがなく、実装歩留りを向上させること
ができ、各素子がフリップチップ実装されているので、
高精度の位置合わせが可能となる。
導体リレーにおいて、基板に、凹部及び配線パターンが
形成され、凹部底面に発光素子が実装され、凹部開口を
覆うように光起電力素子が基板にフリップチップ実装さ
れ、基板の、光起電力素子実装面側および／または異な
る面側にMOSFETがフリップチップ実装またはワイヤボン
ディングされ、発光素子と光起電力素子との間に透光性
樹脂が充填され、光起電力素子及びMOSFETが遮光性樹脂
により封止されて成るので、小型化及び薄型化すること
ができ、封止により発光素子と光起電力素子との対向距
離が変化することがなく、実装歩留りを向上させること
ができ、各素子がフリップチップ実装されているので、
高精度の位置合わせが可能となる。
【００４９】請求項３記載の発明は、請求項２記載の半
導体リレーにおいて、基板の、MOSFET形成箇所の内、少
なくとも１箇所に凹部が設けられ、凹部底面にMOSFETが
フリップチップ実装またはワイヤボンディングされて成
るので、小型化及び薄型化することができ、封止により
発光素子と光起電力素子との対向距離が変化することが
なく、実装歩留りを向上させることができ、各素子がフ
リップチップ実装されているので、高精度の位置合わせ
が可能となる。
導体リレーにおいて、基板の、MOSFET形成箇所の内、少
なくとも１箇所に凹部が設けられ、凹部底面にMOSFETが
フリップチップ実装またはワイヤボンディングされて成
るので、小型化及び薄型化することができ、封止により
発光素子と光起電力素子との対向距離が変化することが
なく、実装歩留りを向上させることができ、各素子がフ
リップチップ実装されているので、高精度の位置合わせ
が可能となる。
【００５０】請求項４記載の発明は、請求項１記載の半
導体リレーにおいて、基板に、凹部及び配線パターンが
形成され、凹部底面に発光素子が実装され、凹部開口端
近傍にMOSFETがダイボンディングされてワイヤボンディ
ングされるとともに、凹部開口を覆うように光起電力素
子がMOSFETにフリップチップ実装されて成るので、小型
化及び薄型化することができ、封止により発光素子と光
起電力素子との対向距離が変化することがなく、実装歩
留りを向上させることができ、各素子がフリップチップ
実装されているので、高精度の位置合わせが可能とな
る。
導体リレーにおいて、基板に、凹部及び配線パターンが
形成され、凹部底面に発光素子が実装され、凹部開口端
近傍にMOSFETがダイボンディングされてワイヤボンディ
ングされるとともに、凹部開口を覆うように光起電力素
子がMOSFETにフリップチップ実装されて成るので、小型
化及び薄型化することができ、封止により発光素子と光
起電力素子との対向距離が変化することがなく、実装歩
留りを向上させることができ、各素子がフリップチップ
実装されているので、高精度の位置合わせが可能とな
る。
【００５１】請求項５記載の発明は、請求項１乃至請求
項４のいずれかに記載の半導体リレーにおいて、発光素
子を実装する箇所の凹部側壁を、光を反射しやすい色に
し、または光を反射する反射部材を設けたので、光の伝
達効率を向上させることができる。
項４のいずれかに記載の半導体リレーにおいて、発光素
子を実装する箇所の凹部側壁を、光を反射しやすい色に
し、または光を反射する反射部材を設けたので、光の伝
達効率を向上させることができる。
【図１】本発明の一実施形態に係るフォトモスリレーの
全体構成を示す概略断面図である。
全体構成を示す概略断面図である。
【図２】本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。
の全体構成を示す概略断面図である。
【図３】本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。
の全体構成を示す概略断面図である。
【図４】本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。
の全体構成を示す概略断面図である。
【図５】本発明の他の実施形態に係るフォトモスリレー
の全体構成を示す概略断面図である。
の全体構成を示す概略断面図である。
【図６】従来例に係るフォトモスリレーの回路図であ
る。
る。
【図７】従来例に係るフォトモスリレーの全体構成を示
す概略断面図である。
す概略断面図である。
１ 回路基板 ２ 凹部 ３ LED ４ Auワイヤ ５ 光起電力素子 ６ バンプ ７ａ，７ｂ MOSFET ８ 透光性樹脂 ９ 遮光性樹脂 １０，１１ａ，１１ｂ 凹部 １２ａ，１２ｂ リレー入力端子 １３ フォトダイオードアレイ １４ MOSFET １５ａ〜１５ｃ リレー出力端子 １６ａ，１６ｂ リードフレーム １７ パッケージ Ｒ 抵抗
Claims (5)
- 【請求項１】 １枚の基板上にMOSFETと発光素子とが実
装され、光起電力素子が、前記発光素子と光結合するよ
うに対向配置されて実装されて成ることを特徴とする半
導体リレー。 - 【請求項２】 前記基板に、凹部及び配線パターンが形
成され、該凹部底面に前記発光素子が実装され、前記凹
部開口を覆うように前記光起電力素子が前記基板にフリ
ップチップ実装され、前記基板の、前記光起電力素子実
装面側および／または異なる面側にMOSFETがフリップチ
ップ実装またはワイヤボンディングされ、前記発光素子
と前記光起電力素子との間に透光性樹脂が充填され、前
記光起電力素子及びMOSFETが遮光性樹脂により封止され
て成ることを特徴とする請求項１記載の半導体リレー。 - 【請求項３】 前記基板の、前記MOSFET形成箇所の内、
少なくとも１箇所に凹部が設けられ、該凹部底面に前記
MOSFETがフリップチップ実装またはワイヤボンディング
されて成ることを特徴とする請求項２記載の半導体リレ
ー。 - 【請求項４】 前記基板に、凹部及び配線パターンが形
成され、該凹部底面に前記発光素子が実装され、前記凹
部開口端近傍に前記MOSFETがダイボンディングされてワ
イヤボンディングされるとともに、前記凹部開口を覆う
ように前記光起電力素子が前記MOSFETにフリップチップ
実装されて成ることを特徴とする請求項１記載の半導体
リレー。 - 【請求項５】 前記発光素子を実装する箇所の凹部側壁
を、光を反射しやすい色にし、または光を反射する反射
部材を設けたことを特徴とする請求項１乃至請求項４の
いずれかに記載の半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32360597A JP3505986B2 (ja) | 1997-11-25 | 1997-11-25 | 半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32360597A JP3505986B2 (ja) | 1997-11-25 | 1997-11-25 | 半導体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163705A true JPH11163705A (ja) | 1999-06-18 |
| JP3505986B2 JP3505986B2 (ja) | 2004-03-15 |
Family
ID=18156590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32360597A Expired - Fee Related JP3505986B2 (ja) | 1997-11-25 | 1997-11-25 | 半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505986B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061588A2 (en) * | 1999-06-18 | 2000-12-20 | Agilent Technologies Inc. | Photo-conductive relay and method of making same |
| US6861675B2 (en) | 2002-06-28 | 2005-03-01 | Kabushiki Kaisha Toshiba | Optically coupled semiconductor device and method for manufacturing the same |
| US7189962B2 (en) | 2004-02-20 | 2007-03-13 | Kabushiki Kaisha Toshiba | Semiconductor relay apparatus and wiring board fabrication method |
| US8083372B2 (en) * | 2008-04-25 | 2011-12-27 | Epson Imaging Devices Corporation | Illumination system, electro-optic device, and electronic apparatus |
| CN112103348A (zh) * | 2020-11-04 | 2020-12-18 | 宁波群芯微电子有限责任公司 | 受光芯片及其形成方法、光电耦合器及其形成方法 |
-
1997
- 1997-11-25 JP JP32360597A patent/JP3505986B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061588A2 (en) * | 1999-06-18 | 2000-12-20 | Agilent Technologies Inc. | Photo-conductive relay and method of making same |
| EP1061588A3 (en) * | 1999-06-18 | 2002-05-15 | Agilent Technologies, Inc. (a Delaware corporation) | Photo-conductive relay and method of making same |
| US6586269B2 (en) | 1999-06-18 | 2003-07-01 | Agilent Technologies, Inc. | Photo-conductive relay and method of making same |
| US6861675B2 (en) | 2002-06-28 | 2005-03-01 | Kabushiki Kaisha Toshiba | Optically coupled semiconductor device and method for manufacturing the same |
| US7189962B2 (en) | 2004-02-20 | 2007-03-13 | Kabushiki Kaisha Toshiba | Semiconductor relay apparatus and wiring board fabrication method |
| US8083372B2 (en) * | 2008-04-25 | 2011-12-27 | Epson Imaging Devices Corporation | Illumination system, electro-optic device, and electronic apparatus |
| US8833957B2 (en) | 2008-04-25 | 2014-09-16 | Epson Imaging Devices Corporation | Illumination system, electro-optic device, and electronic apparatus |
| CN112103348A (zh) * | 2020-11-04 | 2020-12-18 | 宁波群芯微电子有限责任公司 | 受光芯片及其形成方法、光电耦合器及其形成方法 |
| CN112103348B (zh) * | 2020-11-04 | 2021-06-29 | 宁波群芯微电子有限责任公司 | 受光芯片及其形成方法、光电耦合器及其形成方法 |
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| Publication number | Publication date |
|---|---|
| JP3505986B2 (ja) | 2004-03-15 |
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