JPH11161236A

JPH11161236A - インタフェース装置

Info

Publication number: JPH11161236A
Application number: JP9325017A
Authority: JP
Inventors: Takaaki Uno; 高明鵜野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-11-26
Filing date: 1997-11-26
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】表示に支障を及ぼすことなくバッファメモリ
を省くことができる、低コストなインタフェース装置を
提供する。【解決手段】液晶用ドットクロック発生出力回路が、
液晶表示ユニットへディジタル信号を出力するタイミン
グを決めるための液晶用ドットクロックの一部として、
入力した該同期信号の周波数に対応した補充用ドットク
ロックを同期信号とはタイミングをずらして発生し、画
像／映像信号入力期間に該同期信号を出力し、画像／映
像信号入力の無い補充許容期間に、同期信号と共に補充
用ドットクロック信号を出力回路に出力するので、入力
信号の全ドット情報を過不足無く表示することが可能と
なり、また、表示の縦横比を正しく再現することが可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力したアナログ
の画像／映像信号をディジタル信号に変換して、文字、
数字、画像、映像などを表示する表示装置に出力するイ
ンタフェース装置に関する。

【０００２】

【従来の技術】従来、コンピュータ装置やゲーム装置の
表示装置としては、ＣＲＴ（カソードレイ・チューブ）
表示装置が多く用いられてきた。しかし、近来において
は、軽量・薄型・低消費電力などの特長がある液晶表示
ユニットで構成された液晶表示装置が注目され、ＣＲＴ
表示装置との置き換えが進みつつある。

【０００３】ところで、液晶表示ユニットの多くはディ
ジタルの画像／映像信号での入力を必要とし、ＣＲＴ表
示装置のようにアナログの画像／映像信号をそのまま入
力信号として使うことができない。そのため、ＣＲＴ表
示装置と置き換えようとする場合は、通常は信号変換の
ためのインタフェース装置を設けている。

【０００４】このインタフェース装置には、通常、画像
／映像信号と液晶表示ユニットヘの信号とのタイミング
の違いを吸収させるためにフレーム（バッファ）メモリ
が設けられるが、このフレームメモリが部品コストのう
ちの多くを占める。そのため、表示の必要精細度が高く
なるほど、また必要表示色数が多くなるほど、メモリ容
量を必要とするため、今後における表示の高精細化や多
表示色化が進むと、益々、コスト高となることは明らか
である。

【０００５】図６は、従来例としてのインタフェース装
置の構成例を示す｛例えば特願平１−１３３６８１（特
開平２−３１２３８０）｝。このインタフェース装置に
つき、以下に簡単な説明を行う。

【０００６】入力されたアナログ画像／映像信号（ＲＧ
Ｂ信号）は、ＡＤ（アナログ・ディジタル）コンバータ
１００で、通常４ビット〜８ビットのディジタル信号に
変換され、出力バッファ１０２へ与えられる。前記ＡＤ
コンバータ１００へ与えられるサンプリングクロック
は、画像／映像信号から各表示ドットに対応する位置の
信号を抜き出すための高速のクロック信号であり、クロ
ック発生回路１０３により生成される。その信号生成に
ついては、ＰＬＬ（フェーズ・ロック・ループ）とＶＣ
Ｏ（ボルテージ・コントロールド・オッシレータ）に、
入力された水平同期信号で同期を掛けて生成される。

【０００７】上記ＰＬＬ、ＶＣＯを用いる理由は、コン
ピュータ装置では様々な表示精細度（または表示モー
ド）やリフレッシュ・レート（または表示レート）が存
在し、使用されるので、それらに対応したクロック信号
を生成させるためである。

【０００８】表１に、ＶＥＳＡ（Video Electronics St
andard Association）で設定された各種の表示モード、
表示精細度（Resolution）及びフレームリフレッシュ・
レート（Refresh Rate）に対応する水平周波数（Horizo
ntal Frequency）やドットクロック（サンプリングクロ
ック）周波数（Pixel Frequency）等を示す。

【０００９】

【表１】

【００１０】前記出力バッファ１０２へ与えられる液晶
用ドットクロックは、液晶表示ユニットにおける表示画
面の各ドットに画像／映像信号を加えてゆくため、詳し
くは液晶ドライバ内のシフトレジスタに画像／映像信号
のディジタルデータを送り込んでゆくためのクロック信
号である。その周波数は、通常、水晶発振器で生成した
固定周波数を用いている。用いる周波数としては、例え
ば、６０ＭＨｚ〜８０ＭＨｚの範囲内の１値や、液晶表
示ユニットによっては用いられることのある、応答速度
低減のために信号を２分岐して供給する方式の場合には
３０ＭＨｚ〜４０ＭＨｚの範囲内の１値を用いている。

【００１１】上述したサンプリングクロックと液晶用ド
ットクロックでは、各々の周波数が異なるので、通常、
ＡＤコンバータ１００と出力バッファ１０２との間にバ
ッファメモリ１０１を設けて、この差を吸収させてい
る。

【００１２】また、バッファメモリ１０１を設けるの
は、画面の拡大時に必要となるなど、別の理由もある。
例えば、１０２４×７６８ドットの表示精細度を持つ液
晶表示ユニットに、６４０×４８０ドットの表示入力が
あった場合、これを最大表示しようとすると、横を１．
６倍、縦を１．６倍にする必要があるが、これにはメモ
リを用い、所定の箇所で同じデータを２度読み出して、
出力する方法を可能とするためである。

【００１３】一方、バッファメモリを設けない例も見ら
れる｛特願平４−３５４４３７（特開平６−１８６９３
５）｝。

【００１４】この例では、入力信号を、本来の「表示周
波数」以上（２倍〜４倍）の周波数のクロックで、オー
バサンプリングすることを特徴としているが、実際にこ
の案で実施した場合は、実用性は乏しいと考えられる。
その理由は、実際のコンピュータから出力される「陰極
線管用信号」と同期信号とのタイミングが機種や表示モ
ードによって異なるため、正しくサンプリング位置を決
めなければ、画面の位置ずれや色ずれなどを生じて、非
常に見苦しい表示画面になるからである。

【００１５】

【発明が解決しようとする課題】ところで、上述したよ
うにインタフェース装置において最もコストを占めるの
はバッファメモリである。したがって、仮に、バッファ
メモリを省いた構成にすることができれば、インタフェ
ース装置の大幅な低コスト化が図れる。しかしながら、
バッファメモリを省くことは、実用的な液晶表示装置を
構成する上で難しいと考えられている。

【００１６】以下に、具体的な課題を説明する。

【００１７】バッファメモリを省くための第１の課題
は、入力信号の全ドット情報を過不足無く表示させる方
法を見い出すことである。例えば、１０２４×７６８ド
ット（以下ＸＧＡと呼ぶ）の表示精細度を持つ液晶表示
ユニットを用いて、６４０×４８０ドット（以下ＶＧＡ
と呼ぶ）の信号を表示させる場合、画面上では横３８４
ドット分（＝１０２４−６４０）、縦２８８ドット分
（＝７６８−４８０）の不足が生じることになる。尚、
以下８００×６００ドットをＳＶＧＡと呼ぶ。

【００１８】実用的な表示装置とするための、第２の
課題として、表示の縦横比を正しく再現する必要があ
る。加えて、液晶の劣化を避けるため、必ず液晶表示画
面の全面を駆動（詳しくは交流駆動）し続けなければな
らない。例えば、不良のインタフェース装置を用いた場
合には、画面が横長になったり、液晶の画面一部がまっ
たく駆動されず不安定な表示むら状態のままになったり
することがある。

【００１９】画面の横長は、用途によっては許容される
場合もあり得るが、不自然さが強いため通常は避けるべ
きである。特に図形表示では、円が楕円になるなど不都
合の度合いが大きい。

【００２０】液晶表示ユニットは、通常、画像／映像信
号の加えられる箇所は、交流駆動されていて直流的な電
位の偏りが生じないようにしてある。仮に、駆動されな
い部分があると、その部分は制御されない状態のままで
あり、自然発生した帯電などによって電位の偏りを生
じ、液晶の劣化を引き起こす。具体的には、単純な表示
モードで駆動する場合、例えばＸＧＡの表示精細度を持
つ液晶表示ユニットでＶＧＡの表示を行う場合、横３８
４桁、縦２８８行の未駆動部分が生じる場合がある。よ
って、インタフェース装置の不備が原因で、このような
未駆動部分を生じることが無いようにする必要がある。

【００２１】第３の課題として、表示モードに応じ
て、サンプリング周波数を変えねばならないため、液晶
用ドットクロックの周波数もこれに応じて変更できるよ
うにしなければならない。

【００２２】具体的には、近来のパーソナルコンピュー
タなどでは、電源投入時から定常動作時までの間で自動
的に、表示モードが変化する。例えば、初期にはＶＧＡ
モードで、最終的にＳＶＧＡ或いはＸＧＡモードなどに
切り替わる場合などである。従って、この変化に自動追
従させる必要がある。

【００２３】本発明は、このような従来技術の課題を解
決すべくなされたものであり、表示に支障を及ぼすこと
なくバッファメモリを省くことができる、低コストなイ
ンタフェース装置を提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明のインタフェース
装置は、画像／映像信号としてのアナログ信号をディジ
タル信号に変換する変換手段と、該変換手段にて変換さ
れたディジタル信号を液晶表示ユニットに出力する出力
手段と、該変換手段が該アナログ信号をサンプリングす
るためのサンプリングクロックを、少なくとも入力した
同期信号に基づき発生させ、発生した該サンプリングク
ロックを該変換手段に出力するサンプリングクロック発
生出力手段と、該液晶表示ユニットへ該ディジタル信号
を出力するタイミングを決めるための液晶用ドットクロ
ックの一部として、入力した該同期信号の周波数に対応
した補充用ドットクロックを該同期信号とはタイミング
をずらして発生し、該画像／映像信号入力期間に該同期
信号を出力し、該画像／映像信号入力の無い補充許容期
間に、該同期信号と共に該補充用ドットクロック信号を
該出力回路に出力する液晶用ドットクロック発生出力手
段とを具備し、そのことにより上記目的が達成される。

【００２５】本発明のインタフェース装置は、画像／映
像信号としてのアナログ信号をディジタル信号に変換す
る変換手段と、該変換手段にて変換されたディジタル信
号を液晶表示ユニットに出力する出力手段と、該変換手
段が該アナログ信号をサンプリングするためのサンプリ
ングクロックを、少なくとも入力した同期信号に基づき
発生させ、発生した該サンプリングクロックを該変換手
段に出力するサンプリングクロック発生出力手段と、該
液晶表示ユニットへ該ディジタル信号を出力するタイミ
ングを決めるための液晶用ドットクロックの一部とし
て、入力した該同期信号とは異なる周波数の補充用ドッ
トクロック信号を発生し、該画像／映像信号入力期間に
該同期信号を出力し、該画像／映像信号入力の無い補充
許容期間に、該同期信号から該補充用ドットクロック信
号に切換えて該出力回路に出力する液晶用ドットクロッ
ク発生出力手段とを具備し、そのことにより上記目的が
達成される。

【００２６】本発明のインタフェース装置において、更
に、表示モードを弁別すべく、内部基準信号を水平走査
期間でアップカウントし、垂直走査期間でダウンカウン
トするカウンタ手段と、そのカウンタ手段の所定ビット
をデコーダする回路とラッチ回路とを備える構成とする
のが好ましい。

【００２７】以下、本発明の作用につき説明する。

【００２８】本発明の請求項１にあっては、液晶用ドッ
トクロック発生出力手段が、液晶表示ユニットへディジ
タル信号を出力するタイミングを決めるための液晶用ド
ットクロックの一部として、入力した該同期信号の周波
数に対応した補充用ドットクロックを同期信号とはタイ
ミングをずらして発生し、画像／映像信号入力期間に該
同期信号を出力し、画像／映像信号入力の無い補充許容
期間に、同期信号と共に補充用ドットクロック信号を出
力回路に出力するので、前述の第１の課題である、入力
信号の全ドット情報を過不足無く表示することが可能と
なり、また、前述の第２の課題である、表示の縦横比を
正しく再現することが可能となる。

【００２９】また、本発明の請求項２にあっては、液晶
用ドットクロック発生出力手段が、液晶表示ユニットへ
ディジタル信号を出力するタイミングを決めるための液
晶用ドットクロックの一部として、入力した同期信号の
周波数に対応した補充用ドットクロックを同期信号とは
タイミングをずらして発生し、画像／映像信号入力期間
に同期信号を出力し、画像／映像信号入力の無い補充許
容期間に、同期信号と共に補充用ドットクロック信号を
出力回路に出力するので、同様に、第１の課題および第
２の課題を解消することができる。

【００３０】また、本発明の請求項３にあっては、表示
モードを弁別すべく、内部基準信号を水平走査期間でア
ップカウントし、垂直走査期間でダウンカウントするカ
ウンタ手段と、そのカウンタ手段の所定ビットをデコー
ダする回路とラッチ回路とを備える構成であるので、表
示モードの弁別を従来方式よりも簡単で精度良く行うこ
とが可能となる。

【００３１】

【発明の実施の形態】以下においては、説明のためにＸ
ＧＡ対応の液晶表示ユニットを使用するものとし、ＶＧ
Ａ、ＳＶＧＡ、ＸＧＡのいずれの表示モードにも対応で
きるインタフェース装置を想定する。但し、本発明は、
ＳＸＧＡ（１２８０×１０２４ドット）やＵＸＧＡ（１
６００×１２００ドット）対応の液晶表示ユニットなど
の使用時にも適用できる。

【００３２】図１は、ＸＧＡ液晶表示ユニットでＸＧＡ
モードの表示を行うための、インタフェース装置の構成
を示す。

【００３３】このインタフェース装置は、バッファアン
プ１と、ＡＤコンバータ２と、出力バッファ３と、クロ
ック発生回路１０とを備える。クロック発生回路１０
は、同期発振回路１１と、表示モード弁別回路１２と、
クロック抽出回路１３と、第１の発振回路１５と、第２
の発振回路１４と、液晶用ドットクロック発生出力回路
１６と、各種タイミング発生回路１７と、制御回路１８
とからなる。

【００３４】アナログ画像・映像信号としてのＲＧＢ信
号は、標準的には０．７Ｖｐ−ｐで入力される。このＲ
ＧＢ信号は、バッファアンプ１によって、ＡＤコンバー
タ２に必要な振幅（約２Ｖ）にまで増幅され、所定のダ
イナミックレンジが確保できるようにした上で、ＡＤコ
ンバータ２に与えられ、ここでディジタルデータに変換
される。そして、このディジタルデータは、出力バッフ
ァ３を介して、液晶表示ユニットに供給される。

【００３５】一方、同期信号は、図２に示すべースクロ
ック発生のための同期発振回路１１及び表示モードの弁
別回路１２に供給される。この同期信号は、通常ＴＴＬ
レベル（Ｈｉｇｈ＝５Ｖ、Ｌｏｗ＝０Ｖ）で入力される
ので、本発明では本質的な事項ではないが、内部回路の
静電気からの保護や波形整形などを行わせるバッファな
どを介して各回路に信号を供給するようにしてもよい。

【００３６】同期発振回路１１は一般的なものであり、
通常ＰＬＬ、ＶＣＯなどで構成し、水平同期周波数に応
じてその数百倍から千数百倍の周波数、具体的には、前
述の表１に示したような周波数のドットクロックを発生
する。そして、このドットクロックを内蔵する分周回路
で分周して得た信号と、水平同期信号とをＰＬＬに注入
し、両信号の位相差を検出させてその出力でＶＣＯを制
御して、図２に示すＡＤコンバータ用のサンプリングク
ロックを発生する。前記べースクロックは、同期信号が
入力される限り連続的に生成される。

【００３７】ＡＤコンバータ２への前記サンプリングク
ロックは、画像／映像信号の有効期間内で所定のドット
数をサンプリングさせるため、ゲート回路から成るクロ
ック抽出回路１３を通してＡＤコンバータ２へ出力され
る。

【００３８】出力バッファ３への液晶用ドットクロック
は、ＶＧＡ信号が入力された時、本来なら水平走査期間
には画像／映像信号に対応する６４０個のクロックを与
えればよいが、ＸＧＡの液晶表示ユニットを使用してい
る場合、３８４個のドット分不足する。本発明ではこれ
を補う方法を提供する。その液晶用ドットクロックの補
充の方法には、２通りある。

【００３９】第１の方法は、図２のクロック補充１に示
すように、同じ周波数のクロックパルスを同期信号期
間、バックポーチ期間、フロントポーチ期間（以下、こ
れらを補充許容期間という）にも供給する方法である。
なお、通常においては、ＡＤコンバータ２に与えられる
サンプリングクロックや、出力バッファ３に与えられる
液晶用ドットクロックは、画像／映像信号が無い同期信
号期間や、バックポーチ期間、フロントポーチ期間には
供給することは行われない。更に、これだけの供給では
ＶＧＡの表示モードで約２００個不足するので、図２の
クロック補充１に示すようにそのクロック信号の間に別
のクロックパルスを追加供給する。追加の方法は、べー
スクロックのパルスの後端から一定の時間後（約１５ｎ
ｓｅｃ〜約２０ｎｓｅｃ）に一定の幅（約５ｎｓｅｃ〜
約１０ｎｓｅｃ）のパルスを加える。但し、この方法が
そのまま適用できるのは、フレームレートが７５Ｈｚ場
合に限られる。他の場合には不足するので、適用は避け
る。その理由は、フレームレートが６０Ｈｚ、７２Ｈ
ｚ、７５Ｈｚの時、補填できる隙間がそれぞれ最大１６
０箇所、１９２箇所、２００箇所だからである。但し、
ＳＶＧＡの表示モードではほぼ不足分はほぼゼロである
が、補充許容期間内に１０個〜２０個程度のクロックを
追加補填し、制御回路での遅延や制御パルス幅の確保の
上から一定の非補充期間を作り出すことが望ましい。

【００４０】第２の方法は、図２のクロック補充２に示
すように、液晶用ドットクロックを、補充許容期間にべ
ースクロック周波数よりやや高い周波数の別のクロック
に切り換えて供給する方法である。表２から、ＶＧＡで
補充許容期間の狭い方で約３μｓｅｃ（＝５．５９μｓ
ｅｃ−（遅延その他の時間））と見て、この期間に３８
４ドット追加する場合、クロック周期は１３．８ｎｓｅ
ｃ、周波数は７２ＭＨｚが必要になる。これらを模式的
に図２に示す。

【００４１】

【表２】

【００４２】上記では、水平走査期間に液晶用ドットク
ロックを追加または切換する方法について説明したが、
垂直走査期間に関してもほぼ同様な手法が適用できる。
垂直走査期間の場合は、やや追加数が多くＶＧＡで２５
０ライン〜２７０ライン分必要で、ＳＶＧＡでも約１４
０ライン分必要である。しかし、垂直走査期間で実施す
る場合は、回路素子などの応答性能の制限による時間的
な厳しさが少ないため、追加や切換のための回路設計は
容易である。

【００４３】操作入力は、位相調整やクロック周波数の
微調を行うためのもので、手動スイッチや外部からの信
号入力を用いる。これは、使用するコンピュータ装置に
よって画像／映像信号と同期信号との位相やクロック周
波数が微妙に異なっており、それを使用者が必要に応じ
て補正するためである。通常、補正した値を保持してお
くために、不揮発性メモリなどを設けるのが通例だが、
本説明では触れない。

【００４４】第１の発振回路１５は、入力信号の表示モ
ードを水平及び垂直同期信号で弁別するための参照用ク
ロックを発生する回路であり、３．５ＭＨｚ台の整数倍
のクロックから、これを必要なだけ分周して３．５０Ｍ
Ｈｚの参照用クロックを得る。

【００４５】入力信号の表示モードを水平及び垂直同期
信号で弁別するのは、図３（ａ）に示すような回路構成
の表示モード弁別回路１２で行う。図３（ｂ）は、表示
モード弁別回路１２の動作を示すタイミング・チャート
である。ここで、コントロールｍｄは図１の各種タイミ
ング発生回路１７から与えられる信号であり、ＶＧｐは
後述する第１のワンショット・パルス発生回路２０の出
力信号、ＨＧｐは後述する第２のワンショット・パルス
発生回路２３の出力信号、ＭＤｐは後述する第３のワン
ショット・パルス発生回路２４の出力信号である。

【００４６】この表示モード弁別回路１２は、アップ／
ダウンカウンタ２２を備え、前記３．５０ＭＨｚの参照
用クロックで垂直走査期間内にアップ／ダウンカウンタ
２２をアップカウントさせ、その後の水平走査期間内に
ダウンカウントさせる。但し、垂直走査期間には１／５
１２分周器２１により１／５１２分周したクロックを用
いる。その結果、表３のようなＶ−Ｈカウント差値が残
る。

【００４７】

【表３】

【００４８】この表示モード弁別回路１２による場合に
は、表３に示す前記Ｖ−Ｈカウント差のバイナリ値のビ
ットパターンから、僅かなロジック量で表示モードが弁
別できる。特に演算回路などを設けなくても弁別ができ
る点が特長である。なお、図３（ａ）中に示す２０は第
１のワンショット・パルス発生回路であり、２３は第２
のワンショット・パルス発生回路、２４は第３のワンシ
ョット・パルス発生回路、２５はラッチ回路ブロックで
ある。また、２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ
および２６ｆはＡＮＤ回路であり、２７ａ、２７ｂはイ
ンバータ、２８ａ、２８ｂはＯＲ回路、２９ａ、２９ｂ
はＮＯＲ回路である。

【００４９】尚、表３に（特殊）で示した表示モード
は、ＶＥＳＡ規格に準拠していない特殊な表示モードで
あり、旧タイプ機種の中にはこのような表示モードを持
つものが存在する。そのため前記参照用クロックの周波
数は、これらを正しい表示モードとして弁別できるよう
設定する。

【００５０】また、前記アップ／ダウンカウンタ２２と
しては、ＶＧＡ，ＳＶＧＡ，ＸＧＡモードの弁別には、
７ビット以上のアップダウンカウンタを使用し、主にビ
ットＢ４〜Ｂ６で弁別するが、さらに細かな制御用とし
てビットＢ０〜Ｂ３を使用することもできる。

【００５１】図１に示す液晶用ドットクロック発生出力
回路１６は、図４に示す追加回路１６ａまたは図５に示
す切換回路１６ｂのどちらか一方を用いる。追加回路１
６ａを選ぶか切換回路１６ｂを選ぶかは、液晶表示ユニ
ット側の応答性能や対応が必要な表示モードの範囲など
によって決めればよい。

【００５２】まず、図４の追加回路１６ａについて説明
する。図４（ａ）は水平走査期間用の回路であり、図４
（ｂ）は垂直走査期間用の回路である。

【００５３】水平走査期間用の回路と垂直走査期間用の
回路とでは、入力信号として使用するクロックが、それ
ぞれべースクロック、水平同期信号と異なるが、回路構
成はほぼ同じにできる。入力信号としてのコントロール
Ｎｈ、コントロールＮｖの信号は図１の各種タイミング
発生回路１７から与えられる信号である。遅延回路
（ｈ）３０、遅延回路（ｖ）４０は、入力クロックを一
定時間遅らせるための回路であり、単純なバッファ素子
群、或いは高速のクロックとダウンカウンタとから成る
遅延回路でもよい。遅らせた入力クロックにより、ワン
ショット・パルス発生回路（ｈ）３１、ワンショット・
パルス発生回路（ｖ）４１で追加用パルスクロックを生
成する。この追加用パルスクロックの数は、表示モード
に応じた値でプリセットした出力数制御カウンタ（ｈ）
３２、出力数制御カウンタ（ｖ）４２で計数し、制御す
る。プリセット値は、表示モード弁別回路１２からのＶ
ＧＡ，ＳＶＧＡ，ＸＧＡなどの表示モード信号に基づい
てプリセット回路（ｈ）３４、プリセット回路（ｖ）４
４にて切り換える。さらに、プリセット回路（ｈ）３
４、プリセット回路（ｖ）４４は、制御回路１８を経由
した操作入力で、プリセット値を微調整できるようにし
ておく。なお、図４中の３３、４３はフリップフロップ
（Ｆ／Ｆ）回路であり、３５ａ、３５ｂ、４５ａ、４５
ｂはＡＮＤ回路、３５ｃ、４５ｃはＯＲ回路である。

【００５４】この場合は、画像／映像信号は、通常、非
表示期間では黒レベル入力であるので、特に変更を加え
る必要はない。

【００５５】図５に示す切換回路１６ｂは単純な切換回
路であるが、重要なのは周波数の異なるドットクロック
を切り換えて液晶用ドットクロックとして供給する点で
あり、従来行われていない方法を採り、適切な液晶用ド
ットクロックや画像／映像信号を供給する点に特長があ
る。具体的には、インバータ５０と、ゲート５１と、Ａ
ＮＤ回路５２、５３と、ＯＲ回路５４とからなる。用い
る信号は、図２のベースクロックと、第２の発振回路１
４からの代替ドットクロックと、表示／非表示期間制御
信号とである。これにより、補填用画像信号、液晶用ド
ットクロックおよび出力バッファ３の切替用信号が得ら
れる。なお、前記表示／非表示期間制御信号は、図２の
補充制御信号を利用した信号である。これは、本来、遅
延回路とワンショット・パルス発生回路とを用いて同期
信号から生成される。また、第２の発振回路１４は、切
換用ドットクロックを供給するためのクロック発生回路
であり、上述したように７０ＭＨｚ台の代替ドットクロ
ックを生成する。

【００５６】この場合は、画像／映像信号は、クロック
切り換えを行う期間中、入力をそのまま通過させても良
いが、切り換える場合は、黒表示をさせるための電位を
供給する。用途に応じて必要なら白表示、或いは中間調
表示のための電位を供給してもよいし、Ｒ、Ｇ、Ｂのう
ちの単色、或いは中間色表示のための電位を与えてもよ
い。それによって、額縁の効果を与えることができる。

【００５７】なお、上述した図１の各種タイミング発生
回路１７は、図示は省略するが、ゲート群、カウンタお
よびワンショット・パルス発生回路群、設定値記憶用メ
モリ（レジスタ）、並びに、データ比較回路などから構
成されている。この各種タイミング発生回路１７には、
同期発振回路１１からのベースクロックや、第１、第２
の発振回路１５、１４からの補充用のクロックおよび、
例えばパーソナルコンピュータ側で表示モードが切り換
わった場合における制御回路１８からの出力信号などが
入力される。そして、この各種タイミング発生回路１７
は、図２の補充制御信号や抽出ゲート信号など、また、
図３のコントロールｍｄ、図４のコントロールＮｈ、Ｎ
ｖ、図５の表示／非表示期間制御信号、ＡＤコンバータ
２用のサンプリングクロックの出力時間の制御信号（サ
ンプリング位置の微調整用）、および操作入力に応じた
分周回路の段数の切り換えるための信号などの各種信号
を生成し、生成した各信号を所定の回路へ出力する。

【００５８】

【発明の効果】以上詳述したように、本発明の請求項１
による場合には、液晶用ドットクロック発生出力手段
が、液晶表示ユニットへディジタル信号を出力するタイ
ミングを決めるための液晶用ドットクロックの一部とし
て、入力した該同期信号の周波数に対応した補充用ドッ
トクロックを同期信号とはタイミングをずらして発生
し、画像／映像信号入力期間に該同期信号を出力し、画
像／映像信号入力の無い補充許容期間に、同期信号と共
に補充用ドットクロック信号を出力回路に出力するの
で、前述の第１の課題である、入力信号の全ドット情報
を過不足無く表示することが可能となり、また、前述の
第２の課題である、表示の縦横比を正しく再現すること
が可能となる。

【００５９】また、本発明の請求項２による場合には、
液晶用ドットクロック発生出力手段が、液晶表示ユニッ
トへディジタル信号を出力するタイミングを決めるため
の液晶用ドットクロックの一部として、入力した同期信
号の周波数に対応した補充用ドットクロックを同期信号
とはタイミングをずらして発生し、画像／映像信号入力
期間に同期信号を出力し、画像／映像信号入力の無い補
充許容期間に、同期信号と共に補充用ドットクロック信
号を出力回路に出力するので、同様に、第１の課題およ
び第２の課題を解消することができる。

【００６０】また、本発明の請求項３による場合には、
表示モードを弁別すべく、内部基準信号を水平走査期間
でアップカウントし、垂直走査期間でダウンカウントす
るカウンタ手段と、そのカウンタ手段の所定ビットをデ
コーダする回路とラッチ回路とを備える構成であるの
で、表示モードの弁別を従来方式よりも簡単で精度良く
行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るインタフェース装置の
一例についての回路構成を示すブロック図である。

【図２】図１のインタフェース装置における主要な信号
のタイミング図例である。

【図３】図１のインタフェース装置に備わった表示モー
ド弁別回路の一例を示すブロック図である。

【図４】図１のインタフェース装置に備わった液晶用ド
ットクロック発生出力回路としての追加回路の一例を示
すブロック図である。

【図５】図１のインタフェース装置に備わった液晶用ド
ットクロック発生出力回路としての切換回路の一例を、
画像／映像信号供給回路の一例と併せて示すブロック図
である。

【図６】従来のインタフェース装置の構成を示すブロッ
ク図である。

【符号の説明】

１バッファアンプ２ＡＤコンバータ３出力バッファ１０クロック発生回路１１同期発振回路１２表示モード弁別回路１３クロック抽出回路１５第１の発振回路１４第２の発振回路１６液晶用ドットクロック発生出力回路１６ａ追加回路１６ｂ切換回路１７各種タイミング発生回路１８制御回路２０第１のワンショット・パルス発生回路２１１／５１２分周器２２アップ／ダウンカウンタ２３第２のワンショット・パルス発生回路２４第３のワンショット・パルス発生回路２５ラッチ回路ブロック２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆＡ
ＮＤ回路２７ａ、２７ｂインバータ２８ａ、２８ｂＯＲ回路２９ａ、２９ｂＮＯＲ回路３０遅延回路（ｈ）４０遅延回路（ｖ）３１ワンショット・パルス発生回路（ｈ）４１ワンショット・パルス発生回路（ｖ）３２出力数制御カウンタ（ｈ）４２出力数制御カウンタ（ｖ）３４プリセット回路（ｈ）４４プリセット回路（ｖ）３３、４３Ｆ／Ｆ回路３５ａ、３５ｂ、４５ａ、４５ｂＡＮＤ回路３５ｃ、４５ｃＯＲ回路５０インバータ５１ゲート５２、５３ＡＮＤ回路５４ＯＲ回路

Claims

【特許請求の範囲】

【請求項１】画像／映像信号としてのアナログ信号を
ディジタル信号に変換する変換手段と、該変換手段にて変換されたディジタル信号を液晶表示ユ
ニットに出力する出力手段と、該変換手段が該アナログ信号をサンプリングするための
サンプリングクロックを、少なくとも入力した同期信号
に基づき発生させ、発生した該サンプリングクロックを
該変換手段に出力するサンプリングクロック発生出力手
段と、該液晶表示ユニットへ該ディジタル信号を出力するタイ
ミングを決めるための液晶用ドットクロックの一部とし
て、入力した該同期信号の周波数に対応した補充用ドッ
トクロックを該同期信号とはタイミングをずらして発生
し、該画像／映像信号入力期間に該同期信号を出力し、
該画像／映像信号入力の無い補充許容期間に、該同期信
号と共に該補充用ドットクロック信号を該出力回路に出
力する液晶用ドットクロック発生出力手段とを具備する
インタフェース装置。
【請求項２】画像／映像信号としてのアナログ信号を
ディジタル信号に変換する変換手段と、該変換手段にて変換されたディジタル信号を液晶表示ユ
ニットに出力する出力手段と、該変換手段が該アナログ信号をサンプリングするための
サンプリングクロックを、少なくとも入力した同期信号
に基づき発生させ、発生した該サンプリングクロックを
該変換手段に出力するサンプリングクロック発生出力手
段と、該液晶表示ユニットへ該ディジタル信号を出力するタイ
ミングを決めるための液晶用ドットクロックの一部とし
て、入力した該同期信号とは異なる周波数の補充用ドッ
トクロック信号を発生し、該画像／映像信号入力期間に
該同期信号を出力し、該画像／映像信号入力の無い補充
許容期間に、該同期信号から該補充用ドットクロック信
号に切換えて該出力回路に出力する液晶用ドットクロッ
ク発生出力手段とを具備するインタフェース装置。
【請求項３】更に、表示モードを弁別すべく、内部基
準信号を水平走査期間でアップカウントし、垂直走査期
間でダウンカウントするカウンタ手段と、そのカウンタ
手段の所定ビットをデコーダする回路とラッチ回路とを
備える請求項１に記載のインタフェース装置。