KR101036512B1 - 반도체 장치의 타이밍 컨트롤러 - Google Patents

Abstract

본 발명은 내/외부 노이즈에 의해 입력되는 데이터 인에이블 신호에 발생된 글리치를 제거하여 안정적으로 타이밍 컨트롤 신호를 생성할 수 있는 타이밍 컨트롤러에 관한 것으로, 이를 위해, 본 발명에서는 입력되는 제1 신호의 수평 블랭크 구간을 카운팅하여 제1 카운팅값을 저장하는 카운터; 상기 제1 신호의 폴링 에지와 라이징 에지에 각각 동기된 제1 및 제2 펄스를 생성하는 펄스 발생부; 상기 제1 펄스로부터 카운팅을 시작하여 상기 제1 카운팅값에서 사용자에 의해 설정된 제2 카운팅값을 뺀 시점에 동기되어 제1 레벨에서 제2 레벨로 천이하는 윈도우 신호를 생성하는 생성부; 상기 윈도우 신호가 제1 레벨을 갖는 동안 상기 제1 신호를 래치하여 제2 신호를 출력하는 신호 생성부를 포함하는 반도체 장치의 타이밍 컨트롤러를 제공한다.

반도체 장치, 액정표시장치, 타이밍 컨트롤러, 데이터 인에이블 신호

Description

반도체 장치의 타이밍 컨트롤러{A TIMING CONTROLLER OF SEMICONDUCTOR DEVICE}

도 1는 종래기술에 따른 액정표시장치를 도시한 블럭도.

도 2는 도 1에 도시된 타이밍 컨트롤러를 도시한 블럭도.

도 3은 도 2에 도시된 입력 래치부를 도시한 블럭도.

도 4는 도 3에 도시된 입력 래치부의 동작 파형도.

도 5는 본 발명의 바람직한 실시예에 따른 타이밍 컨트롤러를 도시한 블럭도.

도 6은 도 5에 도시된 타이밍 컨트롤러의 동작 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 인터페이스부 20 : 타이밍 컨트롤러

21 : 제1 입력 버퍼 22: 제1 입력 래치부

23 : 데이터 처리부 24 : 출력 래치부

25 : 제1 출력 버퍼 26 : 제2 입력 버퍼

27 : 제2 입력 래치 28 : 타이밍 제어부

29 : 제2 출력 버퍼 30 : 데이터 드라이버

40 : 게이트 드라이버 50 : 액정패널

110 : 수평 블랭크 구간 카운터

120 : 펄스 생성부 130 : 윈도우 신호 생성부

140 : 출력 데이터 인에이블 신호 생성부

본 발명은 반도체 장치의 타이밍 컨트롤러(timing controller)에 관한 것으로, 특히 반도체 장치에 있어서 데이터 인에이블 신호(Data Enable signal, DE)를 이용하여 소정의 제어신호를 생성하는 반도체 장치의 타이밍 컨트롤러에 관한 것이다.

일반적으로, 데이터 인에이블 신호(DE)를 이용하여 소정의 제어신호를 생성하는 타이밍 컨트롤러는 반도체 장치에서 널리 사용되고 있다. 특히, 평판표시장치 중 하나인 액정표시장치(Liquid Crystal Display Device)에서는 그래픽 카드의 컨트롤러로부터 인터페이스(interface)부를 통해 입력되는 데이터 인에이블 신호(DE)를 이용하여 데이터 드라이버(data driver)(또는, 소스 드라이버)와 게이트 드라이버(gate driver)의 동작 타이밍을 제어하는 타이밍 컨트롤 신호(timing control signal)를 생성하고 있다.

이러한 타이밍 컨트롤 신호는 타이밍 컨트롤러에서 생성된다. 타이밍 컨트롤러는 퍼스널 컴퓨터 등과 같은 구동 시스템으로부터 인터페이스부를 통해 데이터(R,G,B)와 제어신호(예컨대, 클럭신호, 수평동기신호, 수직동기신호, 데이터 인에이블 신호)를 입력받아 타이밍 컨트롤 신호와 같은 드라이버의 동작 제어신호를 생성한다.

한편, 그래픽 카드의 컨트롤러로부터 데이터와 제어신호를 입력받아 타이밍 컨트롤러로 공급하는 인터페이스부는 고해상도를 구현하기 위하여 TTL 방식 대신에 LVDS(Low Voltage Differential Signal) 방식을 사용하고 있다. LVDS 방식은 IEEE에서 1996년 'IEEE P1596.3'에 정의되었고, 저전압으로 데이터 전송을 실현하기 위한 기술로서 전송속도가 빠른 이점으로 인해 최근 액정표시장치에서 널리 사용되고 있다.

이러한 타이밍 컨트롤러의 구성 및 동작특성을 도 1 및 도 2에 도시된 일반적인 액정표시장치의 타이밍 컨트롤러를 일례로 들어 설명하기로 한다. 도 1은 일반적인 액정표시장치의 구성 블럭도이고, 도 2는 도 1에 도시된 타이밍 컨트롤러의 블럭도이다.

도 1 및 도 2에 도시된 바와 같이, 액정표시장치는 인터페이스부(10), 타이밍 컨트롤러(20), 데이터 드라이버(30)(또는, 컬럼 드라이버(column driver)), 게이트 드라이버(40)(또는, 로우 드라이버(row driver)) 및 액정패널(50)로 이루어진다.

인터페이스부(10)는 그래픽 카드의 컨트롤러(미도시)로부터 공급되는 데이터 (R, G, B) 및 제어신호(CLK, Hsync, Vsync, DE)를 타이밍 컨트롤러(20)로 공급한다.

타이밍 컨트롤러(20)는 인터페이스부(10)로부터 입력되는 데이터 및 제어신호를 이용하여 데이터 드라이버(30)와 게이트 드라이버(40)를 제어하는 데이터 및 제어신호를 출력한다.

도 2에 도시된 바와 같이, 타이밍 컨트롤러(20)는 데이터(R, G, B)와 제어신호(CLK, Hsync, Vsync, DE)를 버퍼링하는 제1 및 제2 입력버퍼(21, 26), 버퍼링된 데이터와 제어신호를 클럭신호(CLK)에 따라 래치하는 제1 및 입력 래치부(22, 27), 래치된 데이터를 클럭신호(CLK) 신호에 따라 처리하는 데이터 처리부(23), 처리된 데이터를 클럭신호(CLK)에 따라 래치하는 출력 데이터 래치부(24), 래치된 데이터를 버퍼링하여 출력 데이터(R', G', B')를 출력하는 제1 출력버퍼(25), 래치된 제어신호를 클럭신호(CLK)에 따라 게이트 및 데이터 제어신호를 출력하는 타이밍 제어부(28), 게이트 및 데이터 제어신호를 버퍼링하여 출력하는 제2 출력버퍼(29)로 구성된다.

데이터 드라이버(30)는 타이밍 컨트롤러(20)로부터 입력되는 데이터 제어신호에 대응하여 타이밍 컨트롤러(20)로부터 입력되는 데이터(R', G', B')에 따라 소정의 기준전압을 생성한 후 아날로그 영상신호로 변환하여 액정패널(50)로 공급한다.

게이트 드라이버(40)는 타이밍 컨트롤러(20)로부터 입력되는 게이트 제어신호에 대응하여 액정패널(50)상에 배열된 박막 트랜지스터(Thin Film Transiter, TFT)들의 동작을 제어하고, 이를 통해 데이터 드라이버(30)로부터 공급되는 아날로그 영상신호들이 동작되는 각 박막 트랜지스터를 통해 각 픽셀들로 인가되도록 한다.

그러나, 상술한 종래기술에 따른 타이밍 컨트롤러(20)에서는 버퍼링된 데이터 인에이블 신호(DEi)를 단순히 제2 입력 래치부(27)를 통해 래치하여 타이밍 제어부(28)로 출력한다. 이러한 래치부(27)가 일례로 도 3에 도시되었다. 도 3에 도시된 바와 같이, 버퍼링된 데이터 인에이블 신호(DEi)는 플립플롭(flip-flop) 회로에 의해 래치되어 도 4에 도시된 바와 같이 래치된 데이터 인에이블 신호(DEo)를 출력한다.

이에 따라, 데이터 및 게이트 드라이버(30, 40)를 동작시키기 위한 타이밍 컨트롤 신호(즉, 게이트 및 데이터 제어신호)를 생성하는 기본 신호인 데이터 인에이블 신호(DE), 수평동기신호(Hsync) 및 수직동기신호(Vsync)에 내/외부 노이즈 및 다른 이유에 의해 글리치(glitch)가 발생하는 경우 그대로 래치되어 타이밍 제어부(29)로 입력되어 타이밍 컨트롤러(20)는 이상 동작을 하게 된다. 이로 인하여, 타이밍 컨트롤러(20)는 정상적인 타이밍 컨트롤 신호를 출력하는 것이 아니라, 이상 신호를 출력한다. 결국, 액정패널(50)은 비정상적인 타이밍 컨트롤 신호에 의한 드라이버(30, 40)의 이상 동작에 의해 과도한 전류가 유입되어 손상을 입게 된다.

이러한 비정상적인 타이밍 컨트롤 신호의 생성에 의한 오동작을 방지하기 위하여 자동 생성(auto-refresh) 등의 기능을 추가하였지만, 타이밍 컨트롤러에 입력되는 원천 신호의 이상뿐 만 아니라, 전송선의 노이즈에 의한 글리치 역시 이상 입 력으로 간주하게 되어서 수 프레임 동안 검은 화면만을 출력하는 문제가 발생하고 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 내/외부 노이즈에 의해 입력되는 데이터 인에이블 신호에 발생된 글리치를 제거하여 안정적으로 타이밍 컨트롤 신호를 생성할 수 있는 타이밍 컨트롤러를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 입력되는 제1 신호의 수평 블랭크 구간을 카운팅하여 제1 카운팅값을 저장하는 카운터와, 상기 제1 신호의 폴링 에지와 라이징 에지에 각각 동기된 제1 및 제2 펄스를 생성하는 펄스 발생부와, 상기 제1 펄스로부터 카운팅을 시작하여 상기 제1 카운팅값에서 사용자에 의해 설정된 제2 카운팅값을 뺀 시점에 동기되어 제1 레벨에서 제2 레벨로 천이하는 윈도우 신호를 생성하는 생성부와, 상기 윈도우 신호가 제1 레벨을 갖는 동안 상기 제1 신호를 래치하여 제2 신호를 출력하는 신호 생성부를 포함하는 반도체 장치의 타이밍 컨트롤러를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

실시예

도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 타이밍 컨트롤러를 설명하기 위하여 도시한 블럭도이고, 도 6은 도 5에 도시된 타이밍 컨트롤러의 동작 파형도이다.

도 5 및 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 장치의 타이밍 컨트롤러는 입력 데이터 인에이블 신호(DEi)의 수평 블랭크 구간(H-blank period) 카운터(110), 입력 데이터 인에이블 신호(DEi)의 시작점/끝점 펄스 생성부(120), 윈도우 신호 생성부(130) 및 출력 데이터 인에이블 신호(DEo) 생성부(140)를 포함한다.

수평 블랭크 구간 카운터(110)는 그래픽 카드의 컨트롤러로부터 인터페이스부를 통해 수신단으로 입력되는 입력 데이터 인에이블 신호(DEi)의 수평 블랭크 구간을 클럭(CLK) 단위로 카운팅하여 저장한다. 이러한 카운팅 및 저장과정은 매 라인(line)마다 수행되며, 저장된 수평 블랭크 구간의 카운팅값은 전(前) 라인의 수평 블랭크 구간이 된다. 또한, 수평 블랭크 구간 카운터(110)는 한 프레임(frame)이 끝나는 것을 인식하는 과정을 병행한다. 이는, 한 프레임이 끝날 때 수평 블랭크 구간이 없기 때문이다.

펄스 생성부(120)는 입력 데이터 인에이블 신호(DEi)를 이용하여 데이터 인에이블 신호(DEi)의 시작점(rising edge)에 동기된 한 클럭의 펄스(DEis)를 발생시킨다. 또한, 끝점(falling edge)에 동기된 한 클럭의 펄스(DEie)를 발생시킨다. 이 펄스(DEis, DEie)는 윈도우 신호 생성부(130)에서 생성되는 윈도우 신호(DEoen)의 기준신호로 사용된다.

윈도우 신호 생성부(130)는 내부 신호인 출력 데이터 인에이블 신호(DEo)의 생성을 결정하는 윈도우 신호(DEoen)를 출력한다. 여기서, 윈도우 신호(DEoen)는 사용자에 의해 결정되는 로우 액티브(LOW active) 구간을 포함하며, 상기 로우 액티브 구간은 펄스(DEie)의 라이징 에지(rising edge)로부터 카운팅을 시작하여 수평 블랭크 구간 카운터(110)에 저장된 수평 블랭크 구간에 대응하는 카운팅값에서 사용자가 입력한 카운팅값(Δt)을 뺀 시점부터 펄스(DEis)가 라이징 에지되는 시점까지이다.

출력 데이터 인에이블 신호 생성부(140)는 윈도우 신호(DEoen)와 입력 데이터 인에이블 신호(DEi)를 이용하여 내부신호인 출력 데이터 인에이블 신호(DEo)를 생성한다. 구체적으로, 출력 데이터 인에이블 신호 생성부(140)는 윈도우 신호(DEoen)의 로우 액티브 구간(Δt) 동안 입력 데이터 인에이블 신호(DEi)의 라이징 에지를 래치(latch)하여 출력 데이터 인에이블 신호(DEo)를 로우레벨(LOW level)에서 하이레벨(HIGH level)로 천이시킨다. 즉, 출력 데이터 인에이블 신호(DEo)의 라이징 에지 시점은 윈도우 신호(DEon)가 로우 액티브 구간(Δt)일 때, 입력 데이터 인에이블 신호(DEi)가 로우레벨에서 하이레벨로 천이하는 시점이 된다.

한편, 출력 데이터 인에이블 신호(DEo)의 끝점(즉, 하이레벨에서 로우레벨로 천이하는 시점)은 입력 데이터 인에이블 신호(DEi)의 수평 블랭크 구간을 제외한 시작점부터 끝점까지의 구간을 카운팅한 카운팅값에 의해 결정된다. 이러한 카운팅 값은 액정표시장치의 해상도에 따라 결정된다. 보통 해상도가 1024인 경우 1024 클럭번째 클럭의 라이징 에지에 동기되어 로우레벨로 천이하게 된다. 이러한 카운팅값은 EEPROM과 같은 메모리 소자에 미리 저장된다. 따라서, 출력 데이터 인에이블 신호(DEo)의 폴링 에지(falling edge) 시점은 입력 데이터 인에이블 신호(DEi)의 폴링 에지 시점과 동일하게 된다.

이하에서는, 도 5에 도시된 구성을 갖는 본 발명의 바람직한 실시예에 따른 반도체 장치의 타이밍 컨트롤러의 동작 특성을 도 6을 결부시켜 구체적으로 설명하기로 한다.

먼저, 도 6은 일례로 입력 데이터 인에이블 신호(DEi)의 수평 블랭크 구간의 카운팅값을 50 clock, 사용자가 입력한 카운팅값(Δt)을 5 clock, 해상도는 1024로 하여 측정한 파형도이다.

도 6에 도시된 바와 같이, 수평 블랭크 구간 카운터(110)는 입력 데이터 인에이블 신호(DEi)의 수평 블랭크 구간을 카운팅하여 카운팅값을 저장한다. 일례로 도시된 바와 같이 카운팅값은 50 clock이 된다. 한편, 펄스 생성부(120)를 통해 입력 데이터 인에이블 신호(DEi)의 시작점과 끝점에 동기되는 펄스(DEis, DEie)를 생성한다. 째

이런 상태에서, 윈도우 신호 생성부(130)는 펄스(DEie)의 라이징 에지를 시점으로 카운팅을 시작하여 수평 블랭크 구간의 카운팅값(50 clock)으로부터 사용자에 의해 설정된 카운팅값(5 clock)을 뺀 다음 번째 클럭(45번째 clock)의 라이징 에지에 동기되어 하이레벨에서 로우레벨로 천이하는 윈도우 신호(DEoen)를 생성한 다. 이러한 윈도우 신호(DEoen)는 사용자가 설정한 카운팅값(5 clock) 동안 로우 액티브 구간을 갖는다. 즉, 로우 액티브 구간은 45번째 클럭(CLK)의 라이징 에지로부터 5O번째 라이징 에지까지이다.

출력 데이터 인에이블 신호 생성부(140)는 윈도우 신호(DEoen)의 로우 액티브 구간(Δt) 동안 입력 데이터 인에이블 신호(DEi)가 로우레벨에서 하이레벨로 천이하는 시점을 래치한다. 즉, 로우 액티브 구간(Δt) 동안 입력 데이터 인에이블 신호(DEi)가 로우레벨에서 하이레벨로 천이하는 경우 라이징 에지를 래치하여 로우레벨에서 하이레벨로 천이하는 출력 데이터 인에이블 신호(DEo)를 생성하여 출력한다. 결국, 출력 데이터 인에이블 신호(DEo)는 윈도우 신호(DEoen)의 로우 액티브 구간(Δt) 동안 로우레벨에서 하이레벨로 천이하는 입력 데이터 인에이블 신호(DEi)의 라이징 에지에 동기되어 로우레벨에서 하이레벨로 천이한다.

이처럼 출력 데이터 인에이블 신호(DEo)가 로우레벨에서 하이레벨로 천이한 후에는 사용자가 입력한 해상도에 따라 내부에서 펄스(DEis)의 라이징 에지로부터 카운팅을 시작하여 출력 데이터 인에이블 신호(DEo)를 하이레벨에서 로우레벨로 천이시킨다. 즉, 출력 데이터 인에이블 신호(DEo)의 폴링 에지시점은 해상도에 의해 결정된다. 예컨대, 도시된 바와 같이 사용자가 설정한 해상도가 1024인 경우 펄스(DEis)의 라이징 에지로부터 1024 clock 후 출력 데이터 인에이블 신호(DEo)는 로우레벨로 천이한다.

상기에서 본 발명의 바람직한 실시예에 따른 타이밍 컨트롤러를 통해 설명한 바와 같이, 내부에서 출력 데이터 인에이블 신호(DEo)가 생성되기 시작하면, 외부 에서 입력 데이터 인에이블 신호(DEi)가 입력되는 것과 무관하게 사용자가 입력한 카운팅값에 대응하여 데이터 인에이블 신호(DEo)를 생성한다. 따라서, 외부의 글리치(A)(도 6참조)와는 전혀 상관이 없는 안정적인 출력 데이터 인에이블 신호(DEo)를 생성할 수 있다.

한편, 상기에서는 설명의 편의를 위해 입력 데이터 인에이블 신호의 수평 블랭크 구간에 글리치가 형성되는 것을 도시하지 않았으나, 수평 블랭크 구간에도 글리치가 발생한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상 설명한 바와 같이, 본 발명에 의하면, 입력되는 데이터 인에이블 신호(DEi)를 이용하여 내부에서 글리치가 제거된 내부 데이터 인에이블 신호(DEo)를 생성하여 제공함으로써 내/외부 노이즈에 의한 입력 데이터 인에이블 신호(DEi)의 왜곡과 무관하게 타이밍 컨트롤러를 통해 안정적인 타이밍 컨트롤 신호를 생성할 수 있다. 따라서, 이러한 타이밍 컨트롤러를 통해 반도체 장치의 오동작을 방지할 수 있다.

또한, 본 발명은 내부 데이터 인에이블 신호(DEo)를 생성해 정상적인 화면이 출력되도록 하는 방식인데 반해, 종래기술에 따른 자동 재생 방식은 내부에서 검은 화면을 생성해 출력하는 방식으로서, 종래 자동 재생 방식에 비해 프레임 손실이 없다.

Claims (8)

1. 입력되는 제1 신호의 수평 블랭크 구간을 카운팅하여 제1 카운팅값을 저장하는 카운터;

   상기 제1 신호의 폴링 에지와 라이징 에지에 각각 동기된 제1 및 제2 펄스를 생성하는 펄스 발생부;

   상기 제1 펄스로부터 카운팅을 시작하여 상기 제1 카운팅값에서 사용자에 의해 설정된 제2 카운팅값을 뺀 시점에 동기되어 제1 레벨에서 제2 레벨로 천이하는 윈도우 신호를 생성하는 생성부; 및

   상기 윈도우 신호가 제1 레벨을 갖는 동안 상기 제1 신호를 래치하여 제2 신호를 출력하는 신호 생성부;

   를 포함하는 반도체 장치의 타이밍 컨트롤러.
2. 제 1 항에 있어서,

   상기 윈도우 신호는 상기 제2 펄스의 라이징 에지에 동기되어 제1 레벨에서 제2 레벨로 천이하는 반도체 장치의 타이밍 컨트롤러.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 윈도우 신호는 상기 제2 카운팅값과 동일한 구간 동안 제1 레벨로 유지되는 반도체 장치의 타이밍 컨트롤러.
4. 제 1 항에 있어서,

   상기 제2 신호는 상기 윈도우 신호가 제1 레벨을 갖는 동안 상기 제1 신호가 제1 레벨에서 제2 레벨로 천이하는 시점에 동기되어 제1 레벨에서 제2 레벨로 천이하는 반도체 장치의 타이밍 컨트롤러.
5. 제 1 항 또는 제 4 항에 있어서,

   상기 제2 신호가 제1 레벨에서 제2 레벨로 천이하는 시점은 사용자에 의해 설정된 해상도에 대응하는 카운팅값에 따라 결정되는 반도체 장치의 타이밍 컨트롤러.
6. 제 1 항, 제 2 항 및 제 4 항 중 어느 하나의 항에 있어서,

   상기 제1 레벨은 하이레벨이고, 상기 제2 레벨은 로우레벨인 반도체 장치의 타이밍 컨트롤러.
7. 제 1 항, 제 2 항 및 제 4 항 중 어느 하나의 항에 있어서,

   상기 제1 신호는 데이터 인에이블 신호인 반도체 장치의 타이밍 컨트롤러.
8. 제 1 항에 있어서,

   상기 제1 및 제2 펄스는 한 클럭의 구간을 갖는 반도체 장치의 타이밍 컨트롤러.

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