JPH11144388A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 記録媒体から読み取られた１ビットシリアル
形式のデータに対しｎビットにシリアル−パラレル変換
を行い、そのｎビットデータ中に含まれて伝送される同
期パターンを正しく検出すると共に、正しいデータ復調
を行うこと。 【解決手段】 少なくとも、伝送されるｎビットデータ
に対しデータシフトを行うｎ個のシフトレジスタと、同
期パターンのデコードを行うｎ個のデコード手段と、ｎ
個のデコード手段からの検出状況から同期パターン検出
を判定する判定手段と、データ復調を行うビット列の組
み合せを選択する選択手段と、復調データのラッチタイ
ミング生成手段と、データ復調手段とを有し、選択手段
は、ｎ個のデコーダのデコード状態から復調データビッ
トの選択を行い、タイミング生成手段は、判定手段から
の同期パターン検出毎にラッチタイミングを更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号処理
回路に関し、特に、記録媒体から読み取られ、ディジタ
ル化された１ビットシリアルデータに含まれて連続的に
伝送される同期信号などの特定パターンを検出し、同期
パターン以降に連続的に伝送されるディジタルデータに
対してデータ復調を行い、元のディジタルデータを再生
するディジタル信号処理回路に関する。

【０００２】

【従来の技術】従来、この類のディジタル信号処理回路
の一例としてＣＤ（Compact Disk）が挙げられる。この
ＣＤは、「ＣＤ−オーディオからパソコンへ」；真利藤
雄監修，林謙二編著，コロナ社；ｐ１３〜ｐ１５、ｐ６
２〜ｐ６３に記載の技術のように、ディスクに記録する
時系列的に並んだディジタルデータに対し、８ビット単
位のデータで１フレームを構成し、誤り訂正符号の付
加、フレーム間のインターリーブ、サブコード付加を行
った後、８ビット単位のデータを１４ビット単位に変調
するＥＦＭ（Eight to Fourteen Modulation）と呼ばれ
る変調が行われ、マージン３ビットを付加する。マージ
ンビット付加後の１７ビット単位のデータ複数で構成さ
れるフレーム単位で、同期信号に相当するパターンを付
加し、その後、１ビットシリアルデータとしてディスク
上の記録ピットとして記録する。

【０００３】ディスク再生時には、ピックアップによっ
て読み取られたディスク再生信号が、ＰＬＬ（Phase Lo
cked Loop ）を介しビットクロックに同期した“０”、
“１”の１ビットシリアル形式のデータとして伝送され
てくる。このシリアルデータ列に対しシリアル−パラレ
ル変換を行い、リードデータ列中に含まれる同期パター
ンを検出する。また、同期パターン検出後のシリアルデ
ータ列に対し、１４ビットのパラレルデータへ変換し、
復調処理を介して元の８ビット単位のデータに復調し
て、メモリ（ＲＡＭ：Random Access Memory）に書込ま
れる。この後、メモリのリード、ライトを制御し、訂正
符号の復号による誤り訂正、デインターリーブ処理が実
行され、元の時系列データが再生される。

【０００４】

【発明が解決しようとする課題】上記した従来技術は、
同期信号の検出を行い復調データを得るため、シリアル
−パラレル変換を行うシフトレジスタと、同期パターン
をデコードするデコーダと、復調処理を行う復調手段
と、復調後のデータを一旦ラッチするデータラッチと、
復調データのラッチタイミングを生成するタイミング生
成手段と、メモリへの復調データの書込み、読み出し制
御を行うメモリ制御手段とが必要である。

【０００５】また、近年開発が進んでいるコンピュータ
用の記録メディア用途のＣＤ−ＲＯＭ装置やＤＶＤ装置
は、再生データの高転送レート化の競争が激化してお
り、これに伴い、ＣＤ−ＲＯＭディスクやＤＶＤディス
クの再生に必要なディジタル信号処理を行う半導体チッ
プは、動作クロック周波数の増加のため消費電力が増加
傾向にある。

【０００６】この半導体チップの消費電力増加を押さえ
ると同時に、データの高転送レートを確保するため、例
えば図２に示すように、ディスクから再生された１ビッ
トシリアル形式のビットデータとそれに同期した周期ｆ
（ｆは自然数）のビットクロックに対し、２ビットのシ
フトレジスタでシリアル−パラレル変換を行い、変換後
の２ビットのリードデータを、ビットクロックの（２×
ｆ）周期のリードクロックの立上がり、立ち下がりそれ
ぞれに同期させて伝送し、この２ビットリードデータに
対して同期パターンの検出、データ復調を行う。この場
合、（２×ｆ）周期のリードクロック１クロックにつき
２ビットのデータ伝送を行うことができる。よって、上
記同期パターンの検出、復調処理を行う回路を含む半導
体チップの消費電力を低減することができ、データの転
送レートを維持することができる。

【０００７】しかしながら、この（２×ｆ）周期のリー
ドクロックに同期した２ビットシリアルデータの伝送に
対し、同期パターンの検出、データ復調を上記従来技術
で行おうとすると、例えば、ディスクからの再生信号に
含まれる同期パターンの先頭ビットが、２ビットデータ
のどちらのビットから伝送されてくるのかが不明で、同
期パターンのデコードを行う際に必要なシフトレジスタ
に対し、どのビットからどのビットまでをデコードすれ
ばよいのかがわからず、パターンの検出ができないとい
う問題がある。この場合、同期パターンが検出できない
のでデータ復調が不可能となる。また、一旦同期パター
ンの検出ができたとしても、次の同期パターンの先頭ビ
ットは前と同じリードデータビットから伝送されてくる
とは限らず、異なるビットから伝送されてくる可能性も
あるため、この場合も同期パターンの検出が途中ででき
ないので、正しい復調データが得られないという問題が
ある。

【０００８】従って本発明の目的は、１ビットシリアル
形式のビットデータをｎビットにシリアル−パラレル変
換した後のｎビットリードデータを、周期ｆのビットク
ロックをｎ分周して得られる（ｆ×ｎ）周期のリードク
ロックに同期させて伝送したものに対して、そのｎビッ
トリードデータに含まれて伝送される同期パターン等の
特定のパターンを正しく検出できると共に、正しい復調
データを得ることができるディジタル信号処理回路を提
供することにある。また、本発明の目的とするところ
は、半導体チップにディジタル信号処理回路を内蔵した
際の、動作クロック周波数の低減、消費電力の低減を実
現すると共に、データの転送レートを維持することが可
能な、半導体チップ上のディジタル信号処理回路を提供
することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるディジタル信号処理回路は、（ｆ×
ｎ）周期のリードクロックに同期して伝送されるｎビッ
トのリードデータに含まれて伝送される同期パターンを
正しく検出すると共に、正しい復調データを得るために
必要な手段として、少なくとも、ｎビットのリードデー
タそれぞれに対しデータシフトを行うｎ個のシフトレジ
スタと、シフトレジスタのビット列から同期パターンの
デコードを行うｎ個のデコード手段と、ｎ個のデコード
手段からの検出状況から同期パターン検出を判定する判
定手段と、シフトレジスタのビット列からデータ復調を
行うビット列の組み合せを選択する選択手段と、復調後
のデータのラッチタイミング生成手段と、選択されたビ
ット列に対し復調を行う手段とを具備し、選択手段は、
判定手段におけるデコード手段ｎ個の内１つから得られ
る同期パターンの検出に従い、復調データのビット列の
組み合せを選択し、タイミング生成手段は、判定手段か
らの同期パターン検出判定毎にラッチタイミングを更新
する。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図１は、本発明の第１実施形態に
係るディジタル信号処理回路の構成を示すブロック図で
ある。

【００１１】図１において、１は、記録するディジタル
データに対し、誤り訂正符号の付加、データ変調、同期
パターンの付加など所定のフォーマットでエンコードを
行った後のディジタル信号を記録した再生専用の光ディ
スク、２は光ディスク１に記録された信号を読み取るピ
ックアップ、３は、ピックアップ２から読み取られた１
ビットシリアル形式のビットデータに対し、ＰＬＬを通
じてそれに同期した周期ｆ（ｆは自然数）のビットクロ
ックを生成した後、ビットデータに対しシリアル−パラ
レル変換を行い、２ビットのリードデータ０、１とそれ
に同期した（２×ｆ）周期のリードクロックを出力する
リードチャネル回路である。

【００１２】４は、リードデータ０、１とリードクロッ
クのエッジ位相関係をそろえる位相合せ回路、５はリー
ドデータ０に対してデータシフトを行うシフトレジスタ
Ａ、６はリードデータ１に対してデータシフトを行うシ
フトレジスタＢ、７は、シフトレジスタＡ５、Ｂ６に伝
送される同期パターンのデコードを行う同期パターン下
位デコーダＡ、８は、同期パターン下位デコーダＡ７と
は異なるデコードビットの組み合わせで、同期パターン
のデコードを行う同期パターン下位デコーダＢである。

【００１３】９は、同期パターン下位デコーダＡ７、Ｂ
８のデコード状態から同期パターンの検出判定と、同期
パターン上位ビットデコードに対するビット組み合せ選
択の判定と、復調ビットの組み合わせ選択の判定とを行
う同期検出判定回路、１０は、同期パターン検出用のウ
インドゥを生成するウインドゥ生成回路、１１は、同期
パターンの検出判定に従い復調データのラッチタイミン
グを生成するラッチタイミング生成回路である。

【００１４】１２は、同期検出判定回路９における選択
判定に従い、復調ビットの組み合わせを選択する復調デ
ータビット選択回路、１３は、同期検出判定回路９にお
ける選択判定に従い、同期パターン上位ビットの組み合
せを選択する上位デコードビット選択回路、１４は、同
期パターン上位ビットのデコードを行い、数種類存在す
る同期パターンのコード検出を行う同期パターン上位デ
コーダである。

【００１５】１５はデータ復調回路、１６は、復調後の
データをラッチタイミングに従いラッチするデータラッ
チ、１７は、光ディスク１上のデータの記録単位である
セクタの先頭同期パターン直後に記録されており、ディ
スク上の物理アドレスを示すセクタＩＤを検出するセク
タＩＤ検出回路、１８は、システムコントローラから指
定されるアクセスを行う目標セクタＩＤと検出セクタＩ
Ｄの比較結果に従い、ＲＡＭ制御回路１９に対して復調
データのＲＡＭへの書込み開始を制御するアクセス制御
回路、１９は、ラッチされた復調データのＲＡＭへの書
込みを制御、実行するＲＡＭ制御回路である。

【００１６】ここで、図５により、光ディスク１に記憶
されるディジタル信号の処理単位であるセクタの構造の
一例についてを、また図６により、同期パターンの構造
の一例についてを、それぞれ説明する。

【００１７】図５に示すように、変調前のデータの単位
である１データセクタ５Ｄは、１７２バイト×１２を１
単位とし、その中に１データセクタ毎に付加されディス
ク上の物理アドレスを示す５ＢのセクタＩＤ（４バイ
ト）と、５ＣのセクタＩＤ訂正符号（２バイト）と、メ
インデータ１〜１２と、付加データとで構成される。

【００１８】このデータセクタ複数で構成され、誤り訂
正を行う単位である訂正ブロック５Ａは、行方向のデー
タに対して訂正を行う５ＥのＰＩ訂正符号と、誤り訂正
の単位であるデータセクタ１６個分をならべた後の、列
方向のセクタデータに対して訂正を行う５ＦのＰＯ訂正
符号で、１訂正ブロック５Ａを構成する。

【００１９】ディスクにこのような構成のディジタルデ
ータを記録する前には、訂正ブロック内で行単位のイン
ターリーブ処理を行った後、１データセクタ単位毎に１
バイト（８ビット）単位のデータを１６ビットに変調す
る８−１６変調処理、同期パターンの付加を行い、５Ｇ
に示す構成の１記録セクタ単位でディスクに記録する。
変調後のデータは、１４５６ビット単位で３２ビットの
同期パターン（ＳＹ０〜ＳＹ７）が付加されて１同期フ
レームを構成した後、ＳＹ０を含む同期フレームを先頭
にＳＹ５、ＳＹ１、ＳＹ５、ＳＹ２、……を含む同期フ
レームの順で、シリアルデータ形式でディスク上の記録
ピットとして刻まれる。

【００２０】この１記録セクタに含まれる同期パターン
の構成は、図６に示すように、３２ビット中、ＳＹ０〜
ＳＹ７にわたり共通の同期パターン下位ビットが２２ビ
ット、同期パターンの種別コードを示す同期パターン上
位ビット（Ｂ０〜Ｂ９）が１０ビットで構成される。

【００２１】図１において、光ディスク１に刻まれてい
る記録ピットはピックアップ２で読み取られ、１ビット
シリアル形式のビットデータとして伝送される。リード
チャネル回路３においては、ビットデータに対して同期
した周期ｆのビットクロックを生成した後、ビットデー
タに対してシリアル−パラレル変換を行い、リードデー
タ０、１とそれに同期した（２×ｆ）周期のリードクロ
ックが出力される。このリードデータ０、１とリードク
ロックは、位相合せ回路４においてデータとクロックの
位相がそろえられ、シフトレジスタＡ５、Ｂ６に伝送さ
れる。

【００２２】ここで、図２に、リードデータ０、１とリ
ードクロックのタイミング関係、および位相合せ回路４
におけるタイミングの一例を、また、図３に位相合せ回
路４の構成の一例を、それぞれ示す。

【００２３】図２において、ディスクから読み取られデ
ィジタル化されたビットデータとそれに同期した周期ｆ
のビットクロックに対し、シリアル−パラレル変換を行
い、リードデータ０、１と（２×ｆ）周期のリードクロ
ックを得る。リードデータ０はリードクロックの立ち下
がりエッジ、リードデータ１は立上がりエッジにそれぞ
れ同期して、リードチャネル回路３から出力される。こ
のリードデータ０、１とリードクロックの位相をそろえ
る経過を示したタイミングが、図２の（ａ）〜（ｅ）で
あり、位相合せ回路４とシフトレジスタＡ５、Ｂ６の内
部構成の一例を示す図３に対応している。

【００２４】図３の位相合せ回路４において、リードデ
ータ０に対しては、リードクロックの立下がりエッジで
フィリップフロップを通し（図３の（ｂ））、リードデ
ータ１に対しては、リードクロックの立上がりエッジで
フィリップフロップを通し（図３の（ａ））、リードデ
ータを位相合せ回路４の内部で一時的に確定する。次
に、図３の（ａ）のデータに対しては、リードクロック
の立ち下がりエッジでフィリップフロップを通す（図２
の（ｃ））。これでリードチャネル回路からのリードデ
ータ０、１は、リードクロックの立ち下がりエッジにそ
れぞれ同期し、位相がそろえられたことになる。この図
３の（ｂ）、（ｃ）のタイミングで、シフトレジスタＡ
５、Ｂ６にそれぞれ伝送され、シフトレジスタＡ５、Ｂ
６では、リードクロックの立上がりエッジに同期してデ
ータを取り込み、リードデータ０、１に対するデータシ
フトを行う（図３の（ｄ）、（ｅ））。

【００２５】図１において、位相合せ回路４から出力さ
れた２ビットのリードデータは、それぞれシフトレジス
タＡ５、Ｂ６においてリードクロックに同期してシフト
され、シフトレジスタＡ５、Ｂ６に格納されたデータ列
より、同期パターン下位２２ビットのデコードを行う。

【００２６】しかしながら、シフトレジスタＡ５、Ｂ６
に格納された同期パターン下位の先頭ビット（図６のＢ
０）は、どちらのシフトレジスタに格納されているのか
この時点では不明である。ここで、図６で説明した構成
の同期パターンがシフトレジスタＡ５、Ｂ６にどのよう
に格納され、同期パターンのデコードが行われるのか
と、同期パターン以降に連続してシフトレジスタＡ５、
Ｂ６に格納される復調データの伝送の様子を、図４を用
いて説明する。

【００２７】図４において、例えばシフトレジスタＡは
１８ビット、シフトレジスタＢは１７ビットで構成さ
れ、それぞれのシフトレジスタの各ビットに、シフトレ
ジスタ番号０から３４までが付けられている。シフトレ
ジスタＡ、Ｂに格納される同期パターンは、先頭ビット
Ｂ０がシフトレジスタＡへ伝送されるデータ伝送状態
（４−１）と、先頭Ｂ０がシフトレジスタＢへ伝送され
るデータ伝送状態（４−２）とに分けられる。

【００２８】データ伝送状態（４−１）において、同期
パターン下位のデコード範囲は、レジスタ番号１から２
２までの範囲であり、同期パターン上位ビットのデコー
ド範囲は、下位ビットパターンのデコードにリードクロ
ック１クロックを要する場合、レジスタ番号２５から３
４までの範囲である。また、同期パターン以降に連続し
て格納される復調データは、復調処理を行う１６ビット
のデータ（Ｄ０〜Ｄｆ）と、復調ルールに必要な例えば
次の復調データ１６ビットの内０ビット目と１２ビット
目のデータビットがシフトレジスタに格納される。同期
パターン下位ビットが格納されてから１５クロック後
に、レジスタ番号１５〜３０のビットに対しデータ復調
が行われ、復調ルールに必要なレジスタ番号１４と２に
格納されるデータは、次のデータ復調の際に用いられ
る。この後のデータ復調は、８クロックデータシフトさ
れる毎に行われる。

【００２９】データ伝送状態（４−２）においては、同
期パターン下位のデコード範囲は、レジスタ番号０から
２１までの範囲であり、同期パターン上位ビットのデコ
ード範囲は、同様に、１クロック遅れのレジスタ番号２
４から３３までの範囲である。また、データ復調に必要
なデータ（Ｄ０〜Ｄｆと次の復調データの０、１２ビッ
ト目）がシフトレジスタに格納されるまで１５クロック
要し、データ復調はレジスタ番号１４から２９までの範
囲のビットに対して行われ、レジスタ番号１３と１に格
納されるデータは、次のデータの復調の際に用いられ
る。この後のデータ復調は、８クロックシフトされる毎
に行われる。

【００３０】以上のように、リードデータ０、１に含ま
れて伝送される同期パターンの検出を行う場合、２通り
のデータ伝送状態が存在し、それに応じてシフトレジス
タのデコードビットが異なる同期パターンのデコーダが
必要で、上位同期パターンのデコードやデータ復調の際
には、伝送状態に応じたシフトレジスタのビット選択が
必要となる。

【００３１】図１における同期パターン下位デコーダＡ
７に接続されるシフトレジスタのデコードビットは、レ
ジスタ番号１から２２の範囲であり、データ転送状態
（４−１）における下位パターンのデコードを行う。同
期パターン下位デコーダＢ８に接続されるシフトレジス
タのデコードビットは、レジスタ番号０から２１の範囲
であり、データ転送状態（４−２）における下位パター
ンのデコードを行う。

【００３２】シフトレジスタＡ７、Ｂ８に格納されるデ
ータに対して同期パターン下位２２ビットのデコード
を、同期パターン下位デコーダＡ７、Ｂ８で同時に行
い、同期検出判定回路９において、デコーダＡ７、Ｂ８
それぞれのデコード出力とウインドゥ生成回路１０で生
成された同期検出ウインドゥから、同期パターンの検出
の判定を行う。また、２つのデコード出力からデータ伝
送状態（４−１）あるいは（４−２）を判定し、シフト
レジスタに対し同期パターン上位のデコードビット、デ
ータの復調ビットの選択を判定する。

【００３３】ラッチタイミング生成回路１１では、同期
パターンの検出判定に従い、データ伝送状態（４−１）
と（４−２）に応じた復調データのラッチタイミングを
生成する。上位デコードビット選択回路１３では、デコ
ードビットの選択判定に従い上位ビットのデコード範囲
を選択し、選択ビットを同期パターン上位デコーダ１４
に出力する。同期パターン上位デコーダ１４では、上位
ビットＢ０〜Ｂ９のデコードを行い、同期パターンコー
ド（ＳＹ０〜ＳＹ７）を出力する。

【００３４】また、復調データビット選択回路１２も復
調ビットの選択判定に従い、復調ビットの範囲、次のデ
ータ復調に必要なビットを選択し、選択ビットをデータ
復調回路１５に出力する。データ復調回路１５では、選
択されたビットに従い復調処理を実行し、復調データ
は、データラッチ１６においてラッチタイミングでラッ
チされる。

【００３５】同期パターン上位デコーダ１４から出力さ
れる同期パターンコード（ＳＹ０〜ＳＹ７）は、記録セ
クタの先頭を示すＳＹ０から順に、ＳＹ５、ＳＹ１、…
…、ＳＹ４、ＳＹ７の順番でデコードされ、出力され
る。ウインドゥ生成回路１０において、例えばＳＹ３、
ＳＹ７、ＳＹ４、ＳＹ７の順番でコードが検出された場
合、次の同期パターンはＳＹ０のはずであり、この場合
ＳＹ０検出用のウインドゥを生成する。このＳＹ０検出
用のウインドゥが生成された場合、同期検出判定回路９
は、このウインドゥ内で同期パターンの下位ビットが検
出されたと判定されたなら、セクタＩＤ検出回路１７に
対してＳＹ０の直後に付加されているセクタＩＤの検出
を行わせる。

【００３６】検出されたセクタＩＤは、アクセス制御回
路１８においてマイコンなどから指定された目標セクタ
ＩＤと比較され、セクタＩＤが一致したのであれば、Ｒ
ＡＭ制御回路１９においてＲＡＭへの復調データ書込み
が開始される。また、同期パターンコードのデコード結
果に従い、ＲＡＭアドレスの生成も行う。

【００３７】以上のように、本第１実施形態において
は、２ビットのリードデータ０、１に含まれ伝送される
同期パターンを検出する際、同期パターンの先頭ビット
Ｂ０が２ビットデータのどちらのビットから伝送されて
くるのかが不明でも、同期パターンの検出を正しく行う
ことができ、同期パターン以降に連続して伝送されるデ
ータに対して正しいデータ復調を行うことができる。ま
た、同期パターンの検出毎に、復調データのレジスタビ
ットの選択、ラッチタイミングの更新が行われるので、
データ伝送途中で先頭ビットＢ０のずれが生じた場合で
も、新たに同期パターンの検出を行うことができ、正し
いデータ復調を行うことができる。

【００３８】上述した第１実施形態において、ディスク
から読み取られた１ビットシリアル形式のビットデータ
に同期したビットクロックの周期をｆとすると、２ビッ
トのリードデータ０、１は、（２×ｆ）の周期のリード
クロックで伝送され位相合せ回路４に入力される。同期
パターンの検出は、図５に示した１同期フレーム（３２
＋１４５６）ビットの伝送に必要なリードクロック数７
４４クロック毎に１回検出され、また、データ復調が１
６ビットデータを８ビットに復調する方式であるため、
リードクロック数８クロックで１回の復調データが得ら
れ、ＲＡＭに転送される。

【００３９】つまり、データ復調手段１５への単位時間
当たりのデータ転送量を示す（２×ｆ）周期のリードク
ロック数と、ＲＡＭへのデータ転送量を示す復調データ
の単位時間当たりの転送回数の関係は、ＲＡＭへのデー
タ転送単位が１回につき８ビットである場合、８：１の
関係である。また、データ復調手段１５への単位時間当
たりのデータ転送量を示す（２×ｆ）周期のリードクロ
ック数と、ＲＡＭに書込まれた１データセクタ中のメイ
ンデータに対して読み出しを行う際のデータ転送量を示
すＲＡＭからの単位時間当たりの転送回数の関係は、Ｒ
ＡＭからのデータ転送単位が１回につき８ビットであ
り、誤り訂正符号などのメインデータ以外の冗長なデー
タ量が全体のデータ量に対し５０％以下であるとする
と、８：１〜１６：１の範囲の関係である。

【００４０】これに対して、ディスクから読み取られた
１ビットシリアルデータとそれに同期した周期ｆのビッ
トクロックそのままで、同期パターンの検出、復調を行
おうとすると、同期パターンの検出は１同期フレームの
伝送に必要なビットクロック数１４８８クロック毎に１
回検出され、また、ビットクロック数１６クロックで１
回の復調データが得られＲＡＭに転送される。つまり、
単位時間当たりの周期ｆのビットクロック数と復調デー
タのＲＡＭへの転送回数との関係は、上記条件と同じ場
合１６：１であり、ＲＡＭからのメインデータ転送量と
の関係は、１６：１〜３２：１の範囲の関係である。

【００４１】従って、第１実施形態の適用例として、位
相合せ回路以降のディジタル信号処理を行う回路を、半
導体チップに集積した際には、（２×ｆ）のクロック周
期で同期パターンの検出、データ復調処理が行えるた
め、データ転送レートを維持したまま、半導体チップ全
体の消費電力の上昇を押さえることができる。

【００４２】図７は、本発明の第１実施形態に係るディ
ジタル信号処理回路の構成を示すブロック図であり、同
図において、図１の第１実施形態と均等なものには同一
符号を付し、その説明は重複を避けるため割愛する。

【００４３】図７において、３はリードチャネル回路
で、先に説明されたフォーマットのデータが記録された
光ディスク１から、ピックアップ２によって読み取られ
た１ビットシリアルデータに対し、ＰＬＬを通じてデー
タに同期した周期ｆのビットクロックを生成した後、シ
リアルデータに対しシリアル−パラレル変換を行い、４
ビットのリードデータ０、１、２、３と（４×ｆ）周期
のリードクロックを出力する。２０は、リードデータ０
〜３とリードクロックの位相をそろえた後のリードデー
タ２に対してデータシフトを行うシフトレジスタＣ、２
８は、リードデータ３に対してデータシフトを行うシフ
トレジスタＤ、２１は同期パターン下位デコーダＣ、２
９は同期パターン下位デコーダＤである。

【００４４】図７において、光ディスク１に刻まれてい
る記録ピットはピックアップ２で読み取られ、１ビット
シリアル形式のビットデータとして伝送される。リード
チャネル回路３においては、ビットデータに対して同期
した周期ｆのビットクロックを生成した後、ビットデー
タに対してシリアル−パラレル変換を行い、４ビットの
リードデータ０、１、２、３とそれに同期した（４×
ｆ）周期のリードクロックが出力される。このリードデ
ータ０、１、２、３とリードクロックは、位相合せ回路
４においてデータとクロックの位相がそろえられ、シフ
トレジスタＡ５、Ｂ６、Ｃ２０、Ｄ２８に伝送される。

【００４５】しかしながら、シフトレジスタＡ、Ｂ、
Ｃ、Ｄに伝送される同期パターンの先頭ビット（図６の
Ｂ０）は、どのシフトレジスタに格納されているのかこ
の時点では不明である。ここで、図６で説明した構成の
同期パターンがシフトレジスタＡ、Ｂ、Ｃ、Ｄにどのよ
うに格納され、同期パターンのデコードが行われるのか
と、また、同期パターン以降に連続してシフトレジスタ
Ａ、Ｂ、Ｃ、Ｄに格納される復調データの伝送の様子
を、図８、図９を用いて説明する。

【００４６】図８、図９において、例えばシフトレジス
タＡ５、Ｂ６、Ｃ２０はそれぞれ１０ビット、シフトレ
ジスタＤ２８は９ビットで構成され、それぞれのシフト
レジスタの各ビットにシフトレジスタ番号０から３８ま
でが付けられている。シフトレジスタＡ、Ｂ、Ｃ、Ｄに
格納される同期パターンは、同期パターンの先頭ビット
Ｂ０がシフトレジスタＡ５へ伝送されるデータ伝送状態
（８−１）と、シフトレジスタＢ６へ伝送されるデータ
伝送状態（８−２）と、シフトレジスタＣ２０へ伝送さ
れるデータ伝送状態（８−３）と、シフトレジスタＤ２
８へ伝送されるデータ伝送状態（８−４）とに分けられ
る。

【００４７】データ伝送状態（８−１）において、同期
パターン下位のデコード範囲は、レジスタ番号１から２
２までの範囲であり、同期パターン上位のデコード範囲
は、下位ビットパターンのデコードにリードクロック１
クロックを要する場合、レジスタビット番号２７から３
６までの範囲である。また、同期パターン以降に連続し
て格納される復調データは、復調処理を行う１６ビット
のデータと、データの復調ルールに必要な、例えば次の
復調データ１６ビットの内０ビット目と１２ビット目の
データビットが、シフトレジスタに格納される。同期パ
ターン下位ビットが格納されてから７クロック後に、レ
ジスタ番号１３から２８のビットに対しデータ復調が行
われ、復調ルールに必要なレジスタ番号１２と０に格納
されるデータは、次のデータ復調の際に用いられる。こ
の後のデータ復調は、４クロックデータシフトされる毎
に行われる。

【００４８】データ伝送状態（８−２）においては、同
期パターン下位のデコード範囲は、レジスタ番号２から
２３までの範囲であり、同期パターン上位ビットのデコ
ード範囲は、同様に１クロック遅れのレジスタビット番
号２８から３７までの範囲である。また、データ復調に
必要なデータがシフトレジスタに格納されるまで７クロ
ック要し、データ復調はレジスタ番号１４から２９まで
の範囲のビットに対して行われ、復調ルールに必要なレ
ジスタ番号１３と１に格納されるデータは、次のデータ
の復調の際に用いられる。この後のデータ復調は、４ク
ロックシフトされる毎に行われる。

【００４９】データ伝送状態（８−３）においては、同
期パターン下位のデコード範囲は、レジスタ番号３から
２４までの範囲であり、同期パターン上位のデコード範
囲は、同様に１クロック遅れのレジスタビット番号２９
から３８までの範囲である。また、データ復調に必要な
データがシフトレジスタに格納されるまで７クロック要
し、データ復調はレジスタビット番号１５から３０まで
の範囲のビットに対して行われ、復調ルールに必要なレ
ジスタ番号１４と２に格納されるデータは、次のデータ
の復調の際に用いられる。この後のデータ復調は、４ク
ロックシフトされる毎に行われる。

【００５０】データ伝送状態（８−４）においては、同
期パターン下位のデコード範囲は、レジスタ番号０から
２１までの範囲であり、同期パターン上位ビットのデコ
ード範囲は、同様に１クロック遅れのレジスタビット番
号２６から３５までの範囲である。また、データ復調に
必要なデータがシフトレジスタに格納されるまで、この
場合８クロック要し、データ復調はレジスタビット番号
１６から３１までの範囲のビットに対して行われ、復調
ルールに必要なレジスタ番号１５と３に格納されるデー
タは、次のデータの復調の際に用いられる。この後のデ
ータ復調は、４クロックシフトされる毎に行われる。

【００５１】以上のように、リードデータ０、１に含ま
れる同期パターンの検出を行う場合、４通りのデータ伝
送状態が存在し、それに応じてシフトレジスタのデコー
ドビットが異なる同期パターン下位のデコーダが必要
で、上位同期パターンのデコードやデータ復調の際に
は、伝送状態に応じたシフトレジスタのビット選択が必
要となる。また、同期パターン下位ビットがシフトレジ
スタに格納されてから復調データが格納されるまでに必
要なリードクロック数が、データ転送状態により異なる
ため、復調データのラッチタイミングの生成を、それに
従い調整する必要がある。

【００５２】図７における同期パターン下位デコーダＡ
７に接続されるシフトレジスタのデコードビットは、レ
ジスタ番号１から２２の範囲であり、データ転送状態
（８−１）における下位パターンのデコードを行う。同
期パターン下位デコーダＢ８に接続されるシフトレジス
タのデコードビットは、レジスタ番号２から２３の範囲
であり、データ転送状態（８−２）における下位パター
ンのデコードを行う。同期パターン下位デコーダＣ２１
に接続されるシフトレジスタのデコードビットは、レジ
スタ番号３から２４の範囲であり、データ転送状態（８
−３）における下位パターンのデコードを行う。同期パ
ターン下位デコーダＤ２９に接続されるシフトレジスタ
のデコードビットは、レジスタ番号０から２１の範囲で
あり、データ転送状態（８−４）における下位パターン
のデコードを行う。

【００５３】シフトレジスタＡ５、Ｂ６、Ｃ２０、Ｄ２
８に格納されるデータに対して、同期パターン下位２２
ビットのデコードを、同期パターン下位デコーダＡ７、
Ｂ８、Ｃ２１、Ｄ２９で同時に行い、同期検出判定回路
９において、それぞれのデコード出力とウインドゥ生成
回路１０で生成された同期検出ウインドゥから、同期パ
ターンの検出を判定を行う。また、４つのデコード出力
からデータ伝送状態（８−１）〜（８−４）を判定し、
シフトレジスタに対し同期パターン上位のデコードビッ
ト、データの復調ビットの選択を判定する。

【００５４】ラッチタイミング生成回路１１では、同期
パターンの検出判定に従い、データ伝送状態（８−１）
〜（８−４）に応じた復調データのラッチタイミングを
生成する。上位デコードビット選択回路１３では、デコ
ードビットの選択判定に従い上位ビットのデコード範囲
を選択し、選択ビットを同期パターン上位デコーダ１４
に出力する。同期パターン上位デコーダ１４では、同期
パターン上位ビットＢ０〜Ｂ９のデコードを行い、同期
パターンのコード（ＳＹ０〜ＳＹ７）を出力する。

【００５５】また、復調データビット選択回路１２も復
調ビットの選択判定に従い、復調ビットの範囲、次のデ
ータ復調に必要なビットを選択し、選択ビットをデータ
復調回路１５に出力する。データ復調回路１５では、選
択されたビットに従い復調処理を実行し、復調データ
は、データラッチ回路１６においてラッチタイミングで
ラッチされる。

【００５６】それ以降のＳＹ０検出用のウインドゥ生
成、セクタＩＤの検出、目標セクタに対するアクセス、
ＲＡＭ制御の動作は、前述した第１実施形態と同様であ
る。

【００５７】以上のように、本第２実施形態において
は、４ビットのリードデータ０、１、２、３に含まれ伝
送される同期パターンを検出する際、同期パターンの先
頭ビットＢ０が４ビットデータのどのビットから伝送さ
れてくるのかが不明でも、同期パターンの検出を正しく
行うことができ、同期パターン以降に連続して伝送され
るデータに対して正しいデータ復調を行うことができ
る。また、同期パターンの検出毎に、復調データのレジ
スタビットの選択、ラッチタイミングの更新を行うの
で、データ伝送途中で同期パターンの先頭ビットのずれ
が生じた場合でも、新たに同期パターンの検出を行うこ
とができ、正しいデータ復調を行うことができる。

【００５８】上述した第２実施形態において、ディスク
から読み取られた１ビットシリアル形式のビットデータ
に同期したビットクロックの周期をｆとすると、４ビッ
トのリードデータ０、１、２、３は、（４×ｆ）の周期
のリードクロックで伝送され位相合せ回路４に入力され
る。同期パターンの検出は、図５で説明した１同期フレ
ーム（３２＋１４５６）ビットの伝送に必要なリードク
ロック数３７２クロック毎に１回検出され、また、デー
タ復調が１６ビットデータを８ビットに復調する方式で
あるため、リードクロック数４クロックで１回の復調デ
ータが得られＲＡＭに転送される。

【００５９】つまり、データ復調手段１５への単位時間
当たりのデータ転送量を示す（４×ｆ）周期のリードク
ロック数と、ＲＡＭへのデータ転送量を示す復調データ
の単位時間当たりの転送回数の関係は、ＲＡＭへのデー
タ転送単位が１回につき８ビットである場合、４：１の
関係である。また、データ復調手段１５への単位時間当
たりのデータ転送量を示す（４×ｆ）周期のリードクロ
ック数と、ＲＡＭに書込まれた１データセクタ中のメイ
ンデータに対して読み出しを行う際のデータ転送量を示
す単位時間当たりの転送回数の関係は、ＲＡＭからのデ
ータ転送単位が１回につき８ビットであり、誤り訂正符
号などのメインデータ以外の冗長なデータ量が全体のデ
ータ量に対し５０％以下であるとすると、４：１〜８：
１の範囲の関係である。

【００６０】これに対して、ディスクから読み取られた
１ビットシリアルデータとそれに同期した周期ｆのビッ
トクロックそのままで、同期パターンの検出、復調を行
おうとすると、同期パターンの検出は１同期フレームの
伝送に必要なビットクロック数１４８８クロック毎に１
回検出され、また、ビットクロック数１６クロックで１
回の復調データが得られＲＡＭに転送される。つまり、
単位時間当たりの周期ｆのビットクロック数と復調デー
タのＲＡＭへの転送回数との関係は、上記条件と同じ場
合１６：１であり、ＲＡＭからのメインデータ転送量と
の関係は１６：１〜３２：１の範囲の関係である。

【００６１】従って、本第２実施形態の適用例として、
位相合せ回路以降のディジタル信号処理を行う回路を、
半導体チップに集積した際には、（４×ｆ）のクロック
周期で同期パターンの検出、データ復調処理が行えるた
め、データ転送レートを維持したまま、半導体チップ全
体の消費電力の上昇を更に押さえることができる。

【００６２】図１０は、本発明の第３実施形態に係るデ
ィジタル信号処理回路の構成を示すブロック図であり、
同図において、図１の第１実施形態と均等なものには同
一符号を付し、その説明は重複を避けるため割愛する。

【００６３】図１０において、１はデータの書込みが可
能な光ディスク、２２は、光ディスク１上にあらかじめ
刻まれた物理アドレスの先頭を示すＡＭ（アドレスマー
ク）パターンのデコードを行うＡＭパターンデコーダ
Ａ、２３は、同じくＡＭパターンのデコードを行うＡＭ
パターンデコーダＢ、２４は、光ディスク１上のデータ
の書込みが可能な記録領域において記録セクタの先頭を
示すＰＳ（プリシンク）パターンのデコードを行うＰＳ
パターンデコーダＡ、２５は、同じくＰＳパターンのデ
コードを行うＰＳパターンデコーダＢである。

【００６４】ここで、図１１により、データの書込みが
可能な光ディスク１に記憶されるディジタル信号の処理
単位であるセクタの構造について説明する。

【００６５】図１１に示すように、光ディスク１に記録
する単位である１セクタは、あらかじめディスク上に記
録されているプリフォーマット部（Header：ヘッダ部と
Mirror：ミラー部）と、データの書込みが可能な記録部
とに大きく分けられ、プリフォーマット部のヘッダ部
は、更にヘッダ１からヘッダ４で構成される。

【００６６】ヘッダ１から４の内部構成は、ディスク回
転数の変動時においてもディスクからの読み取り信号を
ＰＬＬに追従させるための連続的な繰返しパターンが記
録されているＶＦＯ１（３６バイト）、ＶＦＯ２（８バ
イト）と、ディスク上の物理アドレスの先頭を示すパタ
ーンが記録される４８ビット（３バイト）のＡＭ（アド
レスマーク）１１Ａと、ディスク上の物理アドレスが記
録された１１ＢのＰＩＤ１〜４（４バイト）と、ＰＩＤ
に対するエラー訂正を行う１１ＣのＩＥＤ１〜４（２バ
イト）と、ＰＩＤ、ＩＥＤデータを変調する際の変調法
則のつじつまを合わせるためのＰＡ（ポスト・アンブ
ル）１、２（１バイト）とで、構成されている。

【００６７】記録部は、書込む記録データ領域を保護す
る目的のＧａｐ（ギャップ）、Ｇｕａｒｄ１、２（ガー
ド１、２）、Ｂｕｆｆｅｒ（バッファ）領域と、記録領
域におけるディスクからの読み出し信号をＰＬＬに追従
させるためのＶＦＯ３と、記録データ領域の先頭を示す
４８ビット（３バイト）のＰＳ（プリシンク）１１Ｄ
と、図５で説明した構成の１記録セクタがそのまま記録
される２４１８バイトのデータ部１１Ｅと、記録データ
部最後に記録される変調データに対して変調法則のつじ
つまを合わせるための１バイトのＰＡ３（ポスト・アン
ブル）とで、構成される。

【００６８】図１０において、光ディスク１からピック
アップ２によって読み取られた再生信号は、１ビットシ
リアル形式のビットデータとして伝送される。第１実施
形態と同様に、リードチャネル回路３においては、ビッ
トデータに対して同期した周期ｆのビットクロックを生
成した後、ビットデータに対して２ビットにシリアル−
パラレル変換を行い、得られるリードデータ０、１とそ
れに同期した（２×ｆ）周期のリードクロックが出力さ
れる。このリードデータ０、１とリードクロックは、位
相合せ回路４においてデータとクロックの位相がそろえ
られた後、シフトレジスタＡ５、Ｂ６に伝送され、リー
ドクロックに同期してリードデータ０、１に対するデー
タシフトを行い、シフトレジスタＡ５、Ｂ６に格納され
たデータ列より同期パターン下位のデコードを行う。

【００６９】本第３実施形態におけるデータ転送状態
は、２ビットリードデータのため２通りのデータ伝送状
態が存在し、伝送されるデータに含まれ検出を行う特定
パターンの最大ビット長がＡＭあるいはＰＳパターンの
４８ビットのため、例えばシフトレジスタＡ５は２５ビ
ット、シフトレジスタＢ６は２４ビットで構成し、シフ
トレジスタ番号０から４８が付けられる。

【００７０】データ転送状態についてはＡＭパターン、
ＰＳパターンに対してレジスタ番号１から４８の範囲
で、同期パターン下位ビットに対してはレジスタ番号１
から２２の範囲で、同期パターン上位に対してはレジス
タ番号２５から３４の範囲で、それぞれデコードを行
い、データ復調の際は、レジスタ番号１５から３０の範
囲と、レジスタ番号１４、２のデータに対して復調を行
うデータ転送状態と、ＡＭパターン、ＰＳパターンに対
してレジスタ番号０から４７の範囲で、同期パターン下
位ビットに対してはレジスタ番号０から２１の範囲で、
同期パターン上位に対してはレジスタ番号２４から３３
の範囲で、それぞれデコードを行い、データ復調の際
は、レジスタ番号１４から２９の範囲と、レジスタ番号
１３、１のデータに対して復調を行うデータ伝送状態と
に分けらる。

【００７１】図１０において、ＡＭパターンデコーダＡ
２２とＰＳパターンデコーダＡ２４に接続されるシフト
レジスタＡ、Ｂのデコード範囲は、レジスタ番号１から
４８の範囲であり、また、同期パターン下位デコーダＡ
７に接続されるシフトレジスタのデコード範囲は、レジ
スタ番号１から２２の範囲であり、検出を行う各パター
ンの先頭ビットがシフトレジスタＡ５より伝送されるデ
ータ伝送状態における各パターンのデコードを行う。Ａ
ＭパターンデコーダＢ２３とＰＳパターンデコーダＢ２
５に接続されるシフトレジスタＡ、Ｂのデコード範囲
は、レジスタ番号０から４７の範囲であり、また、同期
パターン下位デコーダＢ８に接続されるシフトレジスタ
のデコード範囲は、レジスタ番号０から２１の範囲であ
り、検出を行う各パターンの先頭ビットがシフトレジス
タＢ６より伝送されるデータ伝送状態における各パター
ンのデコードを行う。

【００７２】プリフォーマット部が再生され、シフトレ
ジスタＡ５、Ｂ６にＡＭパターンが伝送されると、ＡＭ
パターンデコーダＡ２２、Ｂ２３で平行してデコードが
行われ、そのデコード結果より、ＡＭ検出判定回路２６
においてＡＭパターンの検出を判定する。また、２つの
デコード出力からデータ伝送状態を判定し、シフトレジ
スタに対しＡＭパターン以降に伝送される物理ＩＤ（Ｐ
ＩＤ）、訂正符号（ＩＥＤ）に対するデータ復調を行う
ための復調ビットの選択を判定する。

【００７３】ラッチタイミング生成回路１１では、ＡＭ
パターンの検出判定に従い、データ伝送状態に応じた復
調データのラッチタイミングを生成する。復調データビ
ット選択回路１２は、復調ビットの選択判定に従いシフ
トレジスタビットを選択し、選択ビットをデータ復調回
路１５に出力する。

【００７４】データ復調回路１５では、選択されたレジ
スタビットに対する復調処理を実行し、復調データは、
データラッチ１６においてラッチタイミングでラッチさ
れる。セクタＩＤ検出回路１７ではＡＭパターンの検出
判定に従い、復調されラッチされたデータに対して物理
ＩＤの検出、誤り訂正を行う。この後、ＡＭパターンは
３回伝送されるが、その都度ＡＭパターンのデコードが
平行して行われ、パターンの検出の度に、物理ＩＤ、Ｉ
ＥＤに対するデータ復調のビット選択、ラッチタイミン
グの更新、物理ＩＤの検出、誤り訂正が行われる。

【００７５】プリフォーマット部の再生に続き記録部の
再生が開始され、シフトレジスタＡ５、Ｂ６に記録デー
タの先頭を示すＰＳパターンが伝送されると、ＰＳパタ
ーンデコーダＡ２４、Ｂ２５で平行してデコードが行わ
れ、そのデコード結果により、ＰＳ検出判定回路２７に
おいてＰＳパターンの検出を判定する。

【００７６】ここで、ＰＳパターンデコーダＡ２４、Ｂ
２５のそれぞれにおいて行われる、ＰＳパターンデコー
ドの過程を、図１２を用いて説明する。

【００７７】ＰＳパターンは、ＡＭパターンと同じ４８
ビットで構成されるが、書き換えが可能な記録領域に存
在するため、データ再生の信頼性はディスク上にあらか
じめ刻まれているプリフォーマット部のＡＭパターンに
比べ低く、４８ビット全てのビットが正しく再生される
とは限らない。この多数ビットで構成されるＰＳパター
ンに対し４８ビットそのままをデコードする構成をとる
と、ＰＳパターンの検出確率が下がり、最悪の場合には
まったく検出できず、ＰＳ以降に連続する記録データの
再生が最悪の場合不可能となる。

【００７８】図１２は、本実施形態によるＰＳ検出デコ
ーダの構成の一例を示しており、４８ビットのＰＳパタ
ーンを１２分割し、それぞれ分割した４ビットに対しデ
コードを行う専用デコーダを設け、それぞれのデコード
結果を、２ビット加算器、４ビット加算器を用いて加算
を行い、結果として４ビットの加算結果を得るようにし
ている。この結果を、システムコントローラ等を介して
設定される４ビットのＰＳ検出レベルと比較し、その検
出レベルと等しい或いはそれよりも大きければＰＳパタ
ーンが検出されたとして判定され、デコード結果を出力
する。このようなレベル設定によるＰＳパターンの検出
を行うことにより、ディスク毎のばらつきが吸収され、
ディスク再生の信頼性が向上する。

【００７９】ＰＳ検出判定回路２７からのＰＳパターン
検出判定に従い、ウインドゥ生成回路１０において、記
録データの先頭を示すＳＹ０の検出用ウインドゥを生成
する。また、データの再生信頼性が低い記録領域内でＳ
Ｙ０未検出の場合でも、データ復調が行えるように、Ｐ
Ｓ検出時点でデータ復調を行うビットの選択を行い、復
調データのラッチタイミングの生成を開始する。

【００８０】続いて、同期パターン下位デコーダＡ７、
Ｂ８で同期パターン下位２２ビットのデコードを平行し
て行い、そのデコード結果とＰＳ検出で生成されたウイ
ンドゥから、同期検出判定回路９において、１記録セク
タ先頭の同期パターンＳＹ０の検出を判定し、２つのデ
コード結果からデータ転送状態を新たに判定し、復調デ
ータビットの選択、同期パターン上位のビットの選択、
復調データのラッチタイミングの生成を新たに行う。

【００８１】この後、順次伝送される同期パターンの検
出の度に、復調データ、同期パターン上位のビット選択
が行われ、ラッチタイミングも新たに更新される。これ
と平行して、アクセス制御回路１８において、検出され
た物理ＩＤとアクセスを行う目標ＩＤが一致すると判断
されたのであれば、復調データはＲＡＭ制御回路１９を
通じてＲＡＭに書込まれる。

【００８２】以上のように、本第３実施形態において
は、２ビットのリードデータ０、１に含まれ伝送される
ＡＭパターン、ＰＳパターン、同期パターンを検出する
際、各パターンの先頭ビットが２ビットデータのどのビ
ットから伝送されてくるのかが不明でも、各パターンの
検出を正しく行うことができ、各パターン以降に連続し
て伝送されるデータに対して正しいデータ復調を行うこ
とができる。また、各パターンの検出毎に、復調データ
のビット選択、ラッチタイミングの更新を行うので、デ
ータ伝送途中で各パターンに対するビットずれが生じた
場合でも、新たにパターン検出を行うことができ、正し
いデータ復調を行うことができる。

【００８３】上述した第３実施形態において、ディスク
から読み取られた１ビットシリアル形式のビットデータ
に同期したビットクロックの周期をｆとすると、２ビッ
トのリードデータ０、１は、（２×ｆ）の周期のリード
クロックで伝送され位相合せ回路４に入力される。記録
領域の記録データに含まれる同期パターンの検出は、図
５で説明した１同期フレーム（３２＋１４５６）ビット
の伝送に必要なリードクロック数７４４クロック毎に１
回検出され、また、データ復調が１６ビットデータを８
ビットに復調する方式であるため、リードクロック数８
クロックで１回の復調データが得られＲＡＭに転送され
る。

【００８４】つまり、データ復調手段１５への単位時間
当たりのデータ転送量を示す（２×ｆ）周期のリードク
ロック数と、ＲＡＭへのデータ転送量を示す復調データ
の単位時間当たりの転送回数の関係は、ＲＡＭへのデー
タ転送単位が１回につき８ビットである場合、８：１の
関係である。また、データ復調手段への単位時間当たり
のデータ転送量を示す（２×ｆ）周期のリードクロック
数と、ＲＡＭに書込まれた記録データ中のメインデータ
に対して読み出しを行う際のデータ転送量を示す単位時
間当たりの転送回数の関係は、ＲＡＭからのデータ転送
単位が１回につき８ビットであり、誤り訂正符号などの
メインデータ以外の冗長なデータ量が全体のデータ量に
対し５０％以下であるとすると、８：１〜１６：１の範
囲の関係である。

【００８５】これに対して、ディスクから読み取られた
１ビットシリアルデータとそれに同期した周期ｆのビッ
トクロックそのままで、同期パターンの検出、復調を行
おうとすると、同期パターンの検出は１同期フレームの
伝送に必要なリードクロック数１４８８クロック毎に１
回検出され、また、ビットクロック数１６クロックで１
回の復調データが得られＲＡＭに転送される。つまり、
単位時間当たりの周期ｆのビットクロック数と復調デー
タのＲＡＭへの転送回数との関係は、１６：１であり、
ＲＡＭからのメインデータ転送量との関係は、１６：１
〜３２：１の範囲の関係である。

【００８６】従って、第３実施形態の適用例として、位
相合せ回路以降のディジタル信号処理を行う回路を、半
導体チップに集積した際には、（２×ｆ）のクロック周
期でＡＭパターン、ＰＳパターン、同期パターンそれぞ
れの検出、データ復調処理が行えるため、データ転送レ
ートを維持したまま、半導体チップ全体の消費電力の上
昇を押さえることができる。

【００８７】なお、図４、図８、図９に示したデータ転
送状態における、シフトレジスタのビット数、パターン
のデコードビット、復調の対象になるデータビットは、
前述した実施形態に限られるものではなく、リードデー
タ中に伝送されるパターン長、復調ルールに従って、必
要なシフトレジスタのビット数、デコード範囲、データ
ビットが決定される。

【００８８】また、図４の伝送状態（４−２）や図９の
伝送状態（８−４）における下位パターンのデコード範
囲は、図に示すよりも１リードクロック後のビット列を
デコードしても構わない。

【００８９】また、リードチャネル回路から伝送される
リードデータとリードクロックの位相関係は、前述した
実施形態に限られるものではなく、複数ビット全てのリ
ードデータを、リードクロックの立上がり或いは立ち下
がりエッジに同期させて伝送しても構わない。この場
合、リードデータを一旦フィリップフロップ等を通して
データを確定させ、シフトレジスタに伝送すればよい。
更に、位相合せ回路以降のディジタル信号処理回路を半
導体チップに集積した場合でも、同様に半導体チップ内
で一旦データを確定し、シフトレジスタに伝送すればよ
い。

【００９０】また、リードチャネル回路から出力される
リードクロックに同期したリードデータのビット数は、
前述した実施形態に限られるものではなく、３ビット、
５ビット、６ビットそれ以上でも構わない。その場合、
データ伝送状態は３通り、５通り、６通り、それ以上に
増え、シフトレジスタ、特定パターンのデコーダも３系
統、５系統、６系統、それ以上に増えることになる。復
調を行うデータのシフトレジスタビットの選択も３つ、
５つ、６つ、それ以上の場合で選択される。

【００９１】また、位相合せ回路以降のディジタル信号
処理システムを半導体チップ上に集積した場合、半導体
チップの入力ピンは、リードチャネル回路からのリード
データのビット数の分だけ存在し、それに同期したリー
ドクロックの入力ピンが１本存在することになる。この
ことは、半導体チップのユーザーズマニュアルに記載さ
れている入力、出力、入出力ピン一覧を参照することに
より明らかになる。

【００９２】また、ＰＳパターン等、パターン長の長い
パターンデコーダにおける分割ビット数、分割ビットに
対するデコーダの数、加算器の段数、ＰＳパターン検出
レベルのビット数も、前述した実施形態に限定されるも
のではない。

【００９３】また、ＰＳパターン検出レベルの設定は、
直接マイコンから設定するものに限らず、半導体チップ
で本発明のシステムを構築した場合、半導体チップの入
力ピン、あるいは半導体チップ上に設けられるインター
フェイスレジスタを介して設定しても構わない。この場
合、パターン検出レベルのビット数は、半導体チップの
ユーザーズマニュアルに記載されている入力、出力、入
出力ピン一覧や、マイコンインターフェイスのレジスタ
マップを参照することにより明らかになる。

【００９４】また、ディジタルデータを貯える記録媒体
は、前述した実施形態の光ディスクに限定されるもので
なく、取り扱うディジタルデータを１ビットシリアル形
式で読み出し、そのビットデータに同期したビットクロ
ックを生成、伝送されるビットデータに含まれる同期パ
ターンなど特定のパターンの検出、特定パターン以降の
伝送データに対して復調を行う形態のディジタル信号処
理システム、例えばテープ状の記録媒体の記録再生装
置、磁気ディスク記録媒体の記録再生装置において、ビ
ットデータに対しシリアル−パラレル変換を行った後の
リードデータをビットクロックを分周して得られるリー
ドクロックで伝送し、そのリードデータ中に含まれる同
期パターンなど特定のパターンの検出、特定パターン以
降の伝送データに対して復調を行う場合にも適用され
る。この場合も、位相合せ回路以降のディジタル信号処
理以降の回路を、半導体チップ上に設け実現した場合に
も、適用できる。

【００９５】また、リードチャネル回路から伝送される
ｎビットリードデータに対するリードクロックの本数
は、前述した実施形態に限られるものではなく、ｎビッ
トリードデータをリードクロックの本数分に分割後、分
割後のリードデータに対応したリードクロックに同期さ
せて伝送しても構わない。例えば、４ビットリードデー
タを２ビット毎に分割し、リードクロックの立ち上が
り、立ち下がりエッジに同期して、分割した２ビットリ
ードデータを伝送する場合もある。また極端な場合、ｎ
ビットリードデータをｎ分割し、１ビットリードデータ
を１本のリードクロックの片エッジに同期させ、伝送す
る場合もある。この場合、位相合わせ回路において、各
リードデータはそれに対応するリードクロックにより、
フィリップフロップで一旦確定後、１本のリードクロッ
クの片エッジに同期させられ、シフトレジスタに伝送さ
れる。ｎ個のシフトレジスタは、各リードデータに対し
データシフトを実行し、シフトレジスタビットの組み合
わせで同期パターンなど特定パターンのデコードを行
う。さらに、位相合わせ回路以降のディジタル信号処理
回路を半導体チップに集積した場合は、ｎ本のリードデ
ータ入力ピンと、分割したリードデータの本数分のリー
ドクロック入力ピンが存在することになる。このこと
も、半導体チップのユーザーズマニュアルに記載されて
いる入力、出力、入出力ピン一覧を参照することにより
明らかになる。

【００９６】また、半導体チップに集積される回路は、
位相合わせ回路以降のディジタル信号処理回路の範囲に
限定されるものではなく、ディスクからピックアップを
介して読み取られた１本の信号に対し、符号間干渉を防
ぐ波形等化処理後のアナログ信号を半導体チップに直接
入力し、それ以降の２値化処理（波形整形）、２値化デ
ータに対しビットデータと周期ｆのビットクロックを生
成するＰＬＬ処理、それをシリアルパラレル変換したｎ
ビットのリードデータと（ｎ×ｆ）周期のリードクロッ
クを生成する伝送処理、同期信号の検出とデータ復調を
行うディジタル信号処理を、同一の半導体チップで行う
場合にも、本発明が適用できる。この場合、ｉビットの
同期パターンとｊビットの復調単位データｈ個で構成さ
れる（ｉ＋ｊ×ｈ）ビットのフレームデータに対して、
同期信号の検出、データ復調を行う場合は、波形等化処
理後のアナログ信号に対する入力ビットレートｆ（ｆは
ディスクフォーマットで規定されており、ディスク回転
数の２倍、３倍、４倍、……と倍速の回転数で再生する
場合は、ｆも２倍、３倍、４倍、……となる）に対し、
（ｎ×ｆ）周期のリードクロックが出力され、（ｉ＋ｊ
×ｈ）／ｎ個分のリードクロックで１回の同期検出が行
われることになる。また、ｊビットをｋビットに復調す
る方法である場合、（ｎ×ｆ）周期のリードクロック１
個につきｋビットの復調データを得ることになる。この
リードクロックと同期検出信号、復調データは、半導体
チップのピンから出力される。このことも、半導体チッ
プのユーザーズマニュアルに記載されている入力、出
力、入出力ピン一覧を参照することにより明らかにな
る。

【００９７】

【発明の効果】以上のように本発明によれば、記録媒体
から読み取られた１ビットシリアル形式のビットデータ
に対し、それに同期した周期ｆのビットクロックを生成
し、シリアル−パラレル変換した後の例えば２ビットの
リードデータ０、１を（２×ｆ）周期のリードクロック
に同期して伝送し、そのリードデータ内に含まれて伝送
される同期パターンの検出、データ復調を行う際、同期
パターンの先頭ビットが２ビットデータのどちらのビッ
トから伝送されてくるのかが不明でも、同期パターンの
検出を正しく行うことができ、同期パターン以降に連続
して伝送されるデータに対して正しいデータ復調を行う
ことができる。また、同期パターンの検出毎に復調デー
タビットの選択、ラッチタイミングの更新を行うので、
データ伝送途中で同期パターンのビットずれが生じた場
合でも、新たに同期パターンの検出を行うことができ、
正しいデータ復調を行うことができる。従って、位相合
せ回路以降のディジタル信号処理を行う回路を半導体チ
ップに集積した際には、（２×ｆ）のクロック周期で同
期パターンの検出、データ復調処理が行えるため、デー
タ転送レートを維持したまま、半導体チップ全体の消費
電力の上昇を押さえることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るディジタル信号処
理回路の構成を示すブロック図である。

【図２】リードデータ０、１の伝送手法の一例を示すタ
イミングチャート図である。

【図３】本発明の第１実施形態における、位相合せ回路
とシフトレジスタＡ、Ｂの構成の一例を示すブロック図
である。

【図４】本発明の第１実施形態における、リードデータ
０、１で伝送される同期パターンおよび復調データの伝
送状態の一例を示す説明図である。

【図５】本発明の第１、第２実施形態に適用される、光
ディスクに記録される記録セクタの構成を示す説明図で
ある。

【図６】図５の記録セクタ中に含まれる同期パターンの
構成を示す説明図である。

【図７】本発明の第２実施形態に係るディジタル信号処
理回路の構成を示すブロック図である。

【図８】本発明の第２実施形態における、リードデータ
０、１、２、３で伝送される同期パターンおよび復調デ
ータの伝送状態の一例を示す説明図である。

【図９】本発明の第２実施形態における、リードデータ
０、１、２、３で伝送される同期パターンおよび復調デ
ータの伝送状態の一例を示す説明図である。

【図１０】本発明の第３実施形態に係るディジタル信号
処理回路の構成を示すブロック図である。

【図１１】本発明の第３実施形態に適用される、光ディ
スクに記録されるセクタの構成の一例を示す説明図であ
る。

【図１２】本発明の第３実施形態における、ＰＳパター
ンのデコード手法の一例を示す説明図である。

【符号の説明】

１ 光ディスク ２ ピックアップ ３ リードチャネル回路 ４ 位相合せ回路 ５ シフトレジスタＡ ６ シフトレジスタＢ ７ 同期パターン下位デコーダＡ ８ 同期パターン下位デコーダＢ ９ 同期検出判定回路 １０ ウインドゥ生成回路 １１ ラッチタイミング生成回路 １２ 復調データビット選択回路 １３ 上位デコードビット選択回路 １４ 同期パターン上位デコーダ １５ データ復調回路 １６ データラッチ １７ セクタＩＤ検出回路 １８ アクセス制御回路 １９ ＲＡＭ制御回路 ２０ シフトレジスタＣ ２１ 同期パターン下位デコーダＣ ２２ ＡＭパターンデコーダＡ ２３ ＡＭパターンデコーダＢ ２４ ＰＳパターンデコーダＡ ２５ ＰＳパターンデコーダＢ ２６ ＡＭ検出判定回路 ２７ ＰＳ検出判定回路 ２８ シフトレジスタＤ ２９ 同期パターン下位デコーダＤ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 郡司 浩行 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像情報メディア事業部 内

Claims (21)

【特許請求の範囲】
1. 【請求項１】 記録媒体から読み取られディジタル化さ
   れた１ビットシリアル形式のビットデータとそのデータ
   に同期した周期ｆ（ｆは自然数）のビットクロックに対
   し、ビットデータをｎビット（ｎは自然数）にシリアル
   −パラレル変換した後のリードデータを（ｆ×ｎ）周期
   のリードクロックで伝送し、そのｎビットリードデータ
   に含まれて伝送されるｉビット（ｉは自然数）の同期パ
   ターンと、復調処理の単位ｊビット（ｊは自然数）のデ
   ータｈ個（ｈは自然数）とで構成される１フレームデー
   タに対して、同期パターンの検出、復調処理を行うディ
   ジタル信号処理回路であって、 （ｆ×ｎ）周期のクロック（ｉ＋ｊ×ｈ）／ｎ個分の周
   期で同期パターンの検出が１回行われることを特徴とす
   るディジタル信号処理回路。
2. 【請求項２】 請求項１記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
   数）に復調する方式であり、復調後のｋビット単位のデ
   ータを一時的に記憶するメモリ手段への転送単位が（ｋ
   ×ｔ）ビット（ｔは自然数）であるとき、データの復調
   手段へのデータ転送量を示すビットクロックの単位時間
   当たりのクロック数と、復調後のデータを記憶するメモ
   リ手段へのデータ転送量を示す単位時間当たりの転送回
   数との比率関係が、ｊ：ｎ／ｔの関係であることを特徴
   とするディジタル信号処理回路。
3. 【請求項３】 請求項１記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
   数）に復調する方式であり、復調後のｋビット単位のデ
   ータを一時的に記憶するメモリ手段への転送単位が（ｋ
   ×ｔ）ビットであるとき、データ復調手段へのデータ転
   送量を示すビットクロックの単位時間当たりのクロック
   数と、復調後のデータを記憶したメモリ手段からのデー
   タ転送量を示す単位時間当たりの転送回数との比率関係
   が、ｊ：ｎ／ｔ〜ｊ：ｎ／（２×ｔ）の範囲の関係であ
   ることを特徴とするディジタル信号処理回路。
4. 【請求項４】 記録媒体から読み取られディジタル化さ
   れた１ビットシリアル形式のビットデータとそのデータ
   に同期した周期ｆ（ｆは自然数）のビットクロックに対
   し、ビットデータをｎビット（ｎは自然数）にシリアル
   −パラレル変換した後のリードデータを（ｆ×ｎ）周期
   のリードクロックで伝送し、そのｎビットリードデータ
   に含まれて伝送されるｉビット（ｉは自然数）の同期パ
   ターンと、復調処理の単位ｊビット（ｊは自然数）のデ
   ータｈ個（ｈは自然数）とで構成される１フレームデー
   タに対して、同期パターンの検出、復調処理を行うディ
   ジタル信号処理回路であって、少なくとも、 ｎビットのリードデータそれぞれに対しデータシフトを
   行うｎ個のシフトレジスタと、 ｉビットの同期パターンデコードを行うｎ個のデコード
   手段と、 ｎ個のデコード手段からの検出状況から同期パターン検
   出を判定する手段と、 復調を行うｊビット（ｊは自然数）のシフトレジスタビ
   ットを選択する手段と、 復調データのラッチタイミング生成手段と、 選択されたｊビットデータに対しデータ復調を行う手段
   とを有し、 前記選択手段は、前記判定手段におけるデコード手段ｎ
   個の内１つから得られる同期パターンの検出に従い、復
   調データｊビットのレジスタビットを選択し、 前記タイミング生成手段は、前記判定手段からの同期パ
   ターン検出判定毎にラッチタイミングを更新することを
   特徴とするディジタル信号処理回路。
5. 【請求項５】 請求項４記載において、 少なくとも、前記したｎ個のシフトレジスタと、ｎ個の
   同期パターンデコード手段と、同期パターンの検出を判
   定する判定手段と、復調データｊビットの選択手段と、
   ラッチタイミング生成手段と、復調手段とを、同一の半
   導体チップ上に設けることを特徴とするディジタル信号
   処理回路。
6. 【請求項６】 請求項５記載において、 前記半導体チップ上のｎ個のシフトレジスタに入力され
   るｎビットデータは（ｆ×ｎ）の周期のビットクロック
   で伝送され、（ｆ×ｎ）周期のクロック（ｉ＋ｊ×ｈ）
   ／ｎ個分の周期に１回の割合で同期パターンの検出出力
   が得られることを特徴とするディジタル信号処理回路。
7. 【請求項７】 請求項５記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
   数）に復調する方式であり、復調後のｋビット単位のデ
   ータを一時的に記憶するメモリ手段への転送単位が（ｋ
   ×ｔ）ビット（ｔは自然数）であるとき、データの復調
   手段へのデータ転送量を示すビットクロックの単位時間
   当たりのクロック数と、復調後のデータを記憶するメモ
   リ手段へのデータ転送量を示す単位時間当たりの転送回
   数との比率関係が、ｊ：ｎ／ｔの関係であることを特徴
   とするディジタル信号処理回路。
8. 【請求項８】 請求項５記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
   数）に復調する方式であり、復調後のｋビット単位のデ
   ータを一時的に記憶するメモリ手段への転送単位が（ｋ
   ×ｔ）ビットであるとき、データ復調手段へのデータ転
   送量を示すビットクロックの単位時間当たりのクロック
   数と、復調後のデータを記憶したメモリ手段からのデー
   タ転送量を示す単位時間当たりの転送回数との比率関係
   が、ｊ：ｎ／ｔ〜ｊ：ｎ／（２×ｔ）の範囲の関係であ
   ることを特徴とするディジタル信号処理回路。
9. 【請求項９】 記録媒体から読み取られディジタル化さ
   れた１ビットシリアル形式のビットデータとそのデータ
   に同期した周期ｆ（ｆは自然数）のビットクロックに対
   し、ビットデータをｎビット（ｎは自然数）にシリアル
   −パラレル変換した後のリードデータを（ｆ×ｎ）周期
   のリードクロックで伝送し、そのｎビットリードデータ
   に含まれて伝送される上位ｌビット（ｌは自然数）と全
   ての同期パターンに共通の下位ｍビット（ｍは自然数）
   で構成される同期パターンと、復調処理の単位ｊビット
   （ｊは自然数）のデータｈ個（ｈは自然数）とで構成さ
   れる１フレームデータに対して、同期パターンの検出、
   復調処理を行うディジタル信号処理回路であって、少な
   くとも、 ｎビットのリードデータに対しデータシフトを行うｎ個
   のシフトレジスタと、 ｍビットの下位同期パターンのデコードを行うｎ個のデ
   コード手段と、 ｌビットの上位同期パターンのデコードを行うデコード
   手段と、 ｎ個のデコード手段からの検出状況から下位同期パター
   ン検出を判定する手段と、 ｌビットの上位同期パターンデコードを行うシフトレジ
   スタビットを選択する手段と、 ｊビットのデータ復調を行うシフトレジスタビットを選
   択する手段と、 復調データのラッチタイミング生成手段と、 選択されたｊビットデータに対し復調を行う手段とを有
   し、 前記選択手段は、前記判定手段における下位デコード手
   段ｎ個の内１つから得られる下位同期パターンの検出に
   従い、上位同期パターンｌビットと、復調データｊビッ
   トのレジスタビットを選択し、 前記タイミング生成手段は、前記判定手段からの下位同
   期パターン検出判定毎にラッチタイミングを更新するこ
   とを特徴とするディジタル信号処理回路。
10. 【請求項１０】 請求項９記載において、 少なくとも、前記したｎ個のシフトレジスタと、ｎ個の
    下位同期パターンデコード手段と、上位同期パターンデ
    コード手段と、下位同期パターンの検出を判定する判定
    手段と、上位同期パターンｌビットの選択手段と、復調
    データｊビットの選択手段と、ラッチタイミング生成手
    段と、復調手段とを、同一の半導体チップ上に設けるこ
    とを特徴とするディジタル信号処理回路。
11. 【請求項１１】 請求項１０記載において、 前記半導体チップ上のｎ個のシフトレジスタに入力され
    るｎビットデータは（ｆ×ｎ）の周期のビットクロック
    で伝送され、（ｆ×ｎ）周期のクロック（（ｌ＋ｍ）＋
    ｊ×ｈ）／ｎ個分の周期に１回の割合で同期パターンの
    検出出力が得られることを特徴とするディジタル信号処
    理回路。
12. 【請求項１２】 請求項１０記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
    数）に復調する方式であり、復調後のｋビット単位のデ
    ータを一時的に記憶するメモリ手段への転送単位が（ｋ
    ×ｔ）ビット（ｔは自然数）であるとき、データの復調
    手段へのデータ転送量を示すビットクロックの単位時間
    当たりのクロック数と、復調後のデータを記憶するメモ
    リ手段へのデータ転送量を示す単位時間当たりの転送回
    数との比率関係が、ｊ：ｎ／ｔの関係であることを特徴
    とするディジタル信号処理回路。
13. 【請求項１３】 請求項１０記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
    数）に復調する方式であり、復調後のｋビット単位のデ
    ータを一時的に記憶するメモリ手段への転送単位が（ｋ
    ×ｔ）ビットであるとき、データ復調手段へのデータ転
    送量を示すビットクロックの単位時間当たりのクロック
    数と、復調後のデータを記憶したメモリ手段からのデー
    タ転送量を示す単位時間当たりの転送回数との比率関係
    が、ｊ：ｎ／ｔ〜ｊ：ｎ／（２×ｔ）の範囲の関係であ
    ることを特徴とするディジタル信号処理回路。
14. 【請求項１４】 データの書込みが可能な記録媒体にお
    いて、少なくともプリフォーマットされた物理アドレス
    の先頭を示しｗビット（ｗは自然数）で構成される複数
    のアドレスマークと、複数の物理アドレスと、データの
    書込みが可能な領域内でデータブロックの先頭を示すｒ
    ビット（ｒは自然数）のブロック同期パターンと、デー
    タブロックとで構成される、合計ｓビット（ｓは自然
    数）のセクタ単位のデータが記録された記録媒体から信
    号を読み取り、ディジタル化された１ビットシリアル形
    式のビットデータとそのデータに同期した周期ｆ（ｆは
    自然数）のビットクロックに対して、ビットデータをｎ
    ビット（ｎは自然数）にシリアル−パラレル変換した後
    のリードデータを（ｆ×ｎ）の周期のビットクロックで
    伝送し、そのｎビットリードデータにに含まれて伝送さ
    れるｗビットのアドレスマークと、ｒビットのブロック
    同期パターンに対して検出を行い、物理アドレス、デー
    タブロックに対してｊビット単位でデータ復調を行うデ
    ィジタル信号処理回路であって、少なくとも、 ｎビットリードデータに対しデータシフトを行うｎ個の
    シフトレジスタと、 ｗビットのアドレスマークのデコードを行うｎ個のデコ
    ード手段と、 ｎ個のデコード手段からの検出状況からアドレスマーク
    検出を判定する判定手段と、 ｒビットからブロック同期パターンのデコードを行うｎ
    個のデコード手段と、 ｎ個のデコード手段からの検出状況からブロック同期パ
    ターン検出を判定する判定手段と、 ｊビットのデータ復調を行うシフトレジスタビットを選
    択する手段と、 復調データのラッチタイミング生成手段と、 選択されたｊビットデータに対し復調を行う手段とを有
    し、 前記選択手段は、前記アドレスマーク検出の判定手段に
    おいてデコード手段ｎ個の内１つから得られるアドレス
    マークの検出に従い、或いは前記ブロック同期パターン
    検出の判定手段においてデコード手段ｎ個の内１つから
    得られるブロック同期パターンの検出に従い、復調デー
    タｊビットのレジスタビットを選択し、 前記タイミング生成手段は、前記２つの判定手段からの
    パターン検出判定毎にラッチタイミングを更新すること
    を特徴とするディジタル信号処理回路。
15. 【請求項１５】 請求項１４記載において、 少なくとも、前記したｎ個のシフトレジスタと、ｎ個の
    アドレスマークデコード手段と、アドレスマーク検出判
    定手段と、ｎ個のブロック同期パターンデコード手段
    と、ブロック同期パターン検出判定手段と、復調データ
    ｊビットの選択手段と、ラッチタイミング生成手段と、
    復調手段とを、同一の半導体チップ上に設けることを特
    徴とするディジタル信号処理回路。
16. 【請求項１６】 請求項１５記載において、 前記半導体チップ上のｎ個のシフトレジスタに入力され
    るｎビットデータは（ｆ×ｎ）の周期のビットクロック
    で伝送され、（ｆ×ｎ）周期のクロックｓ／ｎ個分の周
    期に、１セクタに複数含まれるアドレスマークが少なく
    とも１回の割合で検出され出力されることを特徴とする
    ディジタル信号処理回路。
17. 【請求項１７】 請求項１５記載において、 前記半導体チップ上のｎ個のシフトレジスタに入力され
    るｎビットデータは（ｆ×ｎ）の周期のビットクロック
    で伝送され、（ｆ×ｎ）周期のクロックｓ／ｎ個分の周
    期に１回の割合でブロック同期パターンの検出出力が得
    られることを特徴とするディジタル信号処理回路。
18. 【請求項１８】 請求項１５記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
    数）に復調する方式であり、データブロックに対して復
    調を行った後のｋビット単位のデータを一時的に記憶す
    るメモリ手段への転送単位が（ｋ×ｔ）ビット（ｔは自
    然数）であるとき、データの復調手段へのデータ転送量
    を示すビットクロックの単位時間当たりのクロック数
    と、復調後のデータを記憶するメモリ手段へのデータ転
    送量を示す単位時間当たりの転送回数との比率関係が、
    ｊ：ｎ／ｔの関係であることを特徴とするディジタル信
    号処理回路。
19. 【請求項１９】 請求項１５記載において、 復調処理の方式がｊビットをｋビット（ｊ、ｋは自然
    数）に復調する方式であり、データブロックに対して復
    調を行った後のｋビット単位のデータを一時的に記憶す
    るメモリ手段への転送単位が（ｋ×ｔ）ビットであると
    き、データ復調手段へのデータ転送量を示すビットクロ
    ックの単位時間当たりのクロック数と、復調後のデータ
    を記憶したメモリ手段からのデータ転送量を示す単位時
    間当たりの転送回数との比率関係が、ｊ：ｎ／ｔ〜ｊ：
    ｎ／（２×ｔ）の範囲の関係であることを特徴とするデ
    ィジタル信号処理回路。
20. 【請求項２０】 請求項１４記載において、 記録媒体上の記録領域に含まれるブロック同期パターン
    のデコードを行うデコード手段であって、少なくともｒ
    ビットのブロック同期パターンに対しｐビット（ｐは自
    然数でｐ≦ｒ）毎に分割を行い、その分割したパターン
    に対してデコードを行うデコード手段ｒ／ｐ個と、ｒ／
    ｐ個のデコード手段からのデコード出力を加算しｑビッ
    ト（ｑは自然数でｑ≦ｒ／ｐ）の加算結果を出力する加
    算手段と、あらかじめ設定されるｑビットの検出レベル
    と加算結果の比較を行いブロック同期パターンのデコー
    ド結果を出力する比較手段とを有することを特徴とする
    ディジタル信号処理回路。
21. 【請求項２１】 請求項２０記載において、 少なくとも、前記したｒ／ｐ個のデコード手段と、加算
    手段と、比較手段とで構成されるブロック同期パターン
    のデコード手段を半導体チップに設けた際の、ｑビット
    のブロック同期パターン検出レベルの設定は、半導体チ
    ップの動作を制御するシステムコントローラとのインタ
    ーフェイス手段、或いは半導体チップ上に設けられるイ
    ンターフェイスレジスタを介して設定されることを特徴
    とするディジタル信号処理回路。