JPH11134861A - メモリセルのデータ内容評価のための回路装置 - Google Patents
メモリセルのデータ内容評価のための回路装置Info
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- JPH11134861A JPH11134861A JP10228301A JP22830198A JPH11134861A JP H11134861 A JPH11134861 A JP H11134861A JP 10228301 A JP10228301 A JP 10228301A JP 22830198 A JP22830198 A JP 22830198A JP H11134861 A JPH11134861 A JP H11134861A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルがビット線ＢＴ、ＢＣおよびワー
ド線ＷＬに沿って配置されている集積半導体メモリのメ
モリセルＣＺのデータ内容を評価するための回路装置
を、セルキャパシタンスを大きくすることなく、または
追加的なチップ面積を必要とする特別に配置されている
ビット線を使用することなく、弱いメモリセルの確実な
評価も可能になるように改良する。 【解決手段】 隣接するビット線ＢＴ、ＢＣの間に電流
補償要素ＳＴ、ＳＣが接続されており、この電流補償要
素ＳＴ、ＳＣが、当該のメモリセルＳＺのデータ内容と
しての非常に弱い“０”または非常に弱い“１”が回路
装置によりなおディジタル“０”または“１”として評
価されるように、構成または配置されており、かつ／ま
たは制御信号ＢＥＷＣＯＭＰによりそのように制御され
ており、またそれによって、電流補償要素ＳＴ、ＳＣを
通って流れる補償電流がそのように設定されている。
ド線ＷＬに沿って配置されている集積半導体メモリのメ
モリセルＣＺのデータ内容を評価するための回路装置
を、セルキャパシタンスを大きくすることなく、または
追加的なチップ面積を必要とする特別に配置されている
ビット線を使用することなく、弱いメモリセルの確実な
評価も可能になるように改良する。 【解決手段】 隣接するビット線ＢＴ、ＢＣの間に電流
補償要素ＳＴ、ＳＣが接続されており、この電流補償要
素ＳＴ、ＳＣが、当該のメモリセルＳＺのデータ内容と
しての非常に弱い“０”または非常に弱い“１”が回路
装置によりなおディジタル“０”または“１”として評
価されるように、構成または配置されており、かつ／ま
たは制御信号ＢＥＷＣＯＭＰによりそのように制御され
ており、またそれによって、電流補償要素ＳＴ、ＳＣを
通って流れる補償電流がそのように設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルがビッ
ト線およびワード線に沿って配置されている集積半導体
メモリのメモリセルのデータ内容を評価するための回路
装置に関する。
ト線およびワード線に沿って配置されている集積半導体
メモリのメモリセルのデータ内容を評価するための回路
装置に関する。
【０００２】
【従来の技術】ＤＲＡＭの開発および動作の際の主要な
問題は、メモリセルからの情報の再現である。一方では
情報はセルのなかで極端に小さいキャパシタンスにより
表されており、他方ではこのキャパシタンスはしばしば
さまざまな影響により一層減ぜられる。これらの小さい
電荷量は、正しい情報が再構成され得るように増幅され
ることが重要である。
問題は、メモリセルからの情報の再現である。一方では
情報はセルのなかで極端に小さいキャパシタンスにより
表されており、他方ではこのキャパシタンスはしばしば
さまざまな影響により一層減ぜられる。これらの小さい
電荷量は、正しい情報が再構成され得るように増幅され
ることが重要である。
【０００３】冒頭に記載した種類の公知の回路装置を、
ＤＲＡＭ半導体メモリのセル領域の一部分を示す図３を
参照して説明する。それぞれ真‐ビット線半部ＢＴ０、
ＢＴ１、ＢＴ２、ＢＴ３および相補性‐ビット線半部Ｂ
Ｃ０、ＢＣ１、ＢＣ２、ＢＣ３から成る４つのビット線
対ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が示されている。各
メモリセルＣＺ０、ＣＺ１、ＣＺ２、ＣＺ３は、それぞ
れ１つの選択トランジスタＣＴ０、ＣＴ１、ＣＴ２、Ｃ
Ｔ３に接続されているセルキャパシタンスＣＫ０、ＣＫ
１、ＣＫ２、ＣＫ３を有し、選択トランジスタを介して
電荷の出入りが行われる。各セルキャパシタンスは、そ
れぞれ選択トランジスタによりそのドレイン端子ないし
ソース端子を介して相応のビット線半部に、またそのゲ
ート端子を介してワード線に接続されている。各選択ト
ランジスタＣＴは、相応のワード線ＷＬ０、ＷＬ１、…
ＷＬ２５５によりスイッチオンまたはスイッチオフされ
る。その際、ワード線は常にビット線半部と対応してい
る。
ＤＲＡＭ半導体メモリのセル領域の一部分を示す図３を
参照して説明する。それぞれ真‐ビット線半部ＢＴ０、
ＢＴ１、ＢＴ２、ＢＴ３および相補性‐ビット線半部Ｂ
Ｃ０、ＢＣ１、ＢＣ２、ＢＣ３から成る４つのビット線
対ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が示されている。各
メモリセルＣＺ０、ＣＺ１、ＣＺ２、ＣＺ３は、それぞ
れ１つの選択トランジスタＣＴ０、ＣＴ１、ＣＴ２、Ｃ
Ｔ３に接続されているセルキャパシタンスＣＫ０、ＣＫ
１、ＣＫ２、ＣＫ３を有し、選択トランジスタを介して
電荷の出入りが行われる。各セルキャパシタンスは、そ
れぞれ選択トランジスタによりそのドレイン端子ないし
ソース端子を介して相応のビット線半部に、またそのゲ
ート端子を介してワード線に接続されている。各選択ト
ランジスタＣＴは、相応のワード線ＷＬ０、ＷＬ１、…
ＷＬ２５５によりスイッチオンまたはスイッチオフされ
る。その際、ワード線は常にビット線半部と対応してい
る。
【０００４】１つのビット線対に各１つのｐチャネル‐
センス増幅器ｐＳＶおよびｎチャネル‐センス増幅器ｎ
ＳＶが属しており、これらのセンス増幅器は、相応のワ
ード線ＷＬの能動化の後に相応のビット線半部に与えら
れるセル信号を、“１”および“０”が一義的に区別さ
れ得るように増幅する役割をする。セルからのおよびセ
ルへの情報は選択トランジスタにより接続されているビ
ット線を経て流れる。書込みの際には問題はない。なぜ
ならば、電荷が電圧供給源により常に最大にセルに与え
られるからである。読出しの際にはセルはビット線に接
続される。それにより、まさにこのビット線上の電荷状
況が変化する。センス増幅器ｐＳＶおよびｎＳＶの能動
化により、いま電荷変化が、“１”または“０”が認識
可能であるように、増幅される。ワード線の能動化によ
り、このワード線のすべてのセルが付属のビット線に接
続される。こうしてビット線上の電圧が、セルからビッ
ト線上に流れる電荷により影響される。ビット線電圧へ
の影響は、セル対ビット線のキャパシタンス比（約１：
５）に相応して非常に小さい。すべてのビット線の間に
は寄生的なＢＬ‐ＢＬキャパシタンスＢＫ０、ＢＫ１、
ＢＫ２、ＢＫ３、ＢＫ４、ＢＫ５、ＢＫ６、ＢＫ７が位
置している。
センス増幅器ｐＳＶおよびｎチャネル‐センス増幅器ｎ
ＳＶが属しており、これらのセンス増幅器は、相応のワ
ード線ＷＬの能動化の後に相応のビット線半部に与えら
れるセル信号を、“１”および“０”が一義的に区別さ
れ得るように増幅する役割をする。セルからのおよびセ
ルへの情報は選択トランジスタにより接続されているビ
ット線を経て流れる。書込みの際には問題はない。なぜ
ならば、電荷が電圧供給源により常に最大にセルに与え
られるからである。読出しの際にはセルはビット線に接
続される。それにより、まさにこのビット線上の電荷状
況が変化する。センス増幅器ｐＳＶおよびｎＳＶの能動
化により、いま電荷変化が、“１”または“０”が認識
可能であるように、増幅される。ワード線の能動化によ
り、このワード線のすべてのセルが付属のビット線に接
続される。こうしてビット線上の電圧が、セルからビッ
ト線上に流れる電荷により影響される。ビット線電圧へ
の影響は、セル対ビット線のキャパシタンス比（約１：
５）に相応して非常に小さい。すべてのビット線の間に
は寄生的なＢＬ‐ＢＬキャパシタンスＢＫ０、ＢＫ１、
ＢＫ２、ＢＫ３、ＢＫ４、ＢＫ５、ＢＫ６、ＢＫ７が位
置している。
【０００５】詳細には読出し過程は下記のように行われ
る。予充電時間の間にビット線は定められた電圧、たと
えばＶＤＤ＝３．６Ｖ、に予充電される。それに続いて
読出しの際に１つのワード線、たとえばワード線ＷＬ
０、が能動状態に切換えられる。セルＣＺ０、ＣＺ１、
ＣＺ２およびＣＺ３のなかにそれぞれ“０”が存在して
いると仮定する。“０”に対する正規電圧はたとえば
１．２Ｖ、“１”に対する正規電圧は３．６Ｖであり、
参照セルＲＦＺの正規電圧はその際に約２．６Ｖであ
る。以下ではいま、セルＣＺ２が、たとえば高い漏れ電
流に起因して、弱いセルであり、従ってまた２．２Ｖの
“０”電圧を有することが仮定される（他の仮定ではた
とえばセルＣＺ２のキャパシタンスはセルキャパシタン
ス平均よりも若干小さい。このような仮定は類似の結果
に通ずるであろう）。図４は正規の“０”（１．２Ｖ）
の評価（読出し）のシミュレーションを示し、また図５
はセルＣＺ２の弱い“０”（２．２Ｖ）の評価（読出
し）のシミュレーションを示す。それぞれ時間（任意の
単位）に関係して電圧の経過がボルトで示されている。
曲線Ａは評価を開始する信号ＳＥＴＮの電圧経過を示
す。曲線Ｂは正規の“０”（１．２Ｖ）を記憶している
セルと接続されているビット線ＢＴ０、ＢＴ１、ＢＴ３
の電圧経過を示す。曲線Ｃは参照セルＲＦＺ０、ＲＦＺ
１、ＲＦＺ３（２．６Ｖ）と接続されているビット線Ｂ
Ｃ０、ＢＣ１、ＢＣ３の電圧経過を示す。図５中で曲線
Ｄは弱い“０”（２．２Ｖ）を記憶しているセルＣＺ２
と接続されているビット線ＢＴ２の電圧経過を示す。図
５によるシミュレーションから認識されるように、セル
ＣＺ２の弱い“０”は誤って評価される。なぜならば、
たとい参照セルＲＦＺ２の電圧が０．４Ｖだけ大きい
（２．６Ｖ）としても、ビット線ＢＴ２が評価の間に
３．６Ｖへ向かって上昇するからである。この誤った評
価の原因は寄生的なＢＬ‐ＢＬキャパシタンスＢＫにあ
る。図５のようにビット線ＢＴ３は、ある程度評価の間
に寄生的なＢＬ‐ＢＬキャパシタンスＢＫ５を介してビ
ット線ＢＣ２に引き寄せられ、それによりビット線ＢＣ
２上に負の電圧が入結合され、それによりＢＣ２の電圧
がＢＴ２の電圧の下側に低下し、それによって最後に誤
った評価が生ずる。
る。予充電時間の間にビット線は定められた電圧、たと
えばＶＤＤ＝３．６Ｖ、に予充電される。それに続いて
読出しの際に１つのワード線、たとえばワード線ＷＬ
０、が能動状態に切換えられる。セルＣＺ０、ＣＺ１、
ＣＺ２およびＣＺ３のなかにそれぞれ“０”が存在して
いると仮定する。“０”に対する正規電圧はたとえば
１．２Ｖ、“１”に対する正規電圧は３．６Ｖであり、
参照セルＲＦＺの正規電圧はその際に約２．６Ｖであ
る。以下ではいま、セルＣＺ２が、たとえば高い漏れ電
流に起因して、弱いセルであり、従ってまた２．２Ｖの
“０”電圧を有することが仮定される（他の仮定ではた
とえばセルＣＺ２のキャパシタンスはセルキャパシタン
ス平均よりも若干小さい。このような仮定は類似の結果
に通ずるであろう）。図４は正規の“０”（１．２Ｖ）
の評価（読出し）のシミュレーションを示し、また図５
はセルＣＺ２の弱い“０”（２．２Ｖ）の評価（読出
し）のシミュレーションを示す。それぞれ時間（任意の
単位）に関係して電圧の経過がボルトで示されている。
曲線Ａは評価を開始する信号ＳＥＴＮの電圧経過を示
す。曲線Ｂは正規の“０”（１．２Ｖ）を記憶している
セルと接続されているビット線ＢＴ０、ＢＴ１、ＢＴ３
の電圧経過を示す。曲線Ｃは参照セルＲＦＺ０、ＲＦＺ
１、ＲＦＺ３（２．６Ｖ）と接続されているビット線Ｂ
Ｃ０、ＢＣ１、ＢＣ３の電圧経過を示す。図５中で曲線
Ｄは弱い“０”（２．２Ｖ）を記憶しているセルＣＺ２
と接続されているビット線ＢＴ２の電圧経過を示す。図
５によるシミュレーションから認識されるように、セル
ＣＺ２の弱い“０”は誤って評価される。なぜならば、
たとい参照セルＲＦＺ２の電圧が０．４Ｖだけ大きい
（２．６Ｖ）としても、ビット線ＢＴ２が評価の間に
３．６Ｖへ向かって上昇するからである。この誤った評
価の原因は寄生的なＢＬ‐ＢＬキャパシタンスＢＫにあ
る。図５のようにビット線ＢＴ３は、ある程度評価の間
に寄生的なＢＬ‐ＢＬキャパシタンスＢＫ５を介してビ
ット線ＢＣ２に引き寄せられ、それによりビット線ＢＣ
２上に負の電圧が入結合され、それによりＢＣ２の電圧
がＢＴ２の電圧の下側に低下し、それによって最後に誤
った評価が生ずる。
【０００６】多くのこれまでに知られている設計では、
セル信号の評価（センシング）の際に隣のビット線上に
容量結合の結果として生ずる擾乱は許容される。しかし
これらの設計はより大きいセルキャパシタンスを必要と
する。他の設計はいわゆる撚られたビット線を使用する
が、それらは大きい占有チップ面積を必要とする。
セル信号の評価（センシング）の際に隣のビット線上に
容量結合の結果として生ずる擾乱は許容される。しかし
これらの設計はより大きいセルキャパシタンスを必要と
する。他の設計はいわゆる撚られたビット線を使用する
が、それらは大きい占有チップ面積を必要とする。
【０００７】
【発明が解決しようとする課題】従って、本発明の課題
は、冒頭に記載されている種類の回路装置を、セルキャ
パシタンスを大きくすることなく、または追加的なチッ
プ面積を必要とする特別に配置されたビット線を使用す
ることなく、弱いメモリセルの確実な評価も可能である
ように改良することである。
は、冒頭に記載されている種類の回路装置を、セルキャ
パシタンスを大きくすることなく、または追加的なチッ
プ面積を必要とする特別に配置されたビット線を使用す
ることなく、弱いメモリセルの確実な評価も可能である
ように改良することである。
【０００８】
【課題を解決するための手段】この課題は請求項１によ
る回路装置により解決される。
る回路装置により解決される。
【０００９】本発明によれば、隣接するビット線の間に
電流補償要素が接続されており、この電流補償要素が、
当該のメモリセルのデータ内容としての非常に弱い
“０”または非常に弱い“１”が回路装置によりなおデ
ィジタル論理“０”または“１”として評価されるよう
に、構成または配置されており、かつ／または制御信号
（ＢＥＷＣＯＭＰ）によりそのように制御されており、
またそれによって、電流補償要素を通って流れる補償電
流がそのように設定されている。
電流補償要素が接続されており、この電流補償要素が、
当該のメモリセルのデータ内容としての非常に弱い
“０”または非常に弱い“１”が回路装置によりなおデ
ィジタル論理“０”または“１”として評価されるよう
に、構成または配置されており、かつ／または制御信号
（ＢＥＷＣＯＭＰ）によりそのように制御されており、
またそれによって、電流補償要素を通って流れる補償電
流がそのように設定されている。
【００１０】その際に電流補償要素は特に制御可能なス
イッチ、好ましくは補償トランジスタにより形成されて
おり、その電極端子（ドレインまたはソース）がそれぞ
れ直接に隣接するビット線に接続されており、詳細には
その電極端子（ドレインまたはソース）がそれぞれ真ビ
ット線（または相補性ビット線）および隣接する真ビッ
ト線（または隣接する相補性ビット線）に接続されてお
り、またその制御端子（ゲート）が補償制御信号を与え
られている。本発明の原理に従って電流補償要素は、電
流補償がビット線上のすべての可能なビットパターンに
対して良好な結果を与えるように設定されている。
イッチ、好ましくは補償トランジスタにより形成されて
おり、その電極端子（ドレインまたはソース）がそれぞ
れ直接に隣接するビット線に接続されており、詳細には
その電極端子（ドレインまたはソース）がそれぞれ真ビ
ット線（または相補性ビット線）および隣接する真ビッ
ト線（または隣接する相補性ビット線）に接続されてお
り、またその制御端子（ゲート）が補償制御信号を与え
られている。本発明の原理に従って電流補償要素は、電
流補償がビット線上のすべての可能なビットパターンに
対して良好な結果を与えるように設定されている。
【００１１】本発明の他の実施態様は従属請求項にあげ
られている。
られている。
【００１２】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【００１３】本発明による回路装置の図１に示されてい
る実施例において、冒頭に図３により説明した回路と等
しい参照符号を付されているのは等しい構成要素であ
り、従ってそれらの説明は繰り返されない。図３による
回路装置と相違して、また本発明の本質に相応して、図
１による回路装置は、それぞれ隣接するビット線の間に
接続されている電流補償要素ＳＴおよびＳＣを有する補
償装置１を有する。詳細には、それぞれ隣接して相い続
く真‐ビット線ＢＴ０、ＢＴ１、ＢＴ２、ＢＴ３の間に
接続されている真‐電流補償要素が、ｎチャネル‐エン
ハンスメント‐ＭＯＳＦＥＴトランジスタＳＴ０、ＳＴ
１、ＳＴ２、ＳＴ３の形態で設けられており、それらの
ドレイン端子Ｄｒはそれらに付属の真‐ビット線半部Ｂ
Ｔ等と、またそれらのソース端子Ｓｏはそれらに続く真
‐ビット線半部ＢＴ１等と接続されており、またそれら
のゲート端子Ｇａは制御信号ＢＥＷＣＯＭＰを与えられ
ている。さらに相補性‐電流補償要素がｎチャネル‐エ
ンハンスメント‐ＭＯＳＦＥＴトランジスタＳＣ０、Ｓ
Ｃ１、ＳＣ２、ＳＣ３の形態で設けられており、それら
のドレイン端子Ｄｒはそれらに付属の真‐ビット線半部
ＢＣ０等と、またそれらのソース端子Ｓｏは直接にそれ
らに続くビット線半部ＢＣ１等と接続されており、また
それらのゲート端子Ｇａは同じく同一の制御信号ＢＥＷ
ＣＯＭＰを与えられている。すべてのｎチャネル‐エン
ハンスメント‐ＭＯＳＦＥＴトランジスタＳＴおよびＳ
Ｃはそれぞれ約０．６Ｖのしきい電圧を有する。
る実施例において、冒頭に図３により説明した回路と等
しい参照符号を付されているのは等しい構成要素であ
り、従ってそれらの説明は繰り返されない。図３による
回路装置と相違して、また本発明の本質に相応して、図
１による回路装置は、それぞれ隣接するビット線の間に
接続されている電流補償要素ＳＴおよびＳＣを有する補
償装置１を有する。詳細には、それぞれ隣接して相い続
く真‐ビット線ＢＴ０、ＢＴ１、ＢＴ２、ＢＴ３の間に
接続されている真‐電流補償要素が、ｎチャネル‐エン
ハンスメント‐ＭＯＳＦＥＴトランジスタＳＴ０、ＳＴ
１、ＳＴ２、ＳＴ３の形態で設けられており、それらの
ドレイン端子Ｄｒはそれらに付属の真‐ビット線半部Ｂ
Ｔ等と、またそれらのソース端子Ｓｏはそれらに続く真
‐ビット線半部ＢＴ１等と接続されており、またそれら
のゲート端子Ｇａは制御信号ＢＥＷＣＯＭＰを与えられ
ている。さらに相補性‐電流補償要素がｎチャネル‐エ
ンハンスメント‐ＭＯＳＦＥＴトランジスタＳＣ０、Ｓ
Ｃ１、ＳＣ２、ＳＣ３の形態で設けられており、それら
のドレイン端子Ｄｒはそれらに付属の真‐ビット線半部
ＢＣ０等と、またそれらのソース端子Ｓｏは直接にそれ
らに続くビット線半部ＢＣ１等と接続されており、また
それらのゲート端子Ｇａは同じく同一の制御信号ＢＥＷ
ＣＯＭＰを与えられている。すべてのｎチャネル‐エン
ハンスメント‐ＭＯＳＦＥＴトランジスタＳＴおよびＳ
Ｃはそれぞれ約０．６Ｖのしきい電圧を有する。
【００１４】図１による本発明による回路装置の機能の
仕方は、図２による弱い“０”の評価の説明図から出発
する。曲線Ａはやはり信号ＳＥＴＮの電圧経過を、曲線
Ｃはビット線ＢＣ２上で測定された電圧経過を、曲線Ｄ
は弱い“０”が記憶されているメモリセルＣＺ２と接続
されているビット線ＢＴ２の電圧経過を、また曲線Ｅは
制御信号ＢＥＷＣＯＭＰの電圧経過を示す。図２から明
らかなように、メモリセルＣＺ２の弱い“０”（２．２
Ｖセル電圧）はいま正しく評価される、すなわちビット
線ＢＴ２が零Ｖに移行する。ビット線ＢＴ３はいまも評
価の間に寄生的なＢＬ‐ＢＬキャパシタンスＢＫ５を介
してビット線ＢＣ２に引き寄せられる。しかし、本発明
による回路装置では、いま同時にｎチャネル‐エンハン
スメント‐ＭＯＳＦＥＴトランジスタＳＴ２を介してビ
ット線ＢＴ２に引き寄せられる、すなわち信号ＳＥＴＮ
の電圧が零に向かって移行する間に、補償電流がビット
線ＢＴ２からビット線ＢＴ３へ流れる。さらに、ほぼ等
しい大きさの補償電流がＭＯＳＦＥＴトランジスタＳＴ
１を経てビット線ＢＴ２からＢＴ１へ向かって流れる。
さらに、もう２つのより小さい補償電流がＢＣ３からＢ
Ｃ２へ，またＢＣ１からＢＣ２へ向かって流れる。トラ
ンジスタＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２のパラメータ
を介して、もしくは制御信号ＢＥＷＣＯＭＰの電圧経過
を介して、この補償電流はいま、非常に弱い“０”、た
とえば２．６Ｖの参照セル電圧の際の２．２Ｖセル電圧
が、かろうじて“０”として認識されるように、設定さ
れ得る。過補償の際には、すなわちトランジスタが過度
に大きく選ばれていると、弱い“１”（２．７Ｖセル電
圧）が“０”として評価されるであろう。トランジスタ
ＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２は、信号ＳＥＴＮが電
圧零ボルトに近接すると直ちに、短絡電流を避けるた
め、信号ＢＥＷＣＯＭＰにより直ちに遮断されるべきで
あろう。それに対して制御信号ＢＥＷＣＯＭＰの上昇す
るエッジは非時間臨界的である。なぜならば、ビット線
が０．６Ｖよりも大きく供給電圧ＶＤＤの値の下に低下
した後で、初めてトランジスタＳＴ２が導通可能になる
からである。
仕方は、図２による弱い“０”の評価の説明図から出発
する。曲線Ａはやはり信号ＳＥＴＮの電圧経過を、曲線
Ｃはビット線ＢＣ２上で測定された電圧経過を、曲線Ｄ
は弱い“０”が記憶されているメモリセルＣＺ２と接続
されているビット線ＢＴ２の電圧経過を、また曲線Ｅは
制御信号ＢＥＷＣＯＭＰの電圧経過を示す。図２から明
らかなように、メモリセルＣＺ２の弱い“０”（２．２
Ｖセル電圧）はいま正しく評価される、すなわちビット
線ＢＴ２が零Ｖに移行する。ビット線ＢＴ３はいまも評
価の間に寄生的なＢＬ‐ＢＬキャパシタンスＢＫ５を介
してビット線ＢＣ２に引き寄せられる。しかし、本発明
による回路装置では、いま同時にｎチャネル‐エンハン
スメント‐ＭＯＳＦＥＴトランジスタＳＴ２を介してビ
ット線ＢＴ２に引き寄せられる、すなわち信号ＳＥＴＮ
の電圧が零に向かって移行する間に、補償電流がビット
線ＢＴ２からビット線ＢＴ３へ流れる。さらに、ほぼ等
しい大きさの補償電流がＭＯＳＦＥＴトランジスタＳＴ
１を経てビット線ＢＴ２からＢＴ１へ向かって流れる。
さらに、もう２つのより小さい補償電流がＢＣ３からＢ
Ｃ２へ，またＢＣ１からＢＣ２へ向かって流れる。トラ
ンジスタＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２のパラメータ
を介して、もしくは制御信号ＢＥＷＣＯＭＰの電圧経過
を介して、この補償電流はいま、非常に弱い“０”、た
とえば２．６Ｖの参照セル電圧の際の２．２Ｖセル電圧
が、かろうじて“０”として認識されるように、設定さ
れ得る。過補償の際には、すなわちトランジスタが過度
に大きく選ばれていると、弱い“１”（２．７Ｖセル電
圧）が“０”として評価されるであろう。トランジスタ
ＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２は、信号ＳＥＴＮが電
圧零ボルトに近接すると直ちに、短絡電流を避けるた
め、信号ＢＥＷＣＯＭＰにより直ちに遮断されるべきで
あろう。それに対して制御信号ＢＥＷＣＯＭＰの上昇す
るエッジは非時間臨界的である。なぜならば、ビット線
が０．６Ｖよりも大きく供給電圧ＶＤＤの値の下に低下
した後で、初めてトランジスタＳＴ２が導通可能になる
からである。
【００１５】以上に説明された補償電流はビット線上の
すべての可能なビットパターンに対して良好な結果を与
えるべきであろう：表１：ビット線ＢＴ２（図１によ
る）に対して相対的な可能なビットパターン。
すべての可能なビットパターンに対して良好な結果を与
えるべきであろう：表１：ビット線ＢＴ２（図１によ
る）に対して相対的な可能なビットパターン。
【表１】
【００１６】ここで表中に用いられている０、‘０’、
1/2 、１、‘１’は下記の意味を有する：０は当該のビ
ット線半部の上に、“０”が記憶されているセルが接続
されることを意味する。‘０’は当該のビット線半部
（ＢＴ２）の上に、弱い“０”が記憶されているセルが
接続されることを意味する。1/2 は当該のビット線半部
の上に１つ参照セルが接続されることを意味する。１は
当該のビット線半部の上に、“１”が記憶されているセ
ルが接続されることを意味する。‘１’は当該のビット
線半部（ＢＴ２）の上に、弱い“１”が記憶されている
セルが接続されることを意味する。
1/2 、１、‘１’は下記の意味を有する：０は当該のビ
ット線半部の上に、“０”が記憶されているセルが接続
されることを意味する。‘０’は当該のビット線半部
（ＢＴ２）の上に、弱い“０”が記憶されているセルが
接続されることを意味する。1/2 は当該のビット線半部
の上に１つ参照セルが接続されることを意味する。１は
当該のビット線半部の上に、“１”が記憶されているセ
ルが接続されることを意味する。‘１’は当該のビット
線半部（ＢＴ２）の上に、弱い“１”が記憶されている
セルが接続されることを意味する。
【００１７】表１によるビットパターン１．は、図１に
よる回路装置により容量性ＢＬ‐ＢＬ‐擾乱が補償され
た、以上に詳細に調べられた場合に相当する。ビットパ
ターン２．では容量性ＢＬ‐ＢＬ‐擾乱はビット線２上
で中和する。なぜならば、ＢＣ２へのＢＴ３の擾乱がＢ
Ｔ２へのＢＣ１の擾乱に等しい（ＢＴ３およびＢＣ１が
零に向かう）からである。トランジスタＳＴ１、ＳＣ
１、ＳＴ２、ＳＣ２を通る補償電流はここで同じく中和
する。ビットパターン３．では容量性ＢＬ‐ＢＬ‐擾乱
はビット線２上で同じく中和し、または近似的に“０”
である（ＢＴ３およびＢＣ１が“１”にとどまる）。ト
ランジスタＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２を通る補償
電流はここで同じく再び中和する。ビットパターン４．
ではトランジスタＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２を通
る補償電流は確かに誤った方向に作用するが、このこと
はここでは擾乱とならない。なぜならば、これによりＢ
Ｔ２へのＢＣ１のこの場合には正の容量性ＢＬ‐ＢＬ‐
結合のみが補償されるからである（ＢＣ１は零に向か
い、またこうして寄生的なＢＬ‐ＢＬ‐キャパシタンス
を介してＢＴ２上の弱い“０”を支える）。ビットパタ
ーン５．ないし８．に対しては類似の関係が当てはま
る。図１による回路装置は、こうして各々のビット線か
らすぐ次のビット線への補償電流により評価の間に隣接
するビット線の間の容量性結合を補償する。
よる回路装置により容量性ＢＬ‐ＢＬ‐擾乱が補償され
た、以上に詳細に調べられた場合に相当する。ビットパ
ターン２．では容量性ＢＬ‐ＢＬ‐擾乱はビット線２上
で中和する。なぜならば、ＢＣ２へのＢＴ３の擾乱がＢ
Ｔ２へのＢＣ１の擾乱に等しい（ＢＴ３およびＢＣ１が
零に向かう）からである。トランジスタＳＴ１、ＳＣ
１、ＳＴ２、ＳＣ２を通る補償電流はここで同じく中和
する。ビットパターン３．では容量性ＢＬ‐ＢＬ‐擾乱
はビット線２上で同じく中和し、または近似的に“０”
である（ＢＴ３およびＢＣ１が“１”にとどまる）。ト
ランジスタＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２を通る補償
電流はここで同じく再び中和する。ビットパターン４．
ではトランジスタＳＴ１、ＳＣ１、ＳＴ２、ＳＣ２を通
る補償電流は確かに誤った方向に作用するが、このこと
はここでは擾乱とならない。なぜならば、これによりＢ
Ｔ２へのＢＣ１のこの場合には正の容量性ＢＬ‐ＢＬ‐
結合のみが補償されるからである（ＢＣ１は零に向か
い、またこうして寄生的なＢＬ‐ＢＬ‐キャパシタンス
を介してＢＴ２上の弱い“０”を支える）。ビットパタ
ーン５．ないし８．に対しては類似の関係が当てはま
る。図１による回路装置は、こうして各々のビット線か
らすぐ次のビット線への補償電流により評価の間に隣接
するビット線の間の容量性結合を補償する。
【００１８】本発明の範囲内で、電流補償のためにｎチ
ャネル‐エンハンスメント‐トランジスタとは異なるト
ランジスタ、たとえばｐチャネル‐エンハンスメント‐
トランジスタを制御信号ＢＥＷＣＯＭＰに対する適合さ
れた信号経過と共に使用することも同じく可能である。
ャネル‐エンハンスメント‐トランジスタとは異なるト
ランジスタ、たとえばｐチャネル‐エンハンスメント‐
トランジスタを制御信号ＢＥＷＣＯＭＰに対する適合さ
れた信号経過と共に使用することも同じく可能である。
【００１９】本発明によれば非常に弱い“０”（セル電
圧２．５Ｖおよびそれ以下）も正しく評価され得る。セ
ル電圧利得は約０．４Ｖである。強い“０”（１．２
Ｖ）と参照セル電圧（２．６Ｖ）との間の差電圧は１．
４Ｖである。しかし、図３による回路装置によっては、
そのうち０．９Ｖしか利用可能でない（“０”は図３に
よる回路装置では既に２．２Ｖのセル電圧の際に正しく
評価されない）。図１による本発明による回路装置によ
れば、それとは逆に、利用可能な電圧範囲は１．３Ｖに
増大する。“０”は２．５Ｖにおいても正しく評価され
る。利用可能な電圧範囲はこうして約４４％だけ大きく
なり、その際にこの値は寄生的なＢＬ‐ＢＬ‐キャパシ
タンスの大きさと寄生的なビット線キャパシタンスの大
きさとに関係している。寄生的なＢＬ‐ＢＬ‐キャパシ
タンスと寄生的なビット線キャパシタンスとの比が大き
いほど、電流補償により達成可能な評価の際の改善は大
きい。
圧２．５Ｖおよびそれ以下）も正しく評価され得る。セ
ル電圧利得は約０．４Ｖである。強い“０”（１．２
Ｖ）と参照セル電圧（２．６Ｖ）との間の差電圧は１．
４Ｖである。しかし、図３による回路装置によっては、
そのうち０．９Ｖしか利用可能でない（“０”は図３に
よる回路装置では既に２．２Ｖのセル電圧の際に正しく
評価されない）。図１による本発明による回路装置によ
れば、それとは逆に、利用可能な電圧範囲は１．３Ｖに
増大する。“０”は２．５Ｖにおいても正しく評価され
る。利用可能な電圧範囲はこうして約４４％だけ大きく
なり、その際にこの値は寄生的なＢＬ‐ＢＬ‐キャパシ
タンスの大きさと寄生的なビット線キャパシタンスの大
きさとに関係している。寄生的なＢＬ‐ＢＬ‐キャパシ
タンスと寄生的なビット線キャパシタンスとの比が大き
いほど、電流補償により達成可能な評価の際の改善は大
きい。
【００２０】さらに本発明は、セルの読出しの際に生ず
るビット線の間の静電容量性擾乱を補償する可能性をも
開き、その際にそのために制御信号ＢＥＷＣＯＭＰの電
圧経過が若干変更される。
るビット線の間の静電容量性擾乱を補償する可能性をも
開き、その際にそのために制御信号ＢＥＷＣＯＭＰの電
圧経過が若干変更される。
【００２１】図１中に示されている実施例では各々のビ
ット線に、詳細に言うとそれぞれたとえば２５６のワー
ド線ＷＬ０ないしＷＬ２５６の群に対して、参照セルＲ
ＦＺが対応付けられている。これらの参照セルは、それ
自体は公知の仕方でセンス増幅器による読出しの際の平
均の参照電圧を設定する役割をする。本発明による電流
補償回路は、場合によっては容易に変更された上で、ビ
ット線がアレイ電圧の半分（たとえばＶＤＤ／２）にし
か予充電されず、従ってまた参照セルが必要でないよう
な設計にも応用され得る。
ット線に、詳細に言うとそれぞれたとえば２５６のワー
ド線ＷＬ０ないしＷＬ２５６の群に対して、参照セルＲ
ＦＺが対応付けられている。これらの参照セルは、それ
自体は公知の仕方でセンス増幅器による読出しの際の平
均の参照電圧を設定する役割をする。本発明による電流
補償回路は、場合によっては容易に変更された上で、ビ
ット線がアレイ電圧の半分（たとえばＶＤＤ／２）にし
か予充電されず、従ってまた参照セルが必要でないよう
な設計にも応用され得る。
【００２２】他の利点として、本発明による電流補償装
置の応用の際にはセル‐キャパシタンスが減ぜられ得
る。代替的に、セル‐キャパシタンスは不変に保って、
保持時間を改善することもできる。
置の応用の際にはセル‐キャパシタンスが減ぜられ得
る。代替的に、セル‐キャパシタンスは不変に保って、
保持時間を改善することもできる。
【図１】メモリセルのデータ内容を評価するための本発
明による回路装置を有する同期ＤＲＡＭ半導体メモリ装
置のセル領域の一部分の概要を示す図。
明による回路装置を有する同期ＤＲＡＭ半導体メモリ装
置のセル領域の一部分の概要を示す図。
【図２】図１による本発明による回路装置により弱い
“０”を読む際の時間的電圧経過。
“０”を読む際の時間的電圧経過。
【図３】従来のＤＲＡＭ半導体メモリ装置のセル領域の
一部分の概要を示す図。
一部分の概要を示す図。
【図４】正規な“０”の評価のシミュレーション。
【図５】従来の回路装置を用いての弱い“０”の評価の
シミュレーション。
シミュレーション。
ＢＣ、ＢＴ ビット線 ＢＥＷＣＯＭＰ 制御信号 ＣＴ 選択トランジスタ ＣＺ メモリセル ｎＳＶ、ｐＳＶ センス増幅器装置 ＲＦＺ 参照セル ＳＣ，ＳＴ 電流補償要素 ＷＬ ワード線
Claims (8)
- 【請求項１】 メモリセルがビット線（ＢＴ、ＢＣ）お
よびワード線（ＷＬ）に沿って配置されている１つの集
積半導体メモリのメモリセル（ＣＺ）のデータ内容を評
価するための回路装置において、隣接するビット線（Ｂ
Ｔ、ＢＣ）の間に１つの電流補償要素（ＳＴ、ＳＣ）が
接続されていることを特徴とするメモリセルのデータ内
容評価のための回路装置。 - 【請求項２】 電流補償要素（ＳＴ、ＳＣ）が１つの制
御信号（ＢＥＷＣＯＭＰ）により制御可能な１つのスイ
ッチにより形成されていることを特徴とする請求項１記
載の回路装置。 - 【請求項３】 電流補償要素（ＳＴ、ＳＣ）が、当該の
メモリセル（ＳＺ）のデータ内容としての非常に弱い
“０”または非常に弱い“１”が回路装置によりなおデ
ィジタル“０”または“１”として評価されるように、
構成または配置されており、かつ／または制御信号（Ｂ
ＥＷＣＯＭＰ）により上記のように制御されており、ま
たそれによって、電流補償要素（ＳＴ、ＳＣ）を通って
流れる補償電流が上記のように設定されていることを特
徴とする請求項１または２記載の回路装置。 - 【請求項４】 各ビット線が、共通に１つのセンス増幅
器装置（ｐＳＶ、ｎＳＶ）に接続されている相補性のビ
ット線半部（ＢＴ、ＢＣ）の一対から成っていることを
特徴とする請求項１ないし３の１つに記載の回路装置。 - 【請求項５】 各メモリセル（ＳＺ）がセルキャパシタ
ンス（ＣＫ）およびセルキャパシタンスに対応付けられ
ている選択トランジスタ（ＣＴ）を有し、その電極端子
（ドレインないしソース）がそれぞれ１つのビット線半
部（ＢＴ、ＢＣ）に、またその制御端子（ゲート）がワ
ード線（ＷＬ）に接続されていることを特徴とする請求
項１ないし４の１つに記載の回路装置。 - 【請求項６】 センス増幅器装置（ｐＳＶ、ｎＳＶ）が
ｐチャネル‐およびｎチャネル‐センス増幅器を有する
ことを特徴とする請求項１ないし５の１つに記載の回路
装置。 - 【請求項７】 電流補償要素（ＳＴ、ＳＣ）が交互にビ
ット線のビット線半部（ＢＴ、ＢＣ）に接続されている
ことを特徴とする請求項１ないし６の１つに記載の回路
装置。 - 【請求項８】 電流補償要素（ＳＴ、ＳＣ）が単一の制
御信号（ＢＥＷＣＯＭＰ）により制御されていることを
特徴とする請求項１ないし７の１つに記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19735136.0 | 1997-08-13 | ||
| DE19735136A DE19735136C1 (de) | 1997-08-13 | 1997-08-13 | Schaltungsanordnung für die Bewertung des Dateninhalts von Speicherzellen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134861A true JPH11134861A (ja) | 1999-05-21 |
Family
ID=7838888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10228301A Abandoned JPH11134861A (ja) | 1997-08-13 | 1998-08-12 | メモリセルのデータ内容評価のための回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0897180A3 (ja) |
| JP (1) | JPH11134861A (ja) |
| KR (1) | KR19990023561A (ja) |
| CN (1) | CN1211795A (ja) |
| DE (1) | DE19735136C1 (ja) |
| TW (1) | TW397993B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307768B1 (en) * | 2000-12-28 | 2001-10-23 | Infineon Technologies Richmond, Lp | Bitline twist with equalizer function |
| KR20210008195A (ko) * | 2019-07-10 | 2021-01-21 | 삼성전자주식회사 | 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961166A (en) * | 1984-05-07 | 1990-10-02 | Hitachi, Ltd. | Dynamic RAM having a full size dummy cell |
| US5010523A (en) * | 1989-03-06 | 1991-04-23 | Matsushita Electric Industrial Co., Ltd. | Sensing circuit for a dynamic random access memory |
| JPH0460984A (ja) * | 1990-06-25 | 1992-02-26 | Matsushita Electron Corp | 半導体記憶装置 |
| JP2719237B2 (ja) * | 1990-12-20 | 1998-02-25 | シャープ株式会社 | ダイナミック型半導体記憶装置 |
| US5729493A (en) * | 1996-08-23 | 1998-03-17 | Motorola Inc. | Memory suitable for operation at low power supply voltages and sense amplifier therefor |
-
1997
- 1997-08-13 DE DE19735136A patent/DE19735136C1/de not_active Expired - Fee Related
-
1998
- 1998-06-22 EP EP98111467A patent/EP0897180A3/de not_active Withdrawn
- 1998-08-06 TW TW087112965A patent/TW397993B/zh not_active IP Right Cessation
- 1998-08-12 CN CN98118316A patent/CN1211795A/zh active Pending
- 1998-08-12 JP JP10228301A patent/JPH11134861A/ja not_active Abandoned
- 1998-08-13 KR KR1019980032823A patent/KR19990023561A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1211795A (zh) | 1999-03-24 |
| EP0897180A3 (de) | 1999-08-11 |
| EP0897180A2 (de) | 1999-02-17 |
| KR19990023561A (ko) | 1999-03-25 |
| DE19735136C1 (de) | 1998-10-01 |
| TW397993B (en) | 2000-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050812 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050824 |