JPH11120783A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11120783A JPH11120783A JP27782397A JP27782397A JPH11120783A JP H11120783 A JPH11120783 A JP H11120783A JP 27782397 A JP27782397 A JP 27782397A JP 27782397 A JP27782397 A JP 27782397A JP H11120783 A JPH11120783 A JP H11120783A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- sense amplifier
- control signal
- generating circuit
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリセルに記憶されたデータの判別基準で
ある基準電圧を出力する基準電圧発生回路と、基準電圧
及び選択されたメモリセルに流れる電流の関係から、メ
モリセルに記憶されたデータを読み出すセンスアンプと
を有する半導体記憶装置において、消費電流を低減する
と共に、多数のセンスアンプを有する場合でも動作停止
状態から復帰する際の待機時間を短くすることができる
半導体記憶装置を提供する。 【解決手段】 基準電圧発生回路の動作を停止させる第
１の制御信号を基準電圧発生回路に入力するための第１
の入力手段と、センスアンプの動作を停止させる第２の
制御信号をセンスアンプに入力するための第２の入力手
段とを有する構成とする。
ある基準電圧を出力する基準電圧発生回路と、基準電圧
及び選択されたメモリセルに流れる電流の関係から、メ
モリセルに記憶されたデータを読み出すセンスアンプと
を有する半導体記憶装置において、消費電流を低減する
と共に、多数のセンスアンプを有する場合でも動作停止
状態から復帰する際の待機時間を短くすることができる
半導体記憶装置を提供する。 【解決手段】 基準電圧発生回路の動作を停止させる第
１の制御信号を基準電圧発生回路に入力するための第１
の入力手段と、センスアンプの動作を停止させる第２の
制御信号をセンスアンプに入力するための第２の入力手
段とを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュＲＯＭや
マスクＲＯＭ等の電流センス型の半導体記憶装置に関
し、特に記憶されたデータを読み出すためのセンスアン
プと、データを読み出す際の判別基準である基準電圧を
出力する基準電圧発生回路とを有する半導体記憶装置に
関するものである。
マスクＲＯＭ等の電流センス型の半導体記憶装置に関
し、特に記憶されたデータを読み出すためのセンスアン
プと、データを読み出す際の判別基準である基準電圧を
出力する基準電圧発生回路とを有する半導体記憶装置に
関するものである。
【０００２】
【従来の技術】書き換え可能な読み出し専用メモリであ
るＰＲＯＭのうち、全ビット、あるいはブロック単位で
電気的に書き換え可能なフラッシュＲＯＭ等の半導体記
憶装置では、データを記憶するメモリセルと同じ構造の
リファレンスセルが設けられ、リファレンスセルに流れ
る電流に応じて出力される基準電圧とメモリセルに流れ
る電流との関係によって、記憶されたデータが読み出さ
れる。
るＰＲＯＭのうち、全ビット、あるいはブロック単位で
電気的に書き換え可能なフラッシュＲＯＭ等の半導体記
憶装置では、データを記憶するメモリセルと同じ構造の
リファレンスセルが設けられ、リファレンスセルに流れ
る電流に応じて出力される基準電圧とメモリセルに流れ
る電流との関係によって、記憶されたデータが読み出さ
れる。
【０００３】データは、メモリセルのセルトランジスタ
のしきい値電圧の違いで記憶され、選択されたメモリセ
ルのセルトランジスタのゲートに対して所定の電圧を印
加することで、セルトランジスタがオン（以下、オンセ
ルと称す）またはオフ（以下、オフセルと称す）し、そ
の時メモリセルに流れる電流を検出することで、データ
の“Ｈ”または“Ｌ”を判別することができる。
のしきい値電圧の違いで記憶され、選択されたメモリセ
ルのセルトランジスタのゲートに対して所定の電圧を印
加することで、セルトランジスタがオン（以下、オンセ
ルと称す）またはオフ（以下、オフセルと称す）し、そ
の時メモリセルに流れる電流を検出することで、データ
の“Ｈ”または“Ｌ”を判別することができる。
【０００４】なお、メモリセルに流れる電流はセンスア
ンプによって検出され、リファレンスセルに流れる電流
はセンスアンプとほぼ同じ回路で構成された基準電圧発
生回路によって検出される。
ンプによって検出され、リファレンスセルに流れる電流
はセンスアンプとほぼ同じ回路で構成された基準電圧発
生回路によって検出される。
【０００５】図６は従来の半導体記憶装置の構成を示す
ブロック図であり、図７は図６に示した基準電圧発生回
路及びセンスアンプの構成を示す回路図である。
ブロック図であり、図７は図６に示した基準電圧発生回
路及びセンスアンプの構成を示す回路図である。
【０００６】図６において、ＲＯＭ回路１０１は、デー
タを記憶する複数のメモリセルから成るビット数ｎに対
応して設けられたメモリセルアレイ１０３１〜１０
３ｎ、及びＹ−セレクタ１０４１〜１０４ｎを有するメ
モリセルブロック１０２と、入力されたＸ−アドレスに
したがってデータの書き込み及び読み出しを行うメモリ
セルを選択するＸ−デコーダ１０８と、入力されたＹ−
アドレスにしたがってデータの書き込み及び読み出しを
行うメモリセルを選択するＹ−デコーダ１０７と、記憶
されたデータをビット毎に読み出すため、メモリセルア
レイ１０３１〜１０３ｎに対応して設けられたセンスア
ンプ１０５１〜１０５ｎと、センスアンプ１０５１〜１
０５ｎに基準電圧Ｖｒｅｆをそれぞれ供給する基準電圧
発生回路１０６とによって構成されている。
タを記憶する複数のメモリセルから成るビット数ｎに対
応して設けられたメモリセルアレイ１０３１〜１０
３ｎ、及びＹ−セレクタ１０４１〜１０４ｎを有するメ
モリセルブロック１０２と、入力されたＸ−アドレスに
したがってデータの書き込み及び読み出しを行うメモリ
セルを選択するＸ−デコーダ１０８と、入力されたＹ−
アドレスにしたがってデータの書き込み及び読み出しを
行うメモリセルを選択するＹ−デコーダ１０７と、記憶
されたデータをビット毎に読み出すため、メモリセルア
レイ１０３１〜１０３ｎに対応して設けられたセンスア
ンプ１０５１〜１０５ｎと、センスアンプ１０５１〜１
０５ｎに基準電圧Ｖｒｅｆをそれぞれ供給する基準電圧
発生回路１０６とによって構成されている。
【０００７】図７において、基準電圧発生回路１０６
は、リファレンスセルＭ１と直列に接続されたＮチャネ
ルトランジスタＱ６、Ｑ４、及びＰチャネルトランジス
タＱ１と、ＰチャネルトランジスタＱ１とゲートどうし
が共通に接続されたＰチャネルトランジスタＱ２と、Ｐ
チャネルトランジスタＱ２と直列に接続されたＮチャネ
ルトランジスタＱ５、Ｑ７と、Ｐチャネルトランジスタ
Ｑ１、Ｑ２のオン／オフを制御するＰチャネルトランジ
スタＱ３と、基準電圧発生回路１０６の出力端子に電源
電圧ＶＤＤを出力させるためのＰチャネルトランジスタ
Ｑ８と、基準電圧発生回路１０６の動作を停止させる制
御信号ＳＴＯＰが入力されＮチャネルトランジスタＱ４
のゲートを駆動する論理和回路ＮＯＲ１と、制御信号Ｓ
ＴＯＰが入力されＰチャネルトランジスタＱ３、Ｑ８、
及びＮチャネルトランジスタＱ７のゲートをそれぞれ駆
動するインバータゲートＩＮＶ１とによって構成されて
いる。なお、ＰチャネルトランジスタＱ１及びＱ２はカ
レントミラー回路を構成し、それぞれに流れる電流が等
しくなるように動作する。
は、リファレンスセルＭ１と直列に接続されたＮチャネ
ルトランジスタＱ６、Ｑ４、及びＰチャネルトランジス
タＱ１と、ＰチャネルトランジスタＱ１とゲートどうし
が共通に接続されたＰチャネルトランジスタＱ２と、Ｐ
チャネルトランジスタＱ２と直列に接続されたＮチャネ
ルトランジスタＱ５、Ｑ７と、Ｐチャネルトランジスタ
Ｑ１、Ｑ２のオン／オフを制御するＰチャネルトランジ
スタＱ３と、基準電圧発生回路１０６の出力端子に電源
電圧ＶＤＤを出力させるためのＰチャネルトランジスタ
Ｑ８と、基準電圧発生回路１０６の動作を停止させる制
御信号ＳＴＯＰが入力されＮチャネルトランジスタＱ４
のゲートを駆動する論理和回路ＮＯＲ１と、制御信号Ｓ
ＴＯＰが入力されＰチャネルトランジスタＱ３、Ｑ８、
及びＮチャネルトランジスタＱ７のゲートをそれぞれ駆
動するインバータゲートＩＮＶ１とによって構成されて
いる。なお、ＰチャネルトランジスタＱ１及びＱ２はカ
レントミラー回路を構成し、それぞれに流れる電流が等
しくなるように動作する。
【０００８】一方、センスアンプ１０５は、メモリセル
Ｍ２及びＮチャネルトランジスタＱ１７と直列に接続さ
れたＮチャネルトランジスタＱ１５、及びＰチャネルト
ランジスタＱ１２と、ＰチャネルトランジスタＱ１２と
ゲートどうしが共通に接続されたＰチャネルトランジス
タＱ１１と、ＰチャネルトランジスタＱ１１と直列に接
続されたＮチャネルトランジスタＱ１４、Ｑ１６と、Ｐ
チャネルトランジスタＱ１１、Ｑ１２のオン／オフを制
御するＰチャネルトランジスタＱ１３と、センスアンプ
１０５の動作を停止させる制御信号ＳＴＯＰが入力さ
れ、ＮチャネルトランジスタＱ１５のゲートを駆動する
論理和回路ＮＯＲ２と、制御信号ＳＴＯＰが入力され、
ＰチャネルトランジスタＱ１３のゲートを駆動するイン
バータゲートＩＮＶ２とによって構成されている。な
お、ＰチャネルトランジスタＱ１１及びＱ１２はカレン
トミラー回路を構成し、ＰチャネルトランジスタＱ１１
及びＱ１２に流れる電流が等しくなるように動作する。
Ｍ２及びＮチャネルトランジスタＱ１７と直列に接続さ
れたＮチャネルトランジスタＱ１５、及びＰチャネルト
ランジスタＱ１２と、ＰチャネルトランジスタＱ１２と
ゲートどうしが共通に接続されたＰチャネルトランジス
タＱ１１と、ＰチャネルトランジスタＱ１１と直列に接
続されたＮチャネルトランジスタＱ１４、Ｑ１６と、Ｐ
チャネルトランジスタＱ１１、Ｑ１２のオン／オフを制
御するＰチャネルトランジスタＱ１３と、センスアンプ
１０５の動作を停止させる制御信号ＳＴＯＰが入力さ
れ、ＮチャネルトランジスタＱ１５のゲートを駆動する
論理和回路ＮＯＲ２と、制御信号ＳＴＯＰが入力され、
ＰチャネルトランジスタＱ１３のゲートを駆動するイン
バータゲートＩＮＶ２とによって構成されている。な
お、ＰチャネルトランジスタＱ１１及びＱ１２はカレン
トミラー回路を構成し、ＰチャネルトランジスタＱ１１
及びＱ１２に流れる電流が等しくなるように動作する。
【０００９】また、図７では、メモリセルブロック１０
３の構成要素であるメモリセルＭ２及びＮチャネルトラ
ンジスタＱ１７を１つずつ記載しているが、メモリセル
ブロック１０３には複数のメモリセルＭ２と、それに対
応した複数のＮチャネルトランジスタＱ１７とが設けら
れている。
３の構成要素であるメモリセルＭ２及びＮチャネルトラ
ンジスタＱ１７を１つずつ記載しているが、メモリセル
ブロック１０３には複数のメモリセルＭ２と、それに対
応した複数のＮチャネルトランジスタＱ１７とが設けら
れている。
【００１０】このような構成において、次に図７に示し
た基準電圧発生回路及びセンスアンプの動作について説
明する。
た基準電圧発生回路及びセンスアンプの動作について説
明する。
【００１１】まず、基準電圧発生回路１０６に制御信号
ＳＴＯＰとして“Ｈ”が入力されると、インバータゲー
トＩＮＶ１を介してＰチャネルトランジスタＱ３のゲー
トに“Ｌ”が入力される。このとき、Ｐチャネルトラン
ジスタＱ３はオンし、ＮＯＤＥ１には電源電圧ＶＤＤが
出力される。また、ＰチャネルトランジスタＱ１及びＱ
２のゲートには電源電圧ＶＤＤが印加され、それぞれオ
フする。
ＳＴＯＰとして“Ｈ”が入力されると、インバータゲー
トＩＮＶ１を介してＰチャネルトランジスタＱ３のゲー
トに“Ｌ”が入力される。このとき、Ｐチャネルトラン
ジスタＱ３はオンし、ＮＯＤＥ１には電源電圧ＶＤＤが
出力される。また、ＰチャネルトランジスタＱ１及びＱ
２のゲートには電源電圧ＶＤＤが印加され、それぞれオ
フする。
【００１２】また、インバータゲートＩＮＶ１の出力が
“Ｌ”になると、ＰチャネルトランジスタＱ８がオン
し、基準電圧発生回路の出力端子にはＰチャネルトラン
ジスタＱ８を介して電源電圧ＶＤＤが出力される。さら
に、ＮチャネルトランジスタＱ７がオフするため、Ｎチ
ャネルトランジスタＱ７と直列に接続されたＰチャネル
トランジスタＱ２、及びＮチャネルトランジスタＱ５、
Ｑ７の電流経路が切断されることにより、低消費電力化
を実現している。
“Ｌ”になると、ＰチャネルトランジスタＱ８がオン
し、基準電圧発生回路の出力端子にはＰチャネルトラン
ジスタＱ８を介して電源電圧ＶＤＤが出力される。さら
に、ＮチャネルトランジスタＱ７がオフするため、Ｎチ
ャネルトランジスタＱ７と直列に接続されたＰチャネル
トランジスタＱ２、及びＮチャネルトランジスタＱ５、
Ｑ７の電流経路が切断されることにより、低消費電力化
を実現している。
【００１３】また、制御信号ＳＴＯＰとして“Ｈ”が入
力されると、論理和回路ＮＯＲ１から“Ｌ”が出力さ
れ、ＮチャネルトランジスタＱ４がオフするため、Ｎチ
ャネルトランジスタＱ４と直列に接続されたＰチャネル
トランジスタＱ１、ＮチャネルトランジスタＱ４、Ｑ
６、及びリファレンスセルＭ１の電流経路が切断され
る。このことにより、低消費電力化を実現している。
力されると、論理和回路ＮＯＲ１から“Ｌ”が出力さ
れ、ＮチャネルトランジスタＱ４がオフするため、Ｎチ
ャネルトランジスタＱ４と直列に接続されたＰチャネル
トランジスタＱ１、ＮチャネルトランジスタＱ４、Ｑ
６、及びリファレンスセルＭ１の電流経路が切断され
る。このことにより、低消費電力化を実現している。
【００１４】同様に、センスアンプ１０５に制御信号Ｓ
ＴＯＰとして“Ｈ”が入力されると、インバータゲート
ＩＮＶ２から“Ｌ”が出力され、Ｐチャネルトランジス
タＱ１３がオンし、ＰチャネルトランジスタＱ１１及び
Ｑ１２がそれぞれオフする。また、論理和回路ＮＯＲ２
から“Ｌ”が出力され、ＮチャネルトランジスタＱ１５
がオフするため、ＮチャネルトランジスタＱ１５と直列
に接続されたＰチャネルトランジスタＱ１２、及びＮチ
ャネルトランジスタＱ１５、Ｑ１７の電流経路が切断さ
れる。
ＴＯＰとして“Ｈ”が入力されると、インバータゲート
ＩＮＶ２から“Ｌ”が出力され、Ｐチャネルトランジス
タＱ１３がオンし、ＰチャネルトランジスタＱ１１及び
Ｑ１２がそれぞれオフする。また、論理和回路ＮＯＲ２
から“Ｌ”が出力され、ＮチャネルトランジスタＱ１５
がオフするため、ＮチャネルトランジスタＱ１５と直列
に接続されたＰチャネルトランジスタＱ１２、及びＮチ
ャネルトランジスタＱ１５、Ｑ１７の電流経路が切断さ
れる。
【００１５】なお、ＮチャネルトランジスタＱ１４のゲ
ートには、基準電圧発生回路１０６のＰチャネルトラン
ジスタＱ８を介して電源電圧ＶＤＤが印加されているた
め、ＮチャネルトランジスタＱ１４はオンしている。ま
た、ＮチャネルトランジスタＱ１６のゲートには電源電
圧ＶＤＤが印加されているため、Ｎチャネルトランジス
タＱ１６もオンしている。したがって、センスアンプの
出力端子ＳＡ ＯＵＴには“Ｌ”が出力される。
ートには、基準電圧発生回路１０６のＰチャネルトラン
ジスタＱ８を介して電源電圧ＶＤＤが印加されているた
め、ＮチャネルトランジスタＱ１４はオンしている。ま
た、ＮチャネルトランジスタＱ１６のゲートには電源電
圧ＶＤＤが印加されているため、Ｎチャネルトランジス
タＱ１６もオンしている。したがって、センスアンプの
出力端子ＳＡ ＯＵＴには“Ｌ”が出力される。
【００１６】一方、基準電圧発生回路１０６に制御信号
ＳＴＯＰとして“Ｌ”が入力されると、インバータゲー
トＩＮＶ１の出力が“Ｈ”になり、Ｐチャネルトランジ
スタＱ３及びＱ８がオフし、ＰチャネルトランジスタＱ
１、Ｑ２、及びＮチャネルトランジスタＱ７がそれぞれ
オンする。また、論理和回路ＮＯＲ１の出力は“Ｈ”に
なり、ＮチャネルトランジスタＱ４がオンする。
ＳＴＯＰとして“Ｌ”が入力されると、インバータゲー
トＩＮＶ１の出力が“Ｈ”になり、Ｐチャネルトランジ
スタＱ３及びＱ８がオフし、ＰチャネルトランジスタＱ
１、Ｑ２、及びＮチャネルトランジスタＱ７がそれぞれ
オンする。また、論理和回路ＮＯＲ１の出力は“Ｈ”に
なり、ＮチャネルトランジスタＱ４がオンする。
【００１７】このとき、リファレンスセルＭ１には、Ｐ
チャネルトランジスタＱ１、及びＮチャネルトランジス
タＱ４、Ｑ６を介して電源電圧ＶＤＤが印加され、電流
Ｉｒ ｅｆが流れる。ＰチャネルトランジスタＱ１、Ｑ２
はカレントミラー回路を構成しているため、Ｐチャネル
トランジスタＱ２、ＮチャネルトランジスタＱ５、Ｑ７
にはＩｒｅｆとほぼ等しい電流が流れ、Ｎチャネルトラ
ンジスタＱ５のゲートに基準電圧Ｖｒｅｆが出力され
る。
チャネルトランジスタＱ１、及びＮチャネルトランジス
タＱ４、Ｑ６を介して電源電圧ＶＤＤが印加され、電流
Ｉｒ ｅｆが流れる。ＰチャネルトランジスタＱ１、Ｑ２
はカレントミラー回路を構成しているため、Ｐチャネル
トランジスタＱ２、ＮチャネルトランジスタＱ５、Ｑ７
にはＩｒｅｆとほぼ等しい電流が流れ、Ｎチャネルトラ
ンジスタＱ５のゲートに基準電圧Ｖｒｅｆが出力され
る。
【００１８】また、センスアンプ１０５に制御信号ＳＴ
ＯＰとして“Ｌ”が入力されると、インバータゲートＩ
ＮＶ２の出力が“Ｈ”になり、Ｐチャネルトランジスタ
Ｑ１３がオフし、ＰチャネルトランジスタＱ１１、Ｑ１
２がそれぞれオンする。また、論理和回路ＮＯＲ１の出
力が“Ｈ”になり、ＮチャネルトランジスタＱ１５がオ
ンする。
ＯＰとして“Ｌ”が入力されると、インバータゲートＩ
ＮＶ２の出力が“Ｈ”になり、Ｐチャネルトランジスタ
Ｑ１３がオフし、ＰチャネルトランジスタＱ１１、Ｑ１
２がそれぞれオンする。また、論理和回路ＮＯＲ１の出
力が“Ｈ”になり、ＮチャネルトランジスタＱ１５がオ
ンする。
【００１９】このとき、Ｘ−デコーダ１０８、及びＹ−
デコーダ１０７によって図７に示すメモリセルＭ２が選
択されると、ＮチャネルトランジスタＱ１７がオンし、
メモリセルＭ２には、ＰチャネルトランジスタＱ１２、
及びＮチャネルトランジスタＱ１５、Ｑ１７を介して電
流が流れる。
デコーダ１０７によって図７に示すメモリセルＭ２が選
択されると、ＮチャネルトランジスタＱ１７がオンし、
メモリセルＭ２には、ＰチャネルトランジスタＱ１２、
及びＮチャネルトランジスタＱ１５、Ｑ１７を介して電
流が流れる。
【００２０】メモリセルＭ２がオンセルの場合、Ｐチャ
ネルトランジスタＱ１２、ＮチャネルトランジスタＱ１
５、Ｑ１７、及びメモリセルＭ２には電流Ｉｄａｔａが
流れる。ＰチャネルトランジスタＱ１１、Ｑ１２はカレ
ントミラー回路を構成しているため、Ｐチャネルトラン
ジスタＱ１１にはＩｄａｔａとほぼ等しい電流が流れ
る。 ここで、ＰチャネルトランジスタＱ１１の方がＮ
チャネルトランジスタＱ１４よりも電流駆動能力が大き
いため、センスアンプ１０５の出力端子ＳＡ ＯＵＴに
は“Ｌ”が出力される。
ネルトランジスタＱ１２、ＮチャネルトランジスタＱ１
５、Ｑ１７、及びメモリセルＭ２には電流Ｉｄａｔａが
流れる。ＰチャネルトランジスタＱ１１、Ｑ１２はカレ
ントミラー回路を構成しているため、Ｐチャネルトラン
ジスタＱ１１にはＩｄａｔａとほぼ等しい電流が流れ
る。 ここで、ＰチャネルトランジスタＱ１１の方がＮ
チャネルトランジスタＱ１４よりも電流駆動能力が大き
いため、センスアンプ１０５の出力端子ＳＡ ＯＵＴに
は“Ｌ”が出力される。
【００２１】また、メモリセルＭ２がオフセルの場合、
ＰチャネルトランジスタＱ１２、Ｎチャネルトランジス
タＱ１５、Ｑ１７、及びメモリセルＭ２にはほとんど電
流が流れないため、ＰチャネルトランジスタＱ１１にも
電流が流れない。したがって、センスアンプの出力端子
ＳＡ ＯＵＴは、電源電圧ＶＤＤ（“Ｈ”）が出力され
る。
ＰチャネルトランジスタＱ１２、Ｎチャネルトランジス
タＱ１５、Ｑ１７、及びメモリセルＭ２にはほとんど電
流が流れないため、ＰチャネルトランジスタＱ１１にも
電流が流れない。したがって、センスアンプの出力端子
ＳＡ ＯＵＴは、電源電圧ＶＤＤ（“Ｈ”）が出力され
る。
【００２２】
【発明が解決しようとする課題】近年の半導体記憶装置
は、その使用分野が携帯機器等に広がり、低消費電力化
がいっそう強く求められている。
は、その使用分野が携帯機器等に広がり、低消費電力化
がいっそう強く求められている。
【００２３】しかしながら上記したような従来の半導体
記憶装置では、消費電流を低減するため、データの読み
出し時以外に制御信号ＳＴＯＰを“Ｈ”にして基準電圧
電圧発生回路及びセンスアンプの動作を停止させると、
次に読み出し動作に移行する際に長い復帰時間を要する
という問題があった。
記憶装置では、消費電流を低減するため、データの読み
出し時以外に制御信号ＳＴＯＰを“Ｈ”にして基準電圧
電圧発生回路及びセンスアンプの動作を停止させると、
次に読み出し動作に移行する際に長い復帰時間を要する
という問題があった。
【００２４】これは、基準電圧発生回路の出力に配線容
量等の寄生容量が負荷として接続されていることによ
る。特に、近年の半導体記憶装置では多ビット化が進
み、センスアンプの数も増加しているため、寄生容量が
さらに増加する傾向にある。
量等の寄生容量が負荷として接続されていることによ
る。特に、近年の半導体記憶装置では多ビット化が進
み、センスアンプの数も増加しているため、寄生容量が
さらに増加する傾向にある。
【００２５】また、制御信号ＳＴＯＰの切り換え時にセ
ンスアンプのＰチャネルトランジスタＱ１１及びＮチャ
ネルトランジスタＱ１４の動作が安定しないことも長い
復帰時間を要する原因となっている。
ンスアンプのＰチャネルトランジスタＱ１１及びＮチャ
ネルトランジスタＱ１４の動作が安定しないことも長い
復帰時間を要する原因となっている。
【００２６】例えば、データを読み出すメモリセルがオ
ンセルの場合、基準電圧発生回路及びセンスアンプを動
作させるため、制御信号ＳＴＯＰを“Ｈ”から“Ｌ”に
切り換えると、ＰチャネルトランジスタＱ１１を介して
センスアンプの出力端子ＳＡＯＵＴには電源電圧ＶＤＤ
が出力される。しかしながら、切り換わった直後はＮチ
ャネルトランジスタＱ１４の電流駆動能力の方が大きい
ため、ＮチャネルトランジスタＱ１４を介してセンスア
ンプ出力ＳＡ ＯＵＴの電圧が接地電位に放電されてし
まう。したがって。図８に示すように、センスアンプの
出力端子ＳＡＯＵＴの電圧は不安定に変動してしまう。
ンセルの場合、基準電圧発生回路及びセンスアンプを動
作させるため、制御信号ＳＴＯＰを“Ｈ”から“Ｌ”に
切り換えると、ＰチャネルトランジスタＱ１１を介して
センスアンプの出力端子ＳＡＯＵＴには電源電圧ＶＤＤ
が出力される。しかしながら、切り換わった直後はＮチ
ャネルトランジスタＱ１４の電流駆動能力の方が大きい
ため、ＮチャネルトランジスタＱ１４を介してセンスア
ンプ出力ＳＡ ＯＵＴの電圧が接地電位に放電されてし
まう。したがって。図８に示すように、センスアンプの
出力端子ＳＡＯＵＴの電圧は不安定に変動してしまう。
【００２７】よって、データを読み出す際には、センス
アンプの出力端子ＳＡ ＯＵＴの電圧が安定するのを待
つ必要があり（ＲＥＡＤタイムラグ：Ｔｒ）、高速に動
作させたい機器で使用することができなかった。
アンプの出力端子ＳＡ ＯＵＴの電圧が安定するのを待
つ必要があり（ＲＥＡＤタイムラグ：Ｔｒ）、高速に動
作させたい機器で使用することができなかった。
【００２８】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、消費電
流を低減すると共に、多数のセンスアンプを有する場合
でも動作停止状態から復帰する際の待機時間を短くする
ことができる半導体記憶装置を提供することを目的とす
る。
る問題点を解決するためになされたものであり、消費電
流を低減すると共に、多数のセンスアンプを有する場合
でも動作停止状態から復帰する際の待機時間を短くする
ことができる半導体記憶装置を提供することを目的とす
る。
【００２９】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、メモリセルに記憶されたデ
ータの判別基準である基準電圧を出力する基準電圧発生
回路と、前記基準電圧及び選択されたメモリセルに流れ
る電流の関係から、該メモリセルに記憶されたデータを
読み出すセンスアンプと、を有する半導体記憶装置にお
いて、前記センスアンプの動作を停止させる第１の制御
信号を前記センスアンプに入力するための第１の入力手
段と、前記基準電圧発生回路の動作を停止させる第２の
制御信号を前記基準電圧発生回路に入力するための第２
の入力手段と、を有することを特徴とする。
本発明の半導体記憶装置は、メモリセルに記憶されたデ
ータの判別基準である基準電圧を出力する基準電圧発生
回路と、前記基準電圧及び選択されたメモリセルに流れ
る電流の関係から、該メモリセルに記憶されたデータを
読み出すセンスアンプと、を有する半導体記憶装置にお
いて、前記センスアンプの動作を停止させる第１の制御
信号を前記センスアンプに入力するための第１の入力手
段と、前記基準電圧発生回路の動作を停止させる第２の
制御信号を前記基準電圧発生回路に入力するための第２
の入力手段と、を有することを特徴とする。
【００３０】また、メモリセルに記憶されたデータの判
別基準である基準電圧を出力する基準電圧発生回路と、
前記基準電圧及び選択されたメモリセルに流れる電流の
関係から、該メモリセルに記憶されたデータを読み出す
センスアンプと、を有する半導体記憶装置において、前
記基準電圧発生回路及び前記センスアンプが停止したと
きに、前記センスアンプに所定の電圧を印加するための
電圧供給手段を有することを特徴とする。
別基準である基準電圧を出力する基準電圧発生回路と、
前記基準電圧及び選択されたメモリセルに流れる電流の
関係から、該メモリセルに記憶されたデータを読み出す
センスアンプと、を有する半導体記憶装置において、前
記基準電圧発生回路及び前記センスアンプが停止したと
きに、前記センスアンプに所定の電圧を印加するための
電圧供給手段を有することを特徴とする。
【００３１】上記のように構成された半導体記憶装置
は、基準電圧発生回路の動作を停止させる第１の制御信
号を基準電圧発生回路に入力するための第１の入力手段
と、センスアンプの動作を停止させる第２の制御信号を
センスアンプに入力するための第２の入力手段とを有す
ることで、基準電圧発回路及びセンスアンプの動作をそ
れぞれ独立して制御することができる。
は、基準電圧発生回路の動作を停止させる第１の制御信
号を基準電圧発生回路に入力するための第１の入力手段
と、センスアンプの動作を停止させる第２の制御信号を
センスアンプに入力するための第２の入力手段とを有す
ることで、基準電圧発回路及びセンスアンプの動作をそ
れぞれ独立して制御することができる。
【００３２】また、基準電圧発生回路及びセンスアンプ
が停止したときに、センスアンプに所定の電圧を印加す
るための電圧供給手段を有することで、基準電圧が停止
していてもセンスアンプに所定の電圧を印加することが
できる。
が停止したときに、センスアンプに所定の電圧を印加す
るための電圧供給手段を有することで、基準電圧が停止
していてもセンスアンプに所定の電圧を印加することが
できる。
【００３３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００３４】（第１の実施の形態）本実施の形態の半導
体記憶装置は、従来のように基準電圧発生回路及びセン
スアンプの動作を制御信号ＳＴＯＰによって同時に制御
するのではなく、センスアンプを第１の制御信号ＨＡＬ
Ｔで、また、基準電圧発生回路を第２の制御信号ＳＴＡ
ＮＢＹで、それぞれ別々に制御する。
体記憶装置は、従来のように基準電圧発生回路及びセン
スアンプの動作を制御信号ＳＴＯＰによって同時に制御
するのではなく、センスアンプを第１の制御信号ＨＡＬ
Ｔで、また、基準電圧発生回路を第２の制御信号ＳＴＡ
ＮＢＹで、それぞれ別々に制御する。
【００３５】図１は本発明の半導体記憶装置の第１の実
施の形態の構成を示すブロック図であり、図２は図１に
示した基準電圧発生回路及びセンスアンプの構成を示す
回路図である。また、図３は図１に示した基準電圧発生
回路及びセンスアンプの動作の様子を示すタイミングチ
ャートである。
施の形態の構成を示すブロック図であり、図２は図１に
示した基準電圧発生回路及びセンスアンプの構成を示す
回路図である。また、図３は図１に示した基準電圧発生
回路及びセンスアンプの動作の様子を示すタイミングチ
ャートである。
【００３６】図１において、ＲＯＭ回路１は、データを
記憶する複数のメモリセルから成るビット数ｎに対応し
て設けられたメモリセルアレイ３１〜３ｎ、及びＹ−セ
レクタ４１〜４ｎを有するメモリセルブロック２と、入
力されたＸ−アドレスにしたがってデータの書き込み及
び読み出しを行うメモリセルを選択するＸ−デコーダ８
と、入力されたＹ−アドレスにしたがってデータの書き
込み及び読み出しを行うメモリセルを選択するＹ−デコ
ーダ７と、記憶されたデータをビット毎に読み出すた
め、メモリセルアレイ３１〜３ｎに対応して設けられた
センスアンプ５１〜５ｎと、センスアンプ５１〜５ｎに
基準電圧Ｖｒｅｆをそれぞれ供給する基準電圧発生回路
６とによって構成される。
記憶する複数のメモリセルから成るビット数ｎに対応し
て設けられたメモリセルアレイ３１〜３ｎ、及びＹ−セ
レクタ４１〜４ｎを有するメモリセルブロック２と、入
力されたＸ−アドレスにしたがってデータの書き込み及
び読み出しを行うメモリセルを選択するＸ−デコーダ８
と、入力されたＹ−アドレスにしたがってデータの書き
込み及び読み出しを行うメモリセルを選択するＹ−デコ
ーダ７と、記憶されたデータをビット毎に読み出すた
め、メモリセルアレイ３１〜３ｎに対応して設けられた
センスアンプ５１〜５ｎと、センスアンプ５１〜５ｎに
基準電圧Ｖｒｅｆをそれぞれ供給する基準電圧発生回路
６とによって構成される。
【００３７】ここで、本実施の形態の半導体記憶装置
は、センスアンプ５１〜５ｎにそれぞれ第１の制御信号
ＨＡＬＴが入力され、基準電圧発生回路に第２の制御信
号ＳＴＡＮＢＹが入力される構成である。
は、センスアンプ５１〜５ｎにそれぞれ第１の制御信号
ＨＡＬＴが入力され、基準電圧発生回路に第２の制御信
号ＳＴＡＮＢＹが入力される構成である。
【００３８】また、図２において、センスアンプ５のイ
ンバータＩＮＶ２及び論理和回路ＮＯＲ２にはそれぞれ
第１の制御信号ＨＡＬＴが入力され、基準電圧発生回路
６のインバータＩＮＶ１及び論理和回路ＮＯＲ１にはそ
れぞれ第２の制御信号ＳＴＡＮＢＹが入力される。その
他の構成は従来と同様であるため、その説明は省略す
る。
ンバータＩＮＶ２及び論理和回路ＮＯＲ２にはそれぞれ
第１の制御信号ＨＡＬＴが入力され、基準電圧発生回路
６のインバータＩＮＶ１及び論理和回路ＮＯＲ１にはそ
れぞれ第２の制御信号ＳＴＡＮＢＹが入力される。その
他の構成は従来と同様であるため、その説明は省略す
る。
【００３９】このような構成において、上述したよう
に、本実施の形態の半導体記憶装置は、センスアンプを
第１の制御信号ＨＡＬＴで、また、基準電圧発生回路６
を第２の制御信号ＳＴＡＮＢＹでそれぞれ別々に制御可
能にしている。
に、本実施の形態の半導体記憶装置は、センスアンプを
第１の制御信号ＨＡＬＴで、また、基準電圧発生回路６
を第２の制御信号ＳＴＡＮＢＹでそれぞれ別々に制御可
能にしている。
【００４０】ここで、すぐに読み出しを動作を再開した
い場合は、第１の制御信号ＨＡＬＴでセンスアンプのみ
を停止させる。この場合、基準電圧発生回路は動作して
いるのでセンスアンプはすぐに動作を再開できる。
い場合は、第１の制御信号ＨＡＬＴでセンスアンプのみ
を停止させる。この場合、基準電圧発生回路は動作して
いるのでセンスアンプはすぐに動作を再開できる。
【００４１】また、半導体記憶装置の消費電流を抑えた
い場合は、第１の制御信号ＨＡＬＴ、及び第２の制御信
号ＳＴＡＮＢＹの２つの信号で基準電圧発生回路及びセ
ンスアンプの両方を停止させる。この場合、ＲＥＡＤタ
イムラグが必要になるが電流は大幅に低減できる。
い場合は、第１の制御信号ＨＡＬＴ、及び第２の制御信
号ＳＴＡＮＢＹの２つの信号で基準電圧発生回路及びセ
ンスアンプの両方を停止させる。この場合、ＲＥＡＤタ
イムラグが必要になるが電流は大幅に低減できる。
【００４２】例えば、図３に示すように、予め、第２の
制御信号ＳＴＡＮＢＹを“Ｈ”から“Ｌ”に切り換え、
各センスアンプ５１〜５ｎにそれぞれ基準電圧Ｖｒｅｆ
を印加しておくと、次に、第１の制御信号ＨＡＬＴを
“Ｈ”から“Ｌ”に切り換え、センスアンプ５を読み出
し動作に移行させても、センスアンプの出力端子ＳＡＯ
ＵＴの電圧は従来の半導体記憶装置のように充放電され
ない。したがって、図３に示すように、センスアンプの
出力端子ＳＡ ＯＵＴの電圧は安定して立ち上がり、Ｒ
ＥＡＤタイムラグが発生しない。
制御信号ＳＴＡＮＢＹを“Ｈ”から“Ｌ”に切り換え、
各センスアンプ５１〜５ｎにそれぞれ基準電圧Ｖｒｅｆ
を印加しておくと、次に、第１の制御信号ＨＡＬＴを
“Ｈ”から“Ｌ”に切り換え、センスアンプ５を読み出
し動作に移行させても、センスアンプの出力端子ＳＡＯ
ＵＴの電圧は従来の半導体記憶装置のように充放電され
ない。したがって、図３に示すように、センスアンプの
出力端子ＳＡ ＯＵＴの電圧は安定して立ち上がり、Ｒ
ＥＡＤタイムラグが発生しない。
【００４３】よって、センスアンプ５及び基準電圧発生
回路６をそれぞれ別々に制御可能にすることで、多数の
センスアンプを有する場合でも読み出し停止状態から復
帰する際の待機時間を短くすることができる。また、常
に動作させる必要があるのは基準電圧発生回路６のみで
あるため、従来よりも消費電流を少なくすることができ
る。
回路６をそれぞれ別々に制御可能にすることで、多数の
センスアンプを有する場合でも読み出し停止状態から復
帰する際の待機時間を短くすることができる。また、常
に動作させる必要があるのは基準電圧発生回路６のみで
あるため、従来よりも消費電流を少なくすることができ
る。
【００４４】（第２の実施の形態）本実施の形態の半導
体記憶装置は、従来と同様に基準電圧発生回路及びセン
スアンプの動作が同時に制御される。また、基準電圧発
生回路の停止時に各センスアンプに対して基準電圧Ｖ
ｒｅｆとほぼ同電位である疑似基準電圧を印加するため
のレギュレータと、レギュレータ及び基準電圧発生回路
の出力端子の接続を入り切りするスイッチとを有する構
成である。
体記憶装置は、従来と同様に基準電圧発生回路及びセン
スアンプの動作が同時に制御される。また、基準電圧発
生回路の停止時に各センスアンプに対して基準電圧Ｖ
ｒｅｆとほぼ同電位である疑似基準電圧を印加するため
のレギュレータと、レギュレータ及び基準電圧発生回路
の出力端子の接続を入り切りするスイッチとを有する構
成である。
【００４５】図４は本発明の半導体記憶装置の第２の実
施の形態の構成を示すブロック図である。
施の形態の構成を示すブロック図である。
【００４６】図４において、本実施の形態の半導体記憶
装置は、基準電圧発生回路及びセンスアンプの読み出し
動作をそれぞれ停止させる第１の制御信号ＨＡＬＴが基
準電圧発生回路及び各センスアンプにそれぞれ入力され
る構成である。
装置は、基準電圧発生回路及びセンスアンプの読み出し
動作をそれぞれ停止させる第１の制御信号ＨＡＬＴが基
準電圧発生回路及び各センスアンプにそれぞれ入力され
る構成である。
【００４７】また、基準電圧発生回路の出力端子には、
基準電圧発生回路の停止時に疑似基準電圧を出力するレ
ギュレータ９がスイッチ用トランジスタ１０を介して接
続され、スイッチ用トランジスタ１０は第２の制御信号
ＳＴＡＮＢＹによって制御される。なお、基準電圧発生
回路６と各センスアンプ５１〜５ｎは、基準電圧Ｖｒ
ｅｆ及び疑似基準電圧を供給するためのセンスアンプ電
源供給線１４によって接続されている。
基準電圧発生回路の停止時に疑似基準電圧を出力するレ
ギュレータ９がスイッチ用トランジスタ１０を介して接
続され、スイッチ用トランジスタ１０は第２の制御信号
ＳＴＡＮＢＹによって制御される。なお、基準電圧発生
回路６と各センスアンプ５１〜５ｎは、基準電圧Ｖｒ
ｅｆ及び疑似基準電圧を供給するためのセンスアンプ電
源供給線１４によって接続されている。
【００４８】なお、本実施の形態の基準電圧発生回路と
して図２に示すような回路を用いる場合は、出力端子に
電源電圧ＶＤＤを出力させるＰチャネルトランジスタＱ
８を除いた回路を用いるとよい。
して図２に示すような回路を用いる場合は、出力端子に
電源電圧ＶＤＤを出力させるＰチャネルトランジスタＱ
８を除いた回路を用いるとよい。
【００４９】このような構成において、本実施の形態の
半導体記憶装置は、読み出し停止状態からの復帰時間を
高速にしたい場合、レギュレータ９と基準電圧発生回路
の出力端子をスイッチ１０を介して接続し、基準電圧発
生回路の停止時に各センスアンプに対してレギュレータ
９から疑似基準電圧を印加する。また、読み出し停止状
態からの復帰時間を高速にする必要がない場合は、スイ
ッチ１０を常にＯＦＦにし、基準電圧発生回路及びセン
スアンプをそれぞれ同時に停止／復帰させる。なお、第
１の制御信号ＨＡＬＴ及び第２の制御信号ＳＴＡＮＢＹ
をそれぞれ別々な信号にする必要はなく、基準電圧発生
回路及びセンスアンプの停止時に疑似電圧を印加可能な
論理にすれば、一つの制御信号によって制御することも
可能である。
半導体記憶装置は、読み出し停止状態からの復帰時間を
高速にしたい場合、レギュレータ９と基準電圧発生回路
の出力端子をスイッチ１０を介して接続し、基準電圧発
生回路の停止時に各センスアンプに対してレギュレータ
９から疑似基準電圧を印加する。また、読み出し停止状
態からの復帰時間を高速にする必要がない場合は、スイ
ッチ１０を常にＯＦＦにし、基準電圧発生回路及びセン
スアンプをそれぞれ同時に停止／復帰させる。なお、第
１の制御信号ＨＡＬＴ及び第２の制御信号ＳＴＡＮＢＹ
をそれぞれ別々な信号にする必要はなく、基準電圧発生
回路及びセンスアンプの停止時に疑似電圧を印加可能な
論理にすれば、一つの制御信号によって制御することも
可能である。
【００５０】このようにすることで、基準電圧発生回路
及びセンスアンプをそれぞれ停止させている場合でも、
レギュレータ９によって各センスアンプに基準電圧Ｖ
ｒｅｆとほぼ同電位の疑似基準電圧を印加することがで
きるため、第１の実施の形態と同様に読み出し停止状態
から復帰する際の待機時間を短くすることができる。
及びセンスアンプをそれぞれ停止させている場合でも、
レギュレータ９によって各センスアンプに基準電圧Ｖ
ｒｅｆとほぼ同電位の疑似基準電圧を印加することがで
きるため、第１の実施の形態と同様に読み出し停止状態
から復帰する際の待機時間を短くすることができる。
【００５１】（第３の実施の形態）本実施の形態の半導
体記憶装置は、基準電圧発生回路の停止時にセンスアン
プに疑似基準電圧を印加するための電圧源の構成と、電
圧源と基準電圧発生回路の出力端子との接続を入り切り
するスイッチの構成とが第２の実施の形態と異なってい
る。その他の構成は第２の実施の形態と同様であるた
め、その説明は省略する。
体記憶装置は、基準電圧発生回路の停止時にセンスアン
プに疑似基準電圧を印加するための電圧源の構成と、電
圧源と基準電圧発生回路の出力端子との接続を入り切り
するスイッチの構成とが第２の実施の形態と異なってい
る。その他の構成は第２の実施の形態と同様であるた
め、その説明は省略する。
【００５２】図５は本発明の半導体記憶装置の第３の実
施の形態の構成を示すブロック図である。
施の形態の構成を示すブロック図である。
【００５３】図５において、本実施の形態の半導体記憶
装置は、第２の実施の形態と同様に基準電圧発生回路及
びセンスアンプの動作をそれぞれ停止させる第１の制御
信号ＨＡＬＴが基準電圧発生回路及び各センスアンプに
それぞれ入力される構成である。
装置は、第２の実施の形態と同様に基準電圧発生回路及
びセンスアンプの動作をそれぞれ停止させる第１の制御
信号ＨＡＬＴが基準電圧発生回路及び各センスアンプに
それぞれ入力される構成である。
【００５４】また、基準電圧発生回路の出力端子には、
基準電圧発生回路の停止時に疑似基準電圧を印加するた
めの、一端が電源と接続され、他端が接地電位と接続さ
れる、直列に接続された抵抗器Ｒ１及びＲ２が接続さ
れ、合わせて、抵抗器Ｒ１と電源との接続を入り切りす
るＰチャネルトランジスタ１２、及び抵抗器Ｒ２と接地
電位との接続を入り切りするＮチャネルトランジスタ１
３が設けられている。
基準電圧発生回路の停止時に疑似基準電圧を印加するた
めの、一端が電源と接続され、他端が接地電位と接続さ
れる、直列に接続された抵抗器Ｒ１及びＲ２が接続さ
れ、合わせて、抵抗器Ｒ１と電源との接続を入り切りす
るＰチャネルトランジスタ１２、及び抵抗器Ｒ２と接地
電位との接続を入り切りするＮチャネルトランジスタ１
３が設けられている。
【００５５】なお、Ｎチャネルトランジスタ１３は第２
の制御信号ＳＴＡＮＢＹによって制御され、Ｐチャネル
トランジスタ１２は第２の制御信号ＳＴＡＮＢＹをイン
バータゲート１１で反転した信号によって制御される。
また、基準電圧発生回路の出力端子には、電源電圧ＶＤ
Ｄを抵抗器Ｒ１及び抵抗器Ｒ２によって分圧した、疑似
基準電圧（基準電圧Ｖｒｅｆとほぼ同電位）が印加され
る。
の制御信号ＳＴＡＮＢＹによって制御され、Ｐチャネル
トランジスタ１２は第２の制御信号ＳＴＡＮＢＹをイン
バータゲート１１で反転した信号によって制御される。
また、基準電圧発生回路の出力端子には、電源電圧ＶＤ
Ｄを抵抗器Ｒ１及び抵抗器Ｒ２によって分圧した、疑似
基準電圧（基準電圧Ｖｒｅｆとほぼ同電位）が印加され
る。
【００５６】したがって、第２の実施の形態と同様に、
基準電圧発生回路及びセンスアンプをそれぞれ停止させ
ている場合でも、センスアンプに基準電圧Ｖｒｅｆとほ
ぼ同電位の疑似基準電圧を印加することができるため、
読み出し停止状態から復帰する際の待機時間を短くする
ことができる。
基準電圧発生回路及びセンスアンプをそれぞれ停止させ
ている場合でも、センスアンプに基準電圧Ｖｒｅｆとほ
ぼ同電位の疑似基準電圧を印加することができるため、
読み出し停止状態から復帰する際の待機時間を短くする
ことができる。
【００５７】なお、本実施の形態では、抵抗器Ｒ１及び
Ｒ２の抵抗比によってセンスアンプに印加する電圧を所
望の値（基準電圧Ｖｒｅｆ）に設定することが可能であ
り、抵抗器Ｒ１及びＲ２の値の大きさで電源から接地電
位に流れる電流値を設定することができる。特に抵抗器
Ｒ１及びＲ２の値を大きな値に設定すれば、消費電流を
少なくすることができる。
Ｒ２の抵抗比によってセンスアンプに印加する電圧を所
望の値（基準電圧Ｖｒｅｆ）に設定することが可能であ
り、抵抗器Ｒ１及びＲ２の値の大きさで電源から接地電
位に流れる電流値を設定することができる。特に抵抗器
Ｒ１及びＲ２の値を大きな値に設定すれば、消費電流を
少なくすることができる。
【００５８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５９】基準電圧発生回路の動作を停止させる第１
の制御信号を基準電圧発生回路に入力するための第１の
入力手段と、センスアンプの動作を停止させる第２の制
御信号をセンスアンプに入力するための第２の入力手段
とを有することで、基準電圧発回路及びセンスアンプの
動作の停止をそれぞれ独立して制御することができる。
したがって、基準電圧発生回路のみを常に動作させ、セ
ンスアンプをデータ読み出し時のみ動作させるようにす
れば、多数のセンスアンプを有する場合でも読み出し停
止状態から復帰する際の待機時間を短くすることがで
き、かつ従来よりも消費電流を少なくすることができ
る。
の制御信号を基準電圧発生回路に入力するための第１の
入力手段と、センスアンプの動作を停止させる第２の制
御信号をセンスアンプに入力するための第２の入力手段
とを有することで、基準電圧発回路及びセンスアンプの
動作の停止をそれぞれ独立して制御することができる。
したがって、基準電圧発生回路のみを常に動作させ、セ
ンスアンプをデータ読み出し時のみ動作させるようにす
れば、多数のセンスアンプを有する場合でも読み出し停
止状態から復帰する際の待機時間を短くすることがで
き、かつ従来よりも消費電流を少なくすることができ
る。
【００６０】一方、基準電圧発生回路及びセンスアンプ
が停止したときに、センスアンプに所定の電圧を印加す
るための電圧供給手段を有することで、基準電圧が停止
していてもセンスアンプに所定の電圧を印加することが
できるため、読み出し停止状態から復帰する際の待機時
間を短くすることができる。
が停止したときに、センスアンプに所定の電圧を印加す
るための電圧供給手段を有することで、基準電圧が停止
していてもセンスアンプに所定の電圧を印加することが
できるため、読み出し停止状態から復帰する際の待機時
間を短くすることができる。
【図１】本発明の半導体記憶装置の第１の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示した基準電圧発生回路及びセンスアン
プの構成を示す回路図である。
プの構成を示す回路図である。
【図３】図１に示した基準電圧発生回路及びセンスアン
プの動作の様子を示すタイミングチャートである。
プの動作の様子を示すタイミングチャートである。
【図４】本発明の半導体記憶装置の第２の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】本発明の半導体記憶装置の第３の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図６】従来の半導体記憶装置の構成を示すブロック図
である。
である。
【図７】図６に示した基準電圧発生回路及びセンスアン
プの構成を示す回路図である。
プの構成を示す回路図である。
【図８】図６に示した基準電圧発生回路及びセンスアン
プの動作の様子を示すタイミングチャートである。
プの動作の様子を示すタイミングチャートである。
１ ＲＯＭ回路 ２ メモリセルブロック ３１〜３ｎ メモリセルアレイ ４１〜４ｎ Ｙ−セレクタ ５、５１〜５ｎ センスアンプ ６ 基準電圧発回路 ７ Ｙ−デコーダ ８ Ｘ−デコーダ ９ レギュレータ １０ スイッチ用トランジスタ １１ インバータゲート １２ Ｐチャネルトランジスタ １３ Ｎチャネルトランジスタ １４ センスアンプ電源供給線 ＩＮＶ１、ＩＮＶ２ インバータゲート Ｍ１ リファレンスセル Ｍ２ メモリセル ＮＯＲ１，ＮＯＲ２ 論理和回路 Ｑ１〜Ｑ３、Ｑ１１〜Ｑ１３ Ｐチャネルトランジス
タ Ｑ４〜Ｑ７、Ｑ１４〜Ｑ１７ Ｎチャネルトランジス
タ
タ Ｑ４〜Ｑ７、Ｑ１４〜Ｑ１７ Ｎチャネルトランジス
タ
フロントページの続き (72)発明者 加藤 一明 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 金子 真輝 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (7)
- 【請求項１】 メモリセルに記憶されたデータの判別基
準である基準電圧を出力する基準電圧発生回路と、 前記基準電圧及び選択されたメモリセルに流れる電流の
関係から、該メモリセルに記憶されたデータを読み出す
センスアンプと、 を有する半導体記憶装置において、 前記センスアンプの動作を停止させる第１の制御信号を
前記センスアンプに入力するための第１の入力手段と、 前記基準電圧発生回路の動作を停止させる第２の制御信
号を前記基準電圧発生回路に入力するための第２の入力
手段と、を有することを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルに記憶されたデータの判別基
準である基準電圧を出力する基準電圧発生回路と、 前記基準電圧及び選択されたメモリセルに流れる電流の
関係から、該メモリセルに記憶されたデータを読み出す
センスアンプと、を有する半導体記憶装置において、 前記基準電圧発生回路及び前記センスアンプが停止した
ときに、前記センスアンプに所定の電圧を印加するため
の電圧供給手段を有することを特徴とする半導体記憶装
置。 - 【請求項３】 前記電圧供給手段は、前記基準電圧発生
回路及び前記センスアンプの動作を停止させる第１の制
御信号を前記基準電圧発生回路及び前記センスアンプに
それぞれ入力するための第１の入力手段と、 前記基準電圧発生回路の出力端子に所定の電圧を印加す
るための電圧源と、 前記基準電圧発生回路の出力端子と前記電圧源の接続の
入り切りを行うスイッチ手段と、 前記基準電圧発生回路の出力端子と前記電圧源の入り切
りを行わせる第２の制御信号を前記スイッチ手段に入力
するための第２の入力手段と、を有する請求項２記載の
半導体記憶装置。 - 【請求項４】 前記電圧源は、 前記基準電圧を出力する請求項３記載の半導体記憶装
置。 - 【請求項５】 前記電圧源は、安定した電圧を出力する
レギュレータである請求項３または４記載の半導体記憶
装置。 - 【請求項６】 前記電圧源は、 一端が電源に接続され、他端が接地される、直列に接続
された少なくとも２つの抵抗器からなる請求項３または
４記載の半導体記憶装置。 - 【請求項７】 前記スイッチ手段は、 電界効果トランジスタである請求項３ないし６のいずれ
か１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27782397A JP3348769B2 (ja) | 1997-10-09 | 1997-10-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27782397A JP3348769B2 (ja) | 1997-10-09 | 1997-10-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11120783A true JPH11120783A (ja) | 1999-04-30 |
| JP3348769B2 JP3348769B2 (ja) | 2002-11-20 |
Family
ID=17588767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27782397A Expired - Fee Related JP3348769B2 (ja) | 1997-10-09 | 1997-10-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348769B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176287A (ja) * | 1999-12-06 | 2001-06-29 | Samsung Electronics Co Ltd | 半導体メモリ装置及びそれの読み出し方法 |
| US6337827B1 (en) | 2001-01-05 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Voltage-dropping power unit for semiconductor memory device |
| KR100829862B1 (ko) * | 2000-11-15 | 2008-05-16 | 픽심 인코포레이티드 | 화상 센서용 정밀 아날로그 기준 레벨 구비 센스 증폭기 |
| WO2008132971A1 (ja) * | 2007-04-25 | 2008-11-06 | Nec Corporation | 半導体メモリ |
-
1997
- 1997-10-09 JP JP27782397A patent/JP3348769B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176287A (ja) * | 1999-12-06 | 2001-06-29 | Samsung Electronics Co Ltd | 半導体メモリ装置及びそれの読み出し方法 |
| JP4495854B2 (ja) * | 1999-12-06 | 2010-07-07 | 三星電子株式会社 | 半導体メモリ装置及びそれの読み出し方法 |
| KR100829862B1 (ko) * | 2000-11-15 | 2008-05-16 | 픽심 인코포레이티드 | 화상 센서용 정밀 아날로그 기준 레벨 구비 센스 증폭기 |
| US6337827B1 (en) | 2001-01-05 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Voltage-dropping power unit for semiconductor memory device |
| WO2008132971A1 (ja) * | 2007-04-25 | 2008-11-06 | Nec Corporation | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3348769B2 (ja) | 2002-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5761123A (en) | Sense amplifier circuit of a nonvolatile semiconductor memory device | |
| US6504761B2 (en) | Non-volatile semiconductor memory device improved sense amplification configuration | |
| JP3886669B2 (ja) | 半導体記憶装置 | |
| US6928000B2 (en) | Semiconductor memory device having a resistance adjustment unit | |
| US7590003B2 (en) | Self-reference sense amplifier circuit and sensing method | |
| KR20000045404A (ko) | 고속동작용 디램 | |
| US20050286305A1 (en) | Sensing circuit for flash memory device operating at low power supply voltage | |
| JP2005293697A (ja) | 不揮発性半導体記憶装置 | |
| JP2000101024A (ja) | 内部電源電圧発生回路 | |
| JP2001266584A (ja) | ワードラインドライバ及びワードラインドライビング方法 | |
| JPH09204775A (ja) | 半導体集積回路装置 | |
| US7590019B2 (en) | Low voltage data path and current sense amplifier | |
| JPH11149793A (ja) | 半導体記憶装置 | |
| US6323693B1 (en) | Current sense amplifier circuit using dummy bit line | |
| US5194762A (en) | Mos-type charging circuit | |
| US7082058B2 (en) | Non-volatile semiconductor memory device having sense amplifier with increased speed | |
| US5982661A (en) | Memory device | |
| US5751642A (en) | Voltage control circuit for input and output lines of semiconductor memory device | |
| JP3348769B2 (ja) | 半導体記憶装置 | |
| JP2937649B2 (ja) | 半導体記憶装置 | |
| US5355334A (en) | Nonvolatile semiconductor memory device having parallel write and read function | |
| JP2001143476A (ja) | スタティック型半導体記憶装置 | |
| JPWO2007125590A1 (ja) | 半導体装置およびその制御方法 | |
| US6693827B2 (en) | Memory cell sensing circuit capable of enhancing the sensing speed | |
| KR100250752B1 (ko) | 플래쉬 메모리에서의 디코더회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120913 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130913 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |