JPH11119984A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブートプログラムの書換えに失敗してブート
プログラムが破壊されても確実に装置を立上げられるよ
うにする。 【解決手段】 ブートプログラムを記憶した第１のフラ
ッシュＲＯＭ８とは別に復旧用ブートプログラムを記憶
した第２のフラッシュＲＯＭ９を設ける。デコード回路
１０は、通常、電源投入時におけるＣＰＵ１のスタート
アドレスを第１のフラッシュＲＯＭ８のブートプログラ
ム領域に割り当てる。また、フラッシュＲＯＭ８に記憶
されたブートプログラムの書換え開始前には、一旦、Ｃ
ＰＵ１のスタートアドレスを第２のフラッシュＲＯＭ９
の復旧用ブートプログラム領域に割り当てる。その後、
書換えを完了すると、再びＣＰＵ１のスタートアドレス
を第１のフラッシュＲＯＭ８のブートプログラム領域に
割り当てる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書換え可
能なフラッシュＲＯＭ（Read Only Memoly）等の不揮発
性メモリを搭載し、この不揮発性メモリにブートプログ
ラム，アプリケーションプログラム等を記憶してなるフ
ァクシミリ装置などの情報処理装置に関する。

【０００２】

【従来の技術】近年、ファクシミリ装置などの情報処理
装置では、プログラムを格納するための記憶手段として
フラッシュＲＯＭ等の電気的に書換え可能な不揮発性メ
モリを搭載したものが主流となりつつある。これは、製
品化した後でもメモリ内のアプリケーションプログラム
を書換えて機能の追加や性能の向上を図ることを容易に
なし得るためである。

【０００３】特に、公衆回線に接続されるファクシミリ
装置においては、プログラム記憶手段として電気的書換
え可能な不揮発性メモリを採用することにより、ホスト
コンピュータなどから変更すべきプログラムを回線を通
じて装置にダウンロードして不揮発性メモリ内のプログ
ラムを書換えられるようになった。その結果、装置をサ
ービスステーションまで運んだり、サービスマンが客先
まで出向いてプログラムを変更する必要がなくなり、バ
ージョンアップに伴うプログラムの書換えなどを手間な
く速やかに行えるようになった。

【０００４】ところで、この種の情報処理装置に主制御
部として組み込まれるＣＰＵ（Central Processing Uni
t ）は、一般に電源が投入されると、ＣＰＵが有するア
ドレス空間の先頭番地（通常は０番地）からプログラム
の実行を開始する。そこで、装置の立上げを行うブート
プログラムをプログラム記憶手段としての不揮発性メモ
リの先頭領域から格納するとともに、この不揮発性メモ
リの先頭領域をＣＰＵが有するアドレス空間の先頭番地
に割り当てる。こうすることにより、ＣＰＵは電源投入
に応じて必ずブートプログラムを実行するので、このブ
ートプログラムが正常である限り装置が立ち上がる。と
ころが、例えば不揮発性メモリに格納されたブートプロ
グラムを含むプログラムを電気的に書換えている途中で
停電などの事故が発生してプログラムの書換えに失敗す
ると、ブートプログラムが破壊されてしまい、停電復旧
後に電源を再投入しても装置が立ち上がらなくなるとい
う不具合を生じるおそれがあった。

【０００５】そこで従来、プログラムの書換え時に停電
などの事故が発生しても復旧後に再立上げできるように
するために、プログラムを格納する第１の不揮発性メモ
リとは別に前記プログラムを格納するのに十分な空き領
域を有する第２の不揮発性メモリを搭載し、第１の不揮
発性メモリに格納されたプログラムを書換える際には第
１の不揮発性メモリ内のプログラムを全て第２の不揮発
性メモリに複写してから書換えを開始する。そして、書
換えを正常に完了した場合には第１の不揮発性メモリか
らアクセスを開始し、書換えに失敗した場合には第２の
不揮発性メモリからアクセスを開始するように、電源投
入時におけるＣＰＵのアクセス先を変更できるようにし
た技術が知られていた（特開平９−３４８０７号公報参
照）。

【０００６】また、装置に内蔵した不揮発性メモリに内
部プログラムを格納するとともに、この装置に外部プロ
グラムを記憶した外部記憶装置を接続する接続手段を設
け、電源投入時のスタートアドレスを不揮発性メモリの
先頭アドレスとするか、外部記憶装置の先頭アドレスに
するかをスイッチで切換え選択できるようにして、内部
プログラムの破壊時にはスイッチを外部記憶装置側に切
換えて外部プログラムで立ち上がるようにした技術も知
られていた（特開平８−１７１４８３号公報参照）。

【０００７】

【発明が解決しようとする課題】しかしながら、前者公
報（特開平９−３４８０７号公報）の従来技術では、プ
ログラム書換え時以外は使用しない第２の不揮発性メモ
リとして少なくとも第１の不揮発性メモリに格納された
プログラムを十分に格納できるだけの領域を確保してお
く必要となるため搭載するメモリ容量が大幅に増加せざ
るを得ず、装置の大型化並びに製品の高価格化が避けら
れなかった。

【０００８】他方、後者公報（特開平８−１７１４８３
号公報）の従来技術では、搭載するメモリ容量は増加さ
れないものの、電源投入時のスタートアドレスを不揮発
性メモリの先頭アドレスとするか外部記憶装置の先頭ア
ドレスにするかを切り換えるためのスイッチが必要で、
構成が複雑化しやはり製品が高価格になるという問題が
あった。

【０００９】本発明はこのような事情に基づいてなされ
たもので、その目的とするところは、メモリ容量が大幅
に増加せずかつ格別なスイッチを設ける必要も無しに、
ブートプログラムの書換えに失敗してブートプログラム
が破壊されても確実に装置を立上げることができる情報
処理装置を提供しようとするものである。

【００１０】

【課題を解決するための手段】本願請求項１対応の発明
は、情報処理装置本体を制御する主制御部によって実行
されるブートプログラムを記憶した第１の不揮発性メモ
リと、ブートプログラムが破壊されたときに復旧を行う
ための復旧用ブートプログラムを記憶した第２の不揮発
性メモリとを設ける。また、電源投入時における主制御
部のスタートアドレスを第１の不揮発性メモリのブート
プログラム領域に割り当てる第１のスタートアドレス割
当て手段と、電源投入時における主制御部のスタートア
ドレスを第２の不揮発性メモリの復旧用ブートプログラ
ム領域に割り当てる第２のスタートアドレス割当て手段
とを設ける。そして、第１の不揮発性メモリに記憶され
たブートプログラムの書換え開始前に第２のスタートア
ドレス割当て手段を有効化するとともに第１のスタート
アドレス割当て手段を無効化し、その後、書換えを完了
すると第１のスタートアドレス割当て手段を有効化する
とともに第２のスタートアドレス割当て手段を無効化す
るようにしたものである。

【００１１】本願請求項２記載の発明は、前記請求項１
記載の発明と同様の第１及び第２の不揮発性メモリを設
けるとともに、主制御部の制御により前記第１の不揮発
性メモリに記憶されたプログラムの書換え開始前にセッ
トされ書換え完了後にリセットされる信号を出力しかつ
電源断によりその出力信号をリセットする第１の出力ポ
ートと、主制御部の制御により第１の不揮発性メモリに
記憶されたプログラムの書換え開始前にリセットされ書
換え完了後にセットされる信号を出力しかつ電源断でも
その出力信号を保持する第２の出力ポートとを設ける。
そしてセレクタ回路は、電源投入時における主制御部が
有するアドレス空間のスタートアドレスを第１及び第２
の出力ポートのうち少なくとも一方からの信号がセット
されているときには第１の不揮発性メモリのブートプロ
グラム領域に割り当て、いずれの信号もリセットされて
いるときには第２の不揮発性メモリのバックアップ用ブ
ートプログラム領域に割り当てるようにしたものであ
る。

【００１２】本願請求項３記載の発明は、情報処理装置
本体に、主制御部と、この主制御部によって実行される
ブートプログラムを記憶した不揮発性メモリと、着脱自
在に装着された可搬式記憶媒体を主制御部と電気的に接
続する媒体装着部と、電源投入時における主制御部のス
タートアドレスを前記不揮発性メモリのブートプログラ
ム領域に割り当てる本体側スタートアドレス割当て手段
とを設ける。また、可搬式記憶媒体に、ブートプログラ
ムが破壊されたときに復旧を行うための復旧用ブートプ
ログラムを記憶したプログラム記憶部と、電源投入時に
おける主制御部のスタートアドレスをプログラム記憶部
のブートプログラム領域に割り当てる媒体側スタートア
ドレス割当て手段と、媒体装着部に装着されたことに応
じて本体側スタートアドレス割当て手段を無効化しかつ
媒体側スタートアドレス割当手段を有効化する切換手段
とを設けたものである。

【００１３】本願請求項４記載の発明は、上記請求項３
記載の発明の情報処理装置本体に、媒体装着部に可搬式
記憶媒体が装着されて不揮発性メモリのブートプログラ
ムが正常に書換え更新されたことを検知すると本体側ス
タートアドレス割当て手段を有効化しかつ媒体側スター
トアドレス割当手段を無効化する復帰手段を付加したも
のである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。はじめに、本願請求項１及び２記載
の発明に対応する第１の実施の形態について図１乃至図
６を用いて説明する。なお、この第１の実施の形態は、
情報処理装置として機能するファクシミリ装置に本願請
求項１及び２記載の発明を適用したものである。

【００１５】図１は第１の実施の形態であるファクシミ
リ装置の要部構成を示すブロック図であって、かかるフ
ァクシミリ装置は主制御部としてＣＰＵ１を搭載してい
る。そしてこのＣＰＵ１に、アドレスバス及びデータバ
スなどのバスライン２を介して、画像読取部３、画像印
刷部４、操作表示部５、回線制御部６、ＲＡＭ（Random
Access Memoly）７、第１のフラッシュＲＯＭ８、第２
のフラッシュＲＯＭ９、デコード回路１０、第１の出力
ポート１１及び第２の出力ポート１２の各部を接続して
いる。

【００１６】画像読取部３は、スキャナを動作させて送
信原稿の画像を光学的に読取るものである。画像印刷部
４は、プリンタを動作させて受信原稿の画像等を記録紙
に印刷するものである。操作表示部５は、操作パネルに
設けられた各種操作ボタンの操作信号を取込む機能と、
同操作パネルに設けられた表示器に表示データ信号を送
出する機能とを有したものである。回線制御部６は、公
衆回線Ｃにより接続された相手局とのデータ通信を制御
するものである。ＲＡＭ７は、送信画像データや受信画
像データなどの各種データを書換え自在に記憶するもの
で、メインメモリとして機能する。

【００１７】電気的に書換え可能な不揮発性のメモリ領
域である第１のフラッシュＲＯＭ８及び第２のフラッシ
ュＲＯＭ９は、いずれもプログラムの格納領域として使
用する。そして第１のフラッシュＲＯＭ８には、図２
（ａ）に示すように、電源投入時にＣＰＵ１によって最
初に実行される装置の立上げを行うためのブートプログ
ラム２１を先頭領域より記憶し、それに引き続いてこの
ブートプログラム２１による立上げ後のファクシミリ基
本動作を制御するファクシミリ用メインプログラム２２
を記憶している。第２のフラッシュＲＯＭ９には、同図
（ｂ）に示すように、前記ブートプログラム２１が破壊
されたときに復旧を行うための復旧用ブートプログラム
２３を先頭領域より記憶し、それに引き続いて前記第１
のフラッシュＲＯＭ８に格納されたプログラムの書換え
を制御する書換えプログラム２４を記憶している。

【００１８】ここに、第１のフラッシュＲＯＭ８は第１
の不揮発性メモリとして機能し、第２のフラッシュＲＯ
Ｍ９は第２の不揮発性メモリとして機能する。なお、フ
ァクシミリ装置全体を制御するメインプログラム２２と
比較して書換えプログラム２４のデータ量が極端に少な
いので、第２のフラッシュメモリ９に格納される全プロ
グラム（復旧用ブートプログラム２３と書換えプログラ
ム２４）の合計データ量は、第１のフラッシュＲＯＭ８
に格納される全プログラム（ブートプログラム２１とメ
インプログラム２２）の合計データ量に比べて充分に少
ないものとなる。したがって、第２の不揮発性メモリと
して機能する第２のフラッシュＲＯＭ９は、第１の不揮
発性メモリとして機能する第１のフラッシュＲＯＭ８に
比べてメモリ容量の小さいフラッシュＲＯＭで賄うこと
ができる。

【００１９】デコーダ回路１０は、図３に示すように、
ＣＰＵ１からのアドレス信号を解釈し、第１のチップセ
レクト信号ＣＳ０と第２のチップセレクト信号ＣＳ１と
を発生するアドレスデコーダ３１と、第１の出力ポート
１１から出力される信号ｐ１と第２の出力ポート１２か
ら出力される信号ｐ２との論理和を演算しその演算結果
を選択信号ＳＥＬとして出力するオア回路３２と、前記
アドレスデコーダ３１から出力される第１のチップセレ
クト信号ＣＳ０を第１の入力端子Ａに入力し、第２のチ
ップセレクト信号ＣＳ１を第２の入力端子Ｂに入力し、
前記オア回路３２から出力される選択信号ＳＥＬをセッ
ト端子Ｓに入力する第１のセレクタ回路３３と、前記ア
ドレスデコーダ３１から出力される第２のチップセレク
ト信号ＣＳ１を第１の入力端子Ａに入力し、第１のチッ
プセレクト信号ＣＳ２を第２の入力端子Ｂに入力し、前
記オア回路３２から出力される選択信号ＳＥＬをセット
端子Ｓに入力する第２のセレクタ回路３４とを有したも
のである。

【００２０】前記第１及び第２のセレクタ回路３３，３
４は、いずれもセット端子Ｓに入力される選択信号ＳＥ
Ｌがハイレベル“Ｈ”のときには入力端子Ａを選択して
出力端子Ｙより出力し、選択信号ＳＥＬがローレベル
“Ｌ”のときには入力端子Ｂを選択して出力端子Ｙより
出力する回路である。そして、第１のセレクタ回路３３
のＹ出力を前記第１のフラッシュＲＯＭ８に対してアド
レス空間を割り当てるチップセレクト信号Ｍ１ＣＳと
し、第２のセレクタ回路３４のＹ出力を前記第２のフラ
ッシュＲＯＭ９に対してアドレス空間を割り当てるチッ
プセレクト信号Ｍ２ＣＳとしている。

【００２１】ここで第１の実施の形態では、説明の便宜
上、ＣＰＵ１が有するアドレス空間を００００００(H)
番地からＦＦＦＦＦＦ(H) 番地までとする。そして、第
１のチップセレクト信号ＣＳ０をスタートアドレスであ
る００００００(H) 番地から０７ＦＦＦＦ(H) 番地まで
のアドレス空間を割り当てるときアクティブとなる信号
とし、第２のチップセレクト信号ＣＳ１を０８００００
(H) 番地から０ＦＦＦＦＦ(H) 番地までのアドレス空間
を割り当てるときアクティブとなる信号とする。

【００２２】ここに、第１のセレクタ回路３３は、オア
回路３２からの出力信号ＳＥＬがハイレベル“Ｈ”のと
きに入力端子Ａに入力される第１のチップセレクト信号
ＣＳ０が出力信号Ｍ１ＣＳとして選択されるので第１の
スタートアドレス割当て手段として機能し、第２のセレ
クタ回路３４は、オア回路３２からの出力信号ＳＥＬが
ローレベル“Ｌ”のときに入力端子Ｂに入力される第１
のチップセレクト信号ＣＳ０が出力信号Ｍ２ＣＳとして
選択されるので第２のスタートアドレス割当て手段とし
て機能する。

【００２３】第１及び第２の出力ポート１１，１２は、
それぞれＣＰＵ１の制御により信号ｐ１，Ｐ２を出力す
るものである。ただし、第１の出力ポート１１は電源断
によりその出力信号ｐ１をリセットする揮発性の出力ポ
ートであり、第２の出力ポート１２は、電源断があって
もその出力信号ｐ２を保持する不揮発性の出力ポートで
ある。

【００２４】ＣＰＵ１は、図４に示すように、装置本体
の電源投入に応動して（ＳＴ１）、予め設定されたスタ
ートアドレス００００００(H) 番地のアドレス信号を発
生し、このスタートアドレス００００００(H) 番地が割
当てられたメモリ空間のデータを読出す。このとき、ス
タートアドレス００００００(H) 番地に通常のブートプ
ログラム２１若しくは復旧用ブートプログラム２３が割
当てられているとすると、ＣＰＵ１は、そのブートプロ
グラムを実行して装置を立ち上げる（ＳＴ２）。

【００２５】ここで、実行されたブートプログラムが第
１のフラッシュＲＯＭ８に格納された通常のブートプロ
グラム２１であった場合には（ＳＴ３のＮＯ）、装置の
立上げ後に同第１のフラッシュＲＯＭ８に格納されたフ
ァクシミリ用メインプログラム２２を起動して、通常の
ファクシミリ動作を制御する（ＳＴ４）。

【００２６】そして、この通常のファクシミリ動作の制
御中に外部より第１のフラッシュＲＯＭ８内のプログラ
ム更新指令が入力されると（ＳＴ５のＹＥＳ）、ＣＰＵ
１は、公衆回線Ｃを通じてダウンロードされる最新のプ
ログラムをＲＡＭ７に一時格納する（ＳＴ６）。次に、
第１の出力ポート１１からの信号ｐ１をハイレベル
“Ｈ”にセットし、続いて第２の出力ポート１２からの
信号ｐ２をローレベル“Ｌ”にリセットしたならば、第
２のフラッシュＲＯＭ９に格納された書換えプログラム
２４を起動して、第１のフラッシュＲＯＭ８内のプログ
ラム２１，２２をダウンロードされた最新プログラムに
書換えるべく書換え動作を行う（ＳＴ８）。

【００２７】そして、このプログラム書換え動作を正常
に完了すると（ＳＴ９のＹＥＳ）、ＣＰＵ１は、第２の
出力ポート１２からの信号ｐ２をハイレベル“Ｈ”にセ
ットし、続いて第１の出力ポート１１からの信号ｐ１を
ローレベル“Ｌ”にリセットする（ＳＴ１０）。その
後、通常のファクシミリ動作制御に復帰する（ＳＴ
４）。

【００２８】一方、実行されたブートプログラムが第２
のフラッシュＲＯＭ９に格納された復旧用ブートプログ
ラム２３であった場合には（ＳＴ３のＹＥＳ）、ＣＰＵ
１は、装置の立上げ後に最新のプログラムがダウンロー
ドされるのを待機する。そして、ダウンロードされたな
らば（ＳＴ１１のＹＥＳ）、この最新プログラムをＲＡ
Ｍ７に一時格納した後、第２のフラッシュＲＯＭ９に格
納された書換えプログラム２４を起動して、第１のフラ
ッシュＲＯＭ８内のプログラム２１，２２をダウンロー
ドされた最新プログラムに書換えるべく書換え動作を行
う（ＳＴ１２）。

【００２９】そして、このプログラム書換え動作を正常
に完了すると（ＳＴ１３のＹＥＳ）、ＣＰＵ１は、第２
の出力ポート１２からの信号ｐ２をハイレベル“Ｈ”に
セットする（ＳＴ１４）。、その後、通常のファクシミ
リ動作制御に入る（ＳＴ４）。

【００３０】ところでＣＰＵ１は、前記ＳＴ７の処理に
おいて、プログラム書換え開始前に第１の出力ポート１
１からの信号ｐ１をハイレベル“Ｈ”にセットし、続い
て第２の出力ポート１２からの信号ｐ２をローレベル
“Ｌ”にリセットしている。こうすることにより、仮に
プログラムの書換え途中で停電が発生して電源が断する
と、第１の出力ポート１１からの信号ｐ１がローレベル
“Ｌ”にリセットされるので、デコード回路３２におけ
るオア回路３２の出力信号ＳＥＬがローレベル“Ｌ”と
なり、第１のセレクタ回路３３の出力信号Ｍ１ＣＳとし
て第２のチップセレクト信号ＣＳ１が選択され、第２の
セレクタ回路３４の出力信号Ｍ２ＣＳとして第１のチッ
プセレクト信号ＣＳ０が選択される。ここに、ＣＰＵ１
は、ブートプログラム２１の書換え開始前に第１のセレ
クタ回路３３が有する第１のスタートアドレス割当て機
能（第１のフラッシュＲＯＭ８にＣＰＵ１のスタートア
ドレスを割当てる機能）を無効化し、かつ第２のセレク
タ回路３４が有する第２のスタートアドレス割当て機能
（第２のフラッシュＲＯＭ９にＣＰＵ１のスタートアド
レスを割当てる機能）を有効化する書換え開始前設定手
段を構成する。

【００３１】またＣＰＵ１は、前記ＳＴ１０の処理にお
いて、プログラム書換え完了後に第２の出力ポート１２
からの信号ｐ２をハイレベル“Ｈ”にセットし、続いて
第１の出力ポート１１からの信号ｐ１をローレベル
“Ｌ”にリセットしている。こうすることにより、電源
立上げの際には第２の出力ポート１２からの信号ｐ２が
ハイレベル“Ｈ”に保持されているので、デコード回路
３２におけるオア回路３２の出力信号ＳＥＬがハイレベ
ル“Ｈ”を維持し、第１のセレクタ回路３３の出力信号
Ｍ１ＣＳとして第１のチップセレクト信号ＣＳ０が選択
され、第２のセレクタ回路３４の出力信号Ｍ２ＣＳとし
て第２のチップセレクト信号ＣＳ１が選択される。ここ
に、ＣＰＵ１は、ブートプログラム２１の書換え完了後
に第１のセレクタ回路３３が有する第１のスタートアド
レス割当て機能を有効化し、かつ第２のセレクタ回路３
４が有する第２のスタートアドレス割当て機能を無効化
する書換え完了後設定手段を構成する。

【００３２】このように構成された第１の実施の形態に
おいては、通常は、第２の出力ポート１２からの信号ｐ
２がハイレベル“Ｈ”にセットされているので、電源投
入の際にデコーダ回路１０におけるオア回路３２の選択
信号ＳＥＬがハイレベル“Ｈ”となる。これにより、図
６（ａ）に示すように、ＣＰＵ１が有するアドレス空間
のうちの００００００(H) 番地から０７ＦＦＦＦ(H) 番
地までに第１のフラッシュＲＯＭ８が割当てられ、０８
００００(H) 番地から０ＦＦＦＦＦ(H) 番地までに第２
のフラッシュＲＯＭ９が割当てられる。したがって、第
１のフラッシュＲＯＭ８に格納されたブートプログラム
２１の領域がスタートアドレス００００００(H) に対応
するので、ＣＰＵ１は、電源投入によりブートプログラ
ム２１を実行して装置を立ち上げ、その後、通常のファ
クシミリ動作制御に入る。

【００３３】この状態で、例えば公衆回線Ｃを介して接
続されたサービスセンターのホストコンピュータから第
１のフラッシュＲＯＭ８に書込まれているプログラム２
１，２２を書換えるものとすると、本実施の形態のファ
クシミリ装置は次の如く作用する。

【００３４】はじめに、書換えが正常に行われた場合に
ついて、図５（ａ）を用いて説明する。先ず、前記ホス
トコンピュータから公衆回線Ｃを通じて最新プログラム
がダウンロードされ、ＲＡＭ７に一時的に格納される。
次いで、ＣＰＵ１の制御により、書換え開始前の時点ｔ
１にて第１の出力ポート１１の出力信号ｐ１がハイレベ
ル“Ｈ”にセットされ、続いて時点ｔ２にて第２の出力
ポート１２の出力信号ｐ２がローレベル“Ｌ”にリセッ
トされる。しかる後、第２のフラッシュＲＯＭ９内の書
換えプログラム２４により第１のフラッシュＲＯＭ８の
プログラム２１，２２がホストコンピュータからダウン
ロードされた最新プログラムに書換えられる。そして、
書換えが正常に終了すると、その時点ｔ３にて第２の出
力ポート１２の出力信号ｐ２がハイレベル“Ｈ”にセッ
トされ、続いて時点ｔ４にて第１の出力ポート１１の出
力信号ｐ１がローレベル“Ｌ”にリセットされる。

【００３５】その後、ファクシミリ装置の電源が一旦オ
フされ、再投入されると、オア回路３２の選択信号ＳＥ
Ｌがハイレベル“Ｈ”のままなので、第１のフラッシュ
ＲＯＭ８と第２のフラッシュＲＡＭ９とに対するアドレ
スの割当ては、図６（ａ）に示す状態となる。したがっ
て、第１のフラッシュＲＯＭ８に格納されたブートプロ
グラム２１の領域がスタートアドレス００００００(H)
番地に対応するので、ＣＰＵ１は第１のフラッシュＲＯ
Ｍ８に格納されたブートプログラム２１を実行して装置
を立ち上げ、その後、通常のファクシミリ動作制御に入
る。

【００３６】次に、書換え途中で停電が発生した場合の
作用を図５（ｂ）を用いて説明する。先ず、書換え開始
前の時点ｔ１にて第１の出力ポート１１の出力信号ｐ１
がハイレベル“Ｈ”にセットされ、続いて時点ｔ２にて
第２の出力ポート１２の出力信号ｐ２がローレベル
“Ｌ”にリセットされてから書換え動作が開始されるま
では前記と同様である。ここで、書換え途中の時点ｔ５
にて停電が発生して電源がダウンすると、第１の出力ポ
ート１１の出力信号ｐ１がローレベル“Ｌ”にリセット
される。

【００３７】そして、その後の時点ｔ６にて電源が復旧
すると、第１の出力ポート１１の出力信号ｐ１及び第２
の出力ポート１２の出力信号ｐ２がいずれもローレベル
“Ｌ”にリセットされているので、オア回路３２の出力
信号ＳＥＬがローレベル“Ｌ”となり、第１及び第２の
セレクタ回路３３，３４の出力としてＢ入力が選択され
る。すなわち、第１のセレクタ回路３３の出力信号Ｍ１
ＣＳが第２のチップセレクト信号ＣＳ２となり、第２の
セレクタ回路３４の出力信号Ｍ２Ｓが第１のチップセレ
クト信号ＣＳ１となる。その結果、図６（ｂ）に示すよ
うに、ＣＰＵ１の有するアドレス空間のスタートアドレ
ス００００００(H) 番地から０７ＦＦＦＦ(H) 番地まで
に第２のフラッシュＲＯＭ９が割当てられ、０８０００
０(H) 番地から０ＦＦＦＦＦ(H) 番地までに第１のフラ
ッシュＲＯＭ８が割当てられる。したがって、第２のフ
ラッシュＲＯＭ９に格納された復旧用ブートプログラム
２３の領域がスタートアドレス００００００(H) 番地に
対応するので、ＣＰＵ１は、停電復旧後には第２のフラ
ッシュＲＯＭ９に格納された復旧用ブートプログラム２
３を実行して装置を立ち上げる。そして、ホストコンピ
ュータから最新プログラムが再度ダウンロードされたな
らば、第２のフラッシュＲＯＭ９内の書換えプログラム
２４によりアドレス０８００００(H) 番地より後に割当
てられた第１のフラッシュＲＯＭ８にその最新プログラ
ムが書込まれる。すなわち、第１のフラッシュＲＯＭ８
のプログラムが最新プログラムに書換えられる。そし
て、書換えを完了すると、その時点ｔ７にて第２の出力
ポート１２の出力信号ｐ２がハイレベル“Ｈ”にセット
される。

【００３８】その後、ファクシミリ装置の電源が一旦オ
フされ、再投入されると、オア回路３２の選択信号ＳＥ
Ｌがハイレベル“Ｈ”になるので、第１のフラッシュＲ
ＯＭ８と第２のフラッシュＲＯＭ９とに対するアドレス
の割当ては、図６（ａ）に示す状態に戻る。したがっ
て、ＣＰＵ１は第１のフラッシュＲＯＭ８に格納された
ブートプログラム２１を実行して装置を立ち上げ、その
後、通常のファクシミリ動作制御に入る。

【００３９】このように第１の実施の形態によれば、第
１のフラッシュＲＯＭ８に格納されたブートプログラム
２１を含むプログラムの書換え途中で停電が発生してプ
ログラムの書換えに失敗しブートプログラム２１が破壊
されたとしても、停電復旧時には、第２のフラッシュＲ
ＯＭ９に格納された復旧用ブートプログラム２３によっ
てＣＰＵ１が立ち上がるので、ブートプログラム２１の
破壊により装置が立ち上がらなくなるという不具合を確
実に解消できる。この場合において、第２のフラッシュ
ＲＯＭ９は、復旧用ブートプログラム２３と書換えプロ
グラム２４とを格納するだけの容量が確保されていれば
よく、第１のフラッシュＲＯＭ８に格納された全プログ
ラム２１，２２を格納するのに充分な容量を確保してお
く必要はないので、メモリ容量を大幅に低減でき、装置
の小型化及び製品の低価格化を図ることができる。

【００４０】次に、本願請求項３及び４記載の発明に対
応する第２の実施の形態について図７乃至図１１を用い
て説明する。なお、この第２の実施の形態も、ファクシ
ミリ装置に本願請求項３及び４記載の発明を適用したも
のである。

【００４１】図７は第２の実施の形態であるファクシミ
リ装置の要部構成を示すブロック図であって、かかるフ
ァクシミリ装置は主制御部としてＣＰＵ４１を搭載して
いる。そしてこのＣＰＵ４１に、アドレスバス及びデー
タバスなどのバスライン４２を介して、画像読取部４
３、画像印刷部４４、操作表示部４５、回線制御部４
６、ＲＡＭ４７、フラッシュＲＯＭ４８、メモリカード
インタフェース４９及びシステム制御回路５０の各部を
接続している。

【００４２】ここで、画像読取部４３，画像印刷部４
４、操作表示部４５、回線制御部４６及びＲＡＭ４７
は、第１の実施の形態のファクシミリ装置における画像
読取部３，画像印刷部４、操作表示部５、回線制御部６
及びＲＡＭ７と同一である。電気的に書換え可能な不揮
発性のメモリ領域であるフラッシュＲＯＭ４８は、プロ
グラムの格納領域として使用し、図８（ａ）に示すよう
に、ＣＰＵ１の立上げを行うブートプログラム６１を先
頭領域より記憶し、それに引き続いてこのブートプログ
ラム６１による立上げ後のファクシミリ基本動作を制御
するファクシミリ用メインプログラム６２を記憶してい
る。

【００４３】メモリカードインタフェース４９は、可搬
式記憶媒体として機能するリカバリ用メモリカード５１
を着脱自在に装着可能であり、装着されたメモリカード
５１とＣＰＵ４１とを電気的に接続する媒体装着部とし
て機能する。上記リカバリ用メモリカード５１は、プロ
グラム記憶部としてＥＰＲＯＭ（紫外線消去型プログラ
ミングＲＯＭ）５１１を内蔵したもので、このＥＰＲＯ
Ｍ５１１には、図８（ｂ）に示すように、前記フラッシ
ュＲＯＭ４８内のブートプログラム６１が破壊されたと
きに復旧を行うための復旧用ブートプログラム６３を先
頭領域より記憶し、それに引き続いて前記フラッシュＲ
ＯＭ４８に格納されたプログラムの書換えを制御する書
換えプログラム６４を記憶している。

【００４４】システム制御回路５０は、前記フラッシュ
ＲＯＭ４８と前記リカバリ用メモリカード５１内のＥＰ
ＲＯＭ５１１とに対してＣＰＵ４１が有するアドレス空
間を割当てる機能を有したものである。ここで第２の実
施の形態でも、説明の便宜上、ＣＰＵ１が有するアドレ
ス空間を００００００(H) 番地からＦＦＦＦＦＦ(H) 番
地までとする。そして、第１のチップセレクト信号ＣＳ
０をスタートアドレスである００００００(H) 番地から
０７ＦＦＦＦ(H) 番地までのアドレス空間を割り当てる
ときアクティブとなる信号とし、第２のチップセレクト
信号ＣＳ１を０８００００(H) 番地から０ＦＦＦＦＦ
(H) 番地までのアドレス空間を割り当てるときアクティ
ブとなる信号とする。

【００４５】システム制御回路５０は、図１０に示すよ
うに、ＣＰＵ４１からのアドレス信号を解釈して第１の
チップセレクト信号ＣＳ０を発生する機能と、ＣＰＵ４
１からのコマンドを解釈してコントロール信号ＣＯＮＴ
を発生する機能とを有したチップセレクト＆コントロー
ル回路５０１と、上記チップセレクト＆コントロール回
路５０１から入力される第１のチップセレクト信号ＣＳ
０を前記フラッシュＲＯＭ４８に送出してこのフラッシ
ュＲＯＭ４８のメモリ領域をアドレス空間００００００
(H) 番地から０７ＦＦＦＦ(H) 番地に割当てるか、メモ
リカード５１から入力される第２のチップセレクト信号
ＣＳ１を前記フラッシュＲＯＭ４８に送出してこのフラ
ッシュＲＯＭ４８のメモリ領域をアドレス空間０８００
００(H)番地から０ＦＦＦＦＦ(H) 番地に割当てるかを
選択するセレクタ回路５０２と、装置本体の電源投入に
よりローレベル“Ｌ”のリセット信号ＲＥＳを発生する
リセット回路５０３とで構成している。ここに、チップ
セレクト＆コントロール回路５０１及びセレクタ回路５
０２は本体側スタートアドレス割当手段を構成する。

【００４６】一方、リカバリ用メモリカード５１は、前
記ＥＰＲＯＭ５１と、フリップフロップ回路５１２と、
チップセレクト＆セレクタ回路５１３とを備えている。
チップセレクト＆セレクタ回路５１３は、第２のチップ
セレクト信号ＣＳ１を発生する機能と、前記システム制
御回路５０から与えられる第１のチップセレクト信号Ｃ
Ｓ０をＥＰＲＯＭ５１１に送出してＥＰＲＯＭ５１１の
メモリ領域をアドレス空間００００００(H) 番地から０
７ＦＦＦＦ(H) 番地に割当てる機能と、前記コントロー
ル信号ＣＯＮＴの入力に応じて上記フリップフロップ回
路５１２にトリガ信号ＴＲＧを出力する機能とを有した
ものである。ここに、チップセレクト＆セレクタ回路５
１３は媒体側スタートアドレス割当て手段を構成する。

【００４７】フリップフロップ回路５１２は、リセット
端子Ｒにリセット信号ＲＥＳが入力されるとＱ信号をハ
イレベル“Ｈ”，／Ｑ信号をローレベル“Ｌ”とし、ト
リガ端子Ｔにトリガ信号ＴＲＧが入力されるとＱ信号を
ローレベル“Ｌ”，／Ｑ信号をハイレベル“Ｈ”とする
回路である。フリップフロップ回路５１２のＱ信号は、
チップセレクト＆セレクタ回路５１３に入力される。チ
ップセレクト＆セレクタ回路５１３は、Ｑ信号がハイレ
ベル“Ｈ”になったことに応じて第２のチップセレクト
信号ＣＳ１を発生するとともに、前記システム制御回路
５０から与えられる第１のチップセレクト信号ＣＳ０を
ＥＰＲＯＭ５１１に送出するものとなっている。

【００４８】また、フリッププロップ回路５１３の／Ｑ
信号は、システム制御回路５０のセレクタ回路５０２に
入力される。セレクタ回路５０２は、／Ｑ信号がローレ
ベル“Ｌ”になったことに応じてメモリカード５１から
入力される第２のチップセレクト信号ＣＳ１を選択し、
ハイレベル“Ｈ”になったことに応じてチップセレクト
＆コントロール回路５０１から入力される第１のチップ
セレクト信号ＣＳ０を選択する。ここに、フリップフロ
ップ回路は切換手段を構成する。

【００４９】メモリカードインタフェース４９は、装着
されたメモリカード５１のＥＰＲＯＭ５１１をバスライ
ン４２に接続する。また、前記システム制御回路５０の
チップセレクト＆コントロール回路５０１から発生され
る第１のチップセレクト信号ＣＳ０とコントロール信号
ＣＯＮＴとをメモリカード５１のチップセレクト＆セレ
クタ回路５１３に供給する。また、前記システム制御回
路５０のリセット回路５０３から発生されるリセット信
号ＲＥＳをメモリカード５１のフリップフロップ回路５
１２に供給する。さらに、メモリカード５１のチップセ
レクト＆セレクタ回路５１３から発生される第２のチッ
プセレクト信号ＣＳ１を前記システム制御回路５０のセ
レクタ回路５０２に供給する。

【００５０】このように構成された第２の実施の形態に
おいては、通常は、メモリカード５１がメモリカードイ
ンタフェース４９に装着されていない。この状態では、
システム制御回路５０のセレクタ回路５０２は、チップ
セレクト＆コントロール回路５０１からの第１のチップ
セレクト信号ＣＳ０を選択する。

【００５１】その結果、図１１（ａ）に示すように、Ｃ
ＰＵ１が有するアドレス空間のうちの００００００(H)
番地から０７ＦＦＦＦ(H) 番地までにフラッシュＲＯＭ
４８が割当てられる。したがって、フラッシュＲＯＭ４
８に格納されたブートプログラム６１の領域がスタート
アドレス００００００(H) 番地に対応するので、ＣＰＵ
１は、電源投入によりブートプログラム６１を実行して
装置を立ち上げ、その後、通常のファクシミリ動作制御
に入る。

【００５２】この状態で、例えば公衆回線Ｃを介して接
続されたサービスセンターのホストコンピュータからフ
ラッシュＲＯＭ４８に書込まれているプログラム６１，
６２を書換えることができる。ただし、この書換え途中
で停電が発生すると、フラッシュＲＯＭ４８内のプログ
ラム６１，６２が破壊され、システムが立ち上がらなく
なる場合がある。

【００５３】このような場合には、リカバリ用メモリカ
ード５１をメモリカードインタフェース４９に装着した
後、装置本体の電源を投入する。そうすると、システム
制御回路５０内のリセット回路５０３からリセット信号
ＲＥＳが発生し、リカバリ用メモリカード５１内のフリ
ップフロップ回路５１２がリセットされる。これによ
り、フリップフロップ回路５１２からローレベル“Ｌ”
の／Ｑ信号がシステム制御回路５０内のセレクタ回路５
０２に与えられ、セレクタ回路５０２はメモリカード５
１内のチップセレクト＆セレクタ回路５１３から発生す
る第２のチップセレクト信号ＣＳ１を選択するように切
換わる。また、フリップフロップ回路５１２からハイレ
ベル“Ｈ”のＱ信号がチップセレクト＆セレクタ回路５
１３に与えられ、このセレクタ回路５１３は第２のチッ
プセレクト信号ＣＳ１を発生するとともに、システム制
御回路５０内のチップセレクト＆コントロール回路５０
１から発生する第１のチップセレクト信号ＣＳ０を選択
する。

【００５４】その結果、図１１（ｂ）に示すように、Ｃ
ＰＵ１が有するアドレス空間のうちの００００００(H)
番地から０７ＦＦＦＦ(H) 番地までにメモリカード５１
内のＥＰＲＯＭ５１１が割当てられ、０８００００(H)
番地から０ＦＦＦＦＦ(H) 番地までにフラッシュＲＯＭ
４８が割当てられる。したがって、ＥＰＲＯＭ５１１に
格納された復旧用ブートプログラム６３の領域がスター
トアドレス００００００(H) 番地に対応するので、ＣＰ
Ｕ１は、復旧用ブートプログラム６３を実行して装置を
立ち上げる。

【００５５】そして、ホストコンピュータから最新プロ
グラムが再度ダウンロードされたならば、ＣＰＵ４１
は、ＥＰＲＯＭ５１１内の書換えプログラム６４を起動
して０８００００(H) 番地以降に割当てられたフラッシ
ュＲＯＭ４８の内容をその最新プログラムに書換える。
ここでＣＰＵ４１は、図９に示すように、プログラムの
最終データまで正常に書換え終えたならば（ＳＴ１のＹ
ＥＳ）、チップセレクト＆コントロール回路５０１を制
御してコントロール信号ＣＯＮＴを発生させる（ＳＴ
２）。

【００５６】これにより、メモリカード５１内のチップ
セレクト＆セレクタ回路５１３からフリップフロップ回
路５１２にトリガ信号ＴＲＧが供給され、／Ｑ出力がハ
イレベル“Ｈ”に変化する。その結果、システム制御回
路５０内のセレクタ回路５０２は、チップセレクト＆コ
ントロール回路５０１から発生する第１のチップセレク
ト信号ＣＳ０を選択するように切換わる。したがって、
再びＣＰＵ１が有するアドレス空間のうちの０００００
０(H) 番地から０７ＦＦＦＦ(H) 番地までにフラッシュ
ＲＯＭ４８が割当てられるようになる。

【００５７】そこでＣＰＵ４１は、ジャンプ“０”を行
う（ＳＴ３）。これにより、フラッシュＲＯＭ４８に書
込まれた最新プログラムのブートプログラム６１によっ
て装置が立ち上げられ、その後、通常のファクシミリ動
作制御に入る。これにより、メモリカード５１を外して
電源を再投入するなどの面倒な装置を実行することなく
プログラムの書換えが正常に行われたか否かを確認する
ことができる。ここに、ＣＰＵ４１は復帰手段を構成す
る。

【００５８】なお、最新プログラムの書込みが不十分で
装置が立ち上がらない場合には、メモリカード５１を装
着したままリセット操作を行う。そうすると、リセット
回路５０３から再びリセット信号ＲＥＳが発生してセレ
クタ回路５０２が切換わり、ＣＰＵ１が有するアドレス
空間のうちの００００００(H) 番地から０７ＦＦＦＦ
(H) 番地までにメモリカード５１内のＥＰＲＯＭ５１１
が割当てられ、０８００００(H) 番地から０ＦＦＦＦＦ
(H) 番地までにフラッシュＲＯＭ４８が割当てられるの
で、前記と同様のリカバリー動作が再現される。したが
って、メモリカード５１を抜き差し操作しなくてもリカ
バリーできるので操作性がよい。

【００５９】このように第２の実施の形態においても、
フラッシュＲＯＭ４８に格納されたブートプログラム６
１を含むプログラムの書換え途中で停電が発生してプロ
グラムの書換えに失敗しブートプログラム６１が破壊さ
れたとしても、停電復旧時には、リカバリ用メモリカー
ド５１のＥＰＲＯＭ５１１に格納された復旧用ブートプ
ログラム６３によって装置が立ち上がるので、ブートプ
ログラム６１の破壊により装置が立ち上がらなくなると
いう不具合を確実に解消できる。この場合において、装
置としてはブートプログラム６１とメインプログラム６
２とを記憶するためのフラッシュＲＯＭ４８を搭載すれ
ばよいので、第１の実施の形態よりもメモリ容量をさら
に低減できるようになる。

【００６０】また、リカバリ用メモリカード５１をメモ
リカードインタフェース４９に装着して電源を投入すれ
ば、自動的にメモリカード５１内のＥＰＲＯＭ５１１に
格納された復旧用ブートプログラム６３によって装置が
立ち上がるので、内部記憶装置内のブートプログラムを
使用するか外部記憶装置内のブートプログラムを使用す
るかを選択するためのスイッチ機構が不要であり、構成
を簡略化できる。

【００６１】なお、本発明はファクシミリ装置のみに適
用されるものではなく、電気的に書換え可能なフラッシ
ュＲＯＭ等の不揮発性メモリを搭載し、この不揮発性メ
モリにブートプログラム，アプリケーションプログラム
等を記憶してなる情報処理装置全般に適用できるもので
ある。

【００６２】また、前記第２の実施の形態ではフラッシ
ュＲＯＭ４８内のプログラムが破壊された際にリカバリ
用メモリカード５１を装着し、このカード５１内のＥＰ
ＲＯＭ５１１に記憶された書換えプログラム６４によっ
て外部よりダウンロードされたプログラムでフラッシュ
ＲＯＭ４８内のプログラムを復旧する場合を示したが、
カード５１内のＥＰＲＯＭ５１１に復旧後のプログラム
を記憶させ、復旧用ブートプログラム６３によって装置
を立上げ後、ＥＰＲＯＭ５１１内のプログラムをフラッ
シュＲＯＭ４８に転送することによって復旧するように
してもよい。

【００６３】

【発明の効果】以上詳述したように、本発明によれば、
メモリ容量が大幅に増加せずかつ格別なスイッチを設け
る必要も無しに、ブートプログラムの書換えに失敗して
ブートプログラムが破壊されても確実に装置を立上げる
ことができる情報処理装置を提供できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態であるファクシミ
リ装置の要部構成を示すブロック図。

【図２】 同ファクシミリ装置が有するプログラム格納
領域の主要なプログラム構造を示す模式図。

【図３】 同ファクシミリ装置が有するデコーダ回路の
詳細図。

【図４】 同ファクシミリ装置のＣＰＵが実行する要部
処理を示す流れ図。

【図５】 同ファクシミリ装置の出力ポートから出力さ
れる信号の要部での状態を示すタイミング図。

【図６】 同ファクシミリ装置のＣＰＵが有するアドレ
ス空間の割当てを説明するための図。

【図７】 本発明の第２の実施の形態であるファクシミ
リ装置の要部構成を示すブロック図。

【図８】 同ファクシミリ装置が有するプログラム格納
領域の主要なプログラム構造を示す模式図。

【図９】 同ファクシミリ装置のＣＰＵが書換えプログ
ラムを実行したときの処理手順を示す流れ図。

【図１０】同ファクシミリ装置のメモリカードインタフ
ェースにメモリカードが装着された場合の接続関係を説
明するブロック図。

【図１１】同ファクシミリ装置のＣＰＵが有するアドレ
ス空間の割当てを説明するための図。

【符号の説明】

１，４１…ＣＰＵ ８，９…第１，第２のフラッシュＲＡＭ １０…デコード回路 １１，１２…第１，第２の出力ポート ２１，６１…ブートプログラム ２３，６３…復旧用ブートプログラム ４８…フラッシュＲＯＭ ４９…メモリカードインタフェース ５０…システム制御回路 ５１…メモリカード

Claims (4)

【特許請求の範囲】
1. 【請求項１】 情報処理装置本体を制御する主制御部
   と、 この主制御部によって実行されるブートプログラムを記
   憶した第１の不揮発性メモリと、 前記ブートプログラムが破壊されたときに復旧を行うた
   めの復旧用ブートプログラムを記憶した第２の不揮発性
   メモリと、 電源投入時における前記主制御部のスタートアドレスを
   前記第１の不揮発性メモリのブートプログラム領域に割
   り当てる第１のスタートアドレス割当て手段と、 電源投入時における前記主制御部のスタートアドレスを
   前記第２の不揮発性メモリの復旧用ブートプログラム領
   域に割り当てる第２のスタートアドレス割当て手段と、 前記第１の不揮発性メモリに記憶されたブートプログラ
   ムの書換え開始前に前記第２のスタートアドレス割当て
   手段を有効化しかつ前記第１のスタートアドレス割当て
   手段を無効化する書換え開始前設定手段と、 前記第１の不揮発性メモリに記憶されたブートプログラ
   ムの書換え完了後に前記第１のスタートアドレス割当て
   手段を有効化しかつ前記第２のスタートアドレス割当て
   手段を無効化する書換え完了後設定手段と、を具備した
   ことを特徴とする情報処理装置。
2. 【請求項２】 情報処理装置本体を制御する主制御部
   と、 この主制御部によって実行されるブートプログラムを記
   憶した第１の不揮発性メモリと、 前記ブートプログラムが破壊されたときに復旧を行うた
   めの復旧用ブートプログラムを記憶した第２の不揮発性
   メモリと、 前記主制御部の制御により前記第１の不揮発性メモリに
   記憶されたプログラムの書換え開始前にセットされ書換
   え完了後にリセットされる信号を出力しかつ電源断によ
   りその出力信号をリセットする第１の出力ポートと、 前記主制御部の制御により前記第１の不揮発性メモリに
   記憶されたプログラムの書換え開始前にリセットされ書
   換え完了後にセットされる信号を出力しかつ電源断でも
   その出力信号を保持する第２の出力ポートと、 電源投入時における前記主制御部のスタートアドレスを
   前記第１及び第２の出力ポートのうち少なくとも一方か
   らの信号がセットされているときには前記第１の不揮発
   性メモリのブートプログラム領域に割り当て、いずれの
   信号もリセットされているときには前記第２の不揮発性
   メモリのバックアップ用ブートプログラム領域に割り当
   てるセレクタ回路と、を具備したことを特徴とする情報
   処理装置。
3. 【請求項３】 情報処理装置本体に、主制御部と、この
   主制御部によって実行されるブートプログラムを記憶し
   た不揮発性メモリと、着脱自在に装着された可搬式記憶
   媒体を前記主制御部と電気的に接続する媒体装着部と、
   電源投入時における前記主制御部のスタートアドレスを
   前記不揮発性メモリのブートプログラム領域に割り当て
   る本体側スタートアドレス割当て手段とを設けるととも
   に、前記可搬式記憶媒体に、前記ブートプログラムが破
   壊されたときに復旧を行うための復旧用ブートプログラ
   ムを記憶したプログラム記憶部と、電源投入時における
   前記主制御部のスタートアドレスを前記プログラム記憶
   部のブートプログラム領域に割り当てる媒体側スタート
   アドレス割当て手段と、前記媒体装着部に装着されたこ
   とに応じて前記本体側スタートアドレス割当て手段を無
   効化しかつ前記媒体側スタートアドレス割当手段を有効
   化する切換手段とを設けたことを特徴とする情報処理装
   置。
4. 【請求項４】 情報処理装置本体に、前記媒体装着部に
   前記可搬式記憶媒体が装着されて前記不揮発性メモリの
   ブートプログラムが正常に書換え更新されたことを検知
   すると前記本体側スタートアドレス割当て手段を有効化
   しかつ前記媒体側スタートアドレス割当手段を無効化す
   る復帰手段を設けたことを特徴とする請求項３記載の情
   報処理装置。