JPH11112354A - ビットストリーム供給回路 - Google Patents

Abstract

(57)【要約】 【課題】 レジスタの容量を減少する。 【解決手段】 レジスタ１２Ａ〜１２Ｃに順次ビットス
トリームを書き込み、この２つをレジスタ選択マルチプ
レクサ１４によって選択してシフタ１６に供給する。レ
ジスタ１２Ａ〜１２Ｃの１つからの出力が終了した場合
には、次の２つのレジスタ１２Ａ〜１２Ｃを選択するよ
うにレジスタ選択マルチプレクサ１４が制御する。そし
て、ダウンシフタ１６Ａ、アップシフタ１６Ｂを利用し
て、２つのレジスタ１２からの出力を調整することで、
常に必要とするデータを出力に得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】可変長符号化されたビットス
トリームを所定の可変長復号ブロック毎に復号化部に供
給するビットストリーム供給回路、特にビットストリー
ムを一旦記憶するレジスタを効率的に利用できるものに
関する。

【０００２】

【従来の技術】従来より、デジタル画像データの記憶や
伝送には、各種の符号化手法が利用されている。そこ
で、この再生装置においては、復号化処理が必要にな
る。例えば、ＪＰＥＧ、ＭＰＥＧ１、ＭＰＥＧ２等の規
格の画像データを復号化するＬＳＩにおいては、可変長
復号化、逆量子化、逆離散コサイン変換などの処理が必
要であり、これらの回路ブロックが必要になる。

【０００３】そして、可変長復号ブロックのように、処
理の対象となる符号が可変長の場合、ある符号の復号が
終了するまで次の符号の開始位置が定まらない。このた
め、入力符号列をレジスタに格納した後、そのレジスタ
に記憶された符号を使いきる時点を予想することが困難
である。

【０００４】そこで、通常の場合、可変長符号化部に処
理対象となるビットストリーム（符号列）を供給する場
合には、レジスタを２つ設ける。そして、両方のレジス
タにビットストリームを格納しておき、片方のレジスタ
からデータ（符号）を読み切った場合にもう一方レジス
タから続きのデータを読み出すようにしている。

【０００５】このような構成は、例えば「第８回 回路
とシステム軽井沢ワークショップ論文集 ｐ２０４ Ｆ
ｉｇ．３」等に示されている。

【０００６】

【発明が解決しようとする課題】ここで、１サイクル
で、２つのラン・レベルを復号処理するような場合、最
大２８×２（＝５６；エスケープコーディングの）ビッ
トの符号を可変長復号部に供給する必要がある。このた
め、２つの５６ビットレジスタを設け、ここに供給すべ
きビットストリームを順に交互に書き込むように構成す
ることが考えられる。しかし、この構成であると、ビッ
トストリームの供給がとぎれる場合がある。なお、ＭＰ
ＥＧ２におけるエスケープコーディングにおける最大ビ
ット長は、２４ビットである。この場合には、４８ビッ
トが可変長復号化部に供給する最大の符号長になる。

【０００７】例えば、２つの５６ビットレジスタをＡ，
Ｂとし、図２に示すようにｎ番目の１サイクル中に符号
長２、符号長２８のシンボル（１つの符号）をレジスタ
Ａから切り出し、ｎ＋１番目の１サイクル中にレジスタ
Ａ，Ｂの順に符号長２８、符号長２８のシンボルを切り
出したとする。すると、ｎ＋２番目の１サイクル中にお
いて、レジスタＡは空（無効）になったため、ここには
新しい符号が書き込まれ、レジスタＡは符号の書き込み
中になる。このため、符号長２８、符号長２８のシンボ
ルを切り出そうとした場合に、レジスタＢを使い切って
しまい、レジスタＡから符号を読み出そうとするが、書
き込み中でありこの読み出しができない。従って、１つ
目のラン・レベルで２ビット不足することになる。

【０００８】そこで、１サイクルで最大５６ビット（２
つのラン・レベル）を復号処理するような場合であっ
て、２つのレジスタを利用してビットストリームを途切
れることなく可変長符号化部に供給するためには、１つ
のレジスタの大きさが最低でも１１２ビット必要にな
る。従って、２つのレジスタで合計２２４ビット必要と
なる。

【０００９】本発明は、上記課題に鑑みなされたもので
あり、可変長符号を格納するレジスタの合計容量をより
小さくできるビットストリーム供給回路を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】本発明は、可変長符号化
されたビットストリームを所定の可変長復号ブロック毎
に復号化部に供給するビットストリーム供給回路であっ
て、１度に供給する最大供給量に対応したレジスタを３
つ設け、この３つのレジスタに可変長符号化されたビッ
トストリームを順次書き込むと共に、この３つのレジス
タの内２つを選択し、必要なビットストリームを出力す
ることを特徴とする。

【００１１】このように、３つのレジスタを利用し、こ
の３つのレジスタの２つずつを順次選択し、必要なビッ
トストリームを出力することで、２つのレジスタを利用
する場合に比べ、レジスタのトータルの容量を小さくす
ることができる。すなわち、常に２つのレジスタを読み
出し用として利用し、残った１つのレジスタを書き込み
用として利用することができる。

【００１２】また、本発明は、ビットストリームの出力
は常に一定量であり、復号された可変長ブロックの大き
さに応じてビットストリームをシフトすることを特徴と
する。

【００１３】また、本発明は、３つのレジスタからの出
力を受け入れる２つのシフタと、２つのシフタを復号さ
れた可変長ブロックの大きさに基づいて制御するシフト
制御手段と、２つのシフタのシフト後の出力から所定ビ
ットの出力を得る演算処理手段と、を有することを特徴
とする。この構成により、常に処理開始位置を先頭とし
たビットストリームの出力が達成できる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１５】図１は、実施形態の回路の全体構成を示す
ブロック図である。まず、バッファメモリ１０には、外
部から供給されてくる符号化データのビットストリーム
が記憶されている。このバッファメモリ１０には、３つ
の６４ビットレジスタ１２Ａ、１２Ｂ、１２Ｃからなる
レジスタ１２が接続されている。この例では、バッファ
メモリ１０から読み出された６４ビットのデータがレジ
スタ１２Ａ、１２Ｂ、１２Ｃのいずれか１つにそのまま
格納される。レジスタ１２Ａ、１２Ｂ、１２Ｃには、レ
ジスタ選択マルチプレクサ１４に接続されており、この
レジスタ選択マルチプレクサ１４は、レジスタ１２Ａ、
１２Ｂ、１２Ｃの２つを選択して、２つの出力（１stRE
G、２ndREG）から出力する。このレジスタ選択マルチプ
レクサ１４には、ダウンシフタ１６Ａ、アップシフタ１
６Ｂからなるシフタ１６が接続されている。ダウンシフ
タ１６Ａがレジスタ選択マルチプレクサ１４の１stREG
出力に接続され、アップシフタ１６Ｂがレジスタ選択マ
ルチプレクサ１４の２ndREG出力に接続されている。

【００１６】ここで、このダウンシフタ１６Ａには、レ
ジスタ選択マルチプレクサ１４で選択されたレジスタ１
６に１つからの６４ビットが供給され、アップシフタ１
６Ｂにはレジスタ選択マルチプレクサ１４で選択された
レジスタ１６の１つからの５５ビットが供給される。そ
して、これらダウンシフタ１６Ａ、アップシフタ１６Ｂ
は所定のシフト作業を行い、その５５ビットの出力をビ
ット論理和回路１８に供給する。このビット論理和回路
１８は、ダウンシフタ１６Ａ、アップシフタ１６Ｂのビ
ット毎の論理和をとり、得られた５５ビットを出力す
る。そして、ダウンシフタ１６ＡのＭＳＢと合わせ５６
ビットが、可変長復号部にビットストリームとして出力
される。

【００１７】可変長復号部におけるシフト量についての
信号はレジスタ終了検出部２０に供給される。このレジ
スタ終了検出部２０は、このシフト量に応じて、バッフ
ァメモリ１０からの出力、レジスタ１２Ａ、１２Ｂ、１
２Ｃのいずれに格納するかの制御、レジスタ選択マルチ
プレクサ１４における選択、ダウンシフタ１６Ａ、アッ
プシフタ１６Ｂにおけるシフト量を制御する。

【００１８】なお、上述のレジスタ１２Ａ、１２Ｂ、１
２Ｃ、ダウンシフタ１６Ａは、それぞれ６４ビットとし
たが、この例においてバッファメモリ１０が１ワード６
４ビット幅のものを利用したためであり、最大５６ビッ
トの可変長符号を取り扱うのであれば、すべて５６ビッ
トとしても何ら問題はない。また、実質的な動作は全く
同様である。

【００１９】次に、シフタ１６の動作について、図３に
基づいて説明する。この図は、シフタ１６に入力される
シフト量に対し、ダウンシフタ１６Ａ、アップシフタ１
６Ｂがどのデータを出力するかを示している。すなわ
ち、ダウンシフタ１６Ａでは、図において出力５６ビッ
トと書かれたものがダウンシフタ１６Ａから出力される
ようにダウンシフト及び０の付加が実行される。また、
アップシフタ１６Ｂにおいては、図に示すようにアップ
シフト及び０の付加が実行される。

【００２０】シフト量０〜８の場合は、ダウンシフタ１
６Ａからの出力のみでよい場合である。すなわち、ダウ
ンシフタ１６Ａは、レジスタ１２Ａ〜１２Ｃのいずれか
からの６４ビットのデータの内の５６ビットを出力す
る。シフト０の時には、レジスタ１４における６３−０
ビット目の中の６３−８ビット目をそのまま出力する。
またシフト１の時には、６２−７ビット目を出力する。
そして、８ビットシフトの場合には、５５−０ビット目
を出力する。

【００２１】シフト量が９ビットを超えた場合には、下
位側に０を付加して出力する。すなわち、シフト９であ
れば、レジスタ１２からの５４−０ビット目のデータの
ＬＳＢに１ビットの０を付加する。また、ｎビットシフ
トであれば、ｎ−８ビットの０をＬＳＢ側から付加し出
力する。このような操作は、ダウンシフタ１６Ａを６４
ビットのシフトレジスタとし、レジスタ１２からのデー
タをそのまま取り入れ、シフト量に合わせＭＳＢ側から
データを捨てて、ＬＳＢ側に０を付加していくことによ
って、達成できる。

【００２２】一方、アップシフタ１６Ｂは、５５ビット
のシフトレジスタで構成され、レジスタ選択マルチプレ
クサ１４は、レジスタ１２Ａ〜１２Ｃのいずれかから供
給される６４ビットに中のＭＳＢから５５ビットをアッ
プシフタ１６Ｂに供給する。そして、図におけるシフト
量０−８ビットの時は、アップシフタ１６Ｂは受け入れ
たデータを５５以上の右方向シフトによってすべて捨
て、０のみを出力する。図におけるシフト量９ビットの
時に入力ビットのＭＳＢである５４ビット目を出力し、
以後図におけるシフト量が多くなるにつれて、入力デー
タをそのＭＳＢ側から順次１ビットずつ増加させ、これ
をＬＳＢ側に位置させて出力する。すなわち、アップシ
フタ１６Ｂにおいては、シフト量９ビットの際に、５４
ビット右側にシフトし５４ビットを０とし、入力データ
の５４ビット目をＬＳＢとして出力し、以後右方向への
シフト量を１つずつ少なくする。そして、６３ビットシ
フトの時には、入力される５４〜０ビット目の５５ビッ
トをそのまま出力する。

【００２３】ビット論理和回路１８においては、ダウン
シフタ１６Ａの５５〜０ビット目と、アップシフタ１６
Ｂの５５〜０ビット目とのビット毎の論理和（オア）を
とるため、ダウンシフタ１６Ａまたはアップシフタ１６
Ｂにおいて、付加された０が無視され、両出力が接続さ
れた５５ビットが出力される。なお、ダウンシフタ１６
Ａの出力における５６ビット目は、シフト量０〜６３の
いずれにおいても必ず選択されるため、ビット論理和回
路１８をバイパスしてそのまま出力する。

【００２４】このようにして、レジスタ１２Ａ〜１２Ｃ
の内の２つを選択しておくことで、常に、ビットストリ
ームの所定の位置からの５６ビットが出力される。

【００２５】次に、レジスタ終了検出部２０における動
作について説明する。レジスタ終了検出部２０には、可
変長復号部から符号長についての情報が供給される。一
方、レジスタ終了検出部２０は、レジスタ１２Ａ〜１２
Ｃからの出力位置（アドレス）を制御しており、これに
ついての情報を有している。そこで、今回のレジスタか
らの出力の開始アドレス（レジスタビットのアドレス）
に符号長を加算して、これが６４未満であるかを判定す
る。もし、６４未満であれば、読み出しレジスタについ
ての変更は不要であり、シフト量を、 シフト量＝レジスタビットのアドレス＋符号長 に設定する。これによって、上述のようなシフトがシフ
タ１６においてなされ、出力したい５６ビットが論理和
回路１８から出力される。

【００２６】一方、レジスタビットのアドレス＋符号長
が６４以上の場合、現在読み出し中のレジスタは、読み
出しが終了し空である。従って、レジスタ選択マルチプ
レクサ１４において選択するレジスタを変更する。そし
て、バッファメモリ１０へ出力要求を供給し、これによ
って、空になったレジスタ１２へのデータの格納を開始
する。すなわち、ダウンシフタ１６Ａにデータを供給し
ていたレジスタ１２に対し、データの格納を開始し、ア
ップシフタ１６Ｂにデータを供給していたレジスタ１２
のデータをダウンシフタ１６Ａに変更し、今までデータ
を供給していなかったレジスタ１２からのデータをアッ
プシフタ１６Ｂに供給する。

【００２７】そして、この場合にシフト量は、 シフト量＝（レジスタビットのアドレス＋符号長）−６
４ とする。これによって、上述のシフタ１６におけるシフ
トが決定され、出力開始位置からのビットストリームが
出力される。

【００２８】このように、レジスタ終了検出部２０がバ
ッファメモリ１０からの読み出し、レジスタ１２へのデ
ータの格納、レジスタ選択マルチプレクサ１４における
選択、シフタ１６におけるシフト量を清書することによ
って、復号化対象になる符号の先頭から５６ビットのデ
ータが常に出力される。

【００２９】なお、レジスタ１２Ａ、１２Ｂ、１２Ｃの
容量を５６ビットにした場合、上述のシフト量０−７の
状態がなくなるだけで後は全く同様になる。

【００３０】次に、図４に基づいて、バッファメモリ１
０の出力が可変長部に向けて出力されるまでの動作を説
明する。

【００３１】回路は、動作クロックＣＬＫに基づいて動
作する。ＣＬＫのｉ−１の期間バッファメモリ１０の読
み出しアドレスは０であり、そのアドレスのデータ
（０）が出力される。このときのレジスタ１２Ａ〜１２
Ｃ（ＲＥＧＡ〜ＲＥＧＣ）には、６４ビットのデータ
（−３）、（−２）、（−１）がそれぞれ格納されてい
る。また、レジスタ選択マルチプレクサ１４において選
択している２つのレジスタは、レジスタ１２Ａ、１２Ｂ
（Ａ，Ｂ）であり、出力されているデータもこのレジス
タ１２Ａ、１２Ｂ（Ａ，Ｂ）からのデータである。

【００３２】そして、ＣＬＫｉ＋１の期間にはいると、
レジスタ１２Ａのデータが空になり、レジスタ選択マル
チプレクサ１４によりレジスタ１２Ｂ、１２Ｃが選択さ
れる。従って、レジスタ１２Ａには、バッファメモリ１
０のアドレス０のデータ（０）が格納され、レジスタ選
択マルチプレクサ１４において選択するレジスタ１２は
レジスタ１２Ｂ、１２Ｃを選択し、これをダウンシフタ
１６Ａ、アップシフタ１６Ｂに供給する。そして、上述
のようにして、レジスタビットのアドレス＋符号長が６
４以上になった時点で、バッファメモリ１０に対し読み
出し要求が出力され、図におけるバッファメモリのビッ
トストリーム読み出しイネーブル信号がＬになり、新た
なビットストリームがバッファメモリ１０からレジスタ
１２に格納され、動作が継続される。

【００３３】このように、本実施形態によれば、３つの
６４ビットレジスタ１２Ａ、１２Ｂ、１２Ｃ（５６ビッ
トレジスタでもよい）を利用し、この３つからの出力を
利用して復号化された次のビットから５６ビットを出力
することができる。従って、従来の１１２ビットのレジ
スタを２つ用意する場合に比べ、レジスタの容量を少な
くすることができる。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
３つのレジスタを利用し、これを順次使用することによ
って、トータルとして必要なレジスタの記憶容量を小さ
くすることができる。

【図面の簡単な説明】

【図１】 全体構成を示すブロック図である。

【図２】 従来のレジスタの動作を示す図である。

【図３】 シフタの動作を示す説明図である。

【図４】 全体動作を説明する図である。

【符号の説明】

１０ バッファメモリ、１２ レジスタ、１２Ａ〜１２
Ｃ レジスタ、１４レジスタ選択マルチプレクサ、１６
シフタ、１６Ａ ダウンシフタ、１６Ｂアップシフ
タ、１８ ビット論理和回路、２０ レジスタ終了検出
部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 可変長符号化されたビットストリームを
   所定の可変長復号ブロック毎に復号化部に供給するビッ
   トストリーム供給回路であって、 １度に供給する最大供給量に対応したレジスタを３つ設
   け、この３つのレジスタに可変長符号化されたビットス
   トリームを順次書き込むと共に、この３つのレジスタの
   内２つを選択し、必要なビットストリームを出力するこ
   とを特徴とするビットストリーム供給回路。
2. 【請求項２】 請求項１に記載の回路において、 ビットストリームの出力は常に一定量であり、復号され
   た可変長ブロックの大きさに応じてビットストリームを
   シフトすることを特徴とするビットストリーム供給回
   路。
3. 【請求項３】 請求項２に記載の回路において、 ３つのレジスタからの出力を受け入れる２つのシフタ
   と、 ２つのシフタを復号された可変長ブロックの大きさに基
   づいて制御するシフト制御手段と、 ２つのシフタのシフト後の出力から所定ビットの出力を
   得る演算処理手段と、 を有することを特徴とするビットストリーム供給回路。