JPH11100299A - 薄膜エピタキシャルウェーハの製造方法およびこの方法により製造された薄膜エピタキシャルウェーハ - Google Patents
薄膜エピタキシャルウェーハの製造方法およびこの方法により製造された薄膜エピタキシャルウェーハInfo
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- JPH11100299A JPH11100299A JP28274797A JP28274797A JPH11100299A JP H11100299 A JPH11100299 A JP H11100299A JP 28274797 A JP28274797 A JP 28274797A JP 28274797 A JP28274797 A JP 28274797A JP H11100299 A JPH11100299 A JP H11100299A
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Abstract
(57)【要約】
【課題】 デバイス製造の低温化に対応して、ＣＯＰが
少なく電気的特性が良好な減圧・低温エピタキシャル成
長を実現する。歩留り向上、ウェーハの大口径化へ対応
する。 【解決手段】 単結晶シリコン基板の表面を水素終端処
理（ＳＣ１→希ＨＦ処理）後、８００〜９５０℃でＨ2
アニールする。次に、単結晶シリコン基板上にＨ2アニ
ール温度以下で０．５μｍ以上のエピタキシャル層を減
圧エピタキシャル成長させる。エピタキシャル層表面の
残留ＣＯＰが低減し、かつ得られたウェーハは良好な電
気的特性となる減圧・低温エピタキシャル成長を実現で
きる。したがって、ユーザ側でのデバイスの低温製造に
対応した低温製造の薄膜エピタキシャルウェーハを製造
でき、ウェーハの歩留りの向上も図れ、さらにウェーハ
の大口径化にも対応できる。
少なく電気的特性が良好な減圧・低温エピタキシャル成
長を実現する。歩留り向上、ウェーハの大口径化へ対応
する。 【解決手段】 単結晶シリコン基板の表面を水素終端処
理（ＳＣ１→希ＨＦ処理）後、８００〜９５０℃でＨ2
アニールする。次に、単結晶シリコン基板上にＨ2アニ
ール温度以下で０．５μｍ以上のエピタキシャル層を減
圧エピタキシャル成長させる。エピタキシャル層表面の
残留ＣＯＰが低減し、かつ得られたウェーハは良好な電
気的特性となる減圧・低温エピタキシャル成長を実現で
きる。したがって、ユーザ側でのデバイスの低温製造に
対応した低温製造の薄膜エピタキシャルウェーハを製造
でき、ウェーハの歩留りの向上も図れ、さらにウェーハ
の大口径化にも対応できる。
Description
【０００１】
【発明の属する技術分野】この発明は、デバイス製造で
の低温化に対応して、エピタキシャル層表面のＣＯＰが
少ない低温エピタキシャル成長を実現した薄膜エピタキ
シャルウェーハの製造方法およびこの方法により製造さ
れた薄膜エピタキシャルウェーハに関する。
の低温化に対応して、エピタキシャル層表面のＣＯＰが
少ない低温エピタキシャル成長を実現した薄膜エピタキ
シャルウェーハの製造方法およびこの方法により製造さ
れた薄膜エピタキシャルウェーハに関する。
【０００２】
【従来の技術】例えばＣＺ法（Ｃｚｏｃｈｒａｌｓｋｉ
法）により作製されたシリコンウェーハにあっては、小
さく高密度の欠陥や、大きく低密度の欠陥のいずれかが
存在していた。これらの欠陥は、鏡面研磨後のアンモニ
ア系洗浄において、その表面に、結晶に起因する凹みで
あるＣＯＰ（Ｃｒｙｓｔａｌ ＯｒｉｇｉｎａｔｅｄＰ
ａｒｔｉｃｌｅ）となって現れる。このＣＯＰはパーテ
ィクルカウンタで検出することができる。そして、この
欠陥によりシリコンウェーハの電気的特性が損なわれて
いた。また、その結果として、シリコンウェーハの製造
における歩留りが低下していた。
法）により作製されたシリコンウェーハにあっては、小
さく高密度の欠陥や、大きく低密度の欠陥のいずれかが
存在していた。これらの欠陥は、鏡面研磨後のアンモニ
ア系洗浄において、その表面に、結晶に起因する凹みで
あるＣＯＰ（Ｃｒｙｓｔａｌ ＯｒｉｇｉｎａｔｅｄＰ
ａｒｔｉｃｌｅ）となって現れる。このＣＯＰはパーテ
ィクルカウンタで検出することができる。そして、この
欠陥によりシリコンウェーハの電気的特性が損なわれて
いた。また、その結果として、シリコンウェーハの製造
における歩留りが低下していた。
【０００３】このことは、研磨後のシリコンウェーハの
表面に、１０００℃を超える高温下で、エピタキシャル
層（以下、エピタキシャルを「エピ」と略す場合があ
る）を、エピタキシャル成長させるエピタキシャルウェ
ーハについても、同様であった。すなわち、エピタキシ
ャル成長では、基板であるシリコンウェーハの表面の形
状を倣って、エピタキシャル層の成長が行なわれる。こ
のため、シリコンウェーハの表面にできた凹みは、成長
条件によっては、エピタキシャル層の表面にも転写され
る。ところで、ＭＯＳ用エピタキシャルウェーハの場合
には、一般的にシリコンウェーハの表面に、エピタキシ
ャル層を２μｍ以上の厚さで常圧エピタキシャル成長す
ると、エピタキシャル層の表面にＣＯＰが残りにくいこ
とが知られている。これは、比較的厚くエピタキシャル
成長させることにより、シリコンウェーハの表面凹み
が、その成長につれて徐々に消失するからである。
表面に、１０００℃を超える高温下で、エピタキシャル
層（以下、エピタキシャルを「エピ」と略す場合があ
る）を、エピタキシャル成長させるエピタキシャルウェ
ーハについても、同様であった。すなわち、エピタキシ
ャル成長では、基板であるシリコンウェーハの表面の形
状を倣って、エピタキシャル層の成長が行なわれる。こ
のため、シリコンウェーハの表面にできた凹みは、成長
条件によっては、エピタキシャル層の表面にも転写され
る。ところで、ＭＯＳ用エピタキシャルウェーハの場合
には、一般的にシリコンウェーハの表面に、エピタキシ
ャル層を２μｍ以上の厚さで常圧エピタキシャル成長す
ると、エピタキシャル層の表面にＣＯＰが残りにくいこ
とが知られている。これは、比較的厚くエピタキシャル
成長させることにより、シリコンウェーハの表面凹み
が、その成長につれて徐々に消失するからである。
【０００４】
【発明が解決しようとする課題】しかしながら、このこ
とは、エピタキシャルウェーハのうちでも実際に実験が
行なわれたＭＯＳ用のエピタキシャルウェーハに限って
判明しているだけである。しかも、このようなＣＯＰの
消失調査は、減圧下でエピタキシャル成長させるＢｉ−
ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴う
ラッチアップ対策として、エピタキシャル層を薄膜化す
るという命題がある高性能ロジック用エピタキシャルウ
ェーハに対しては、その評価がなされていなかった。例
えばＢｉ−ＣＭＯＳ用薄膜エピタキシャルウェーハには
埋め込み層が存在するためパーティクルカウンタによる
ＣＯＰ評価を行うことができないからである。
とは、エピタキシャルウェーハのうちでも実際に実験が
行なわれたＭＯＳ用のエピタキシャルウェーハに限って
判明しているだけである。しかも、このようなＣＯＰの
消失調査は、減圧下でエピタキシャル成長させるＢｉ−
ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴う
ラッチアップ対策として、エピタキシャル層を薄膜化す
るという命題がある高性能ロジック用エピタキシャルウ
ェーハに対しては、その評価がなされていなかった。例
えばＢｉ−ＣＭＯＳ用薄膜エピタキシャルウェーハには
埋め込み層が存在するためパーティクルカウンタによる
ＣＯＰ評価を行うことができないからである。
【０００５】そこで、本願発明者らは、このものについ
て、実際に評価実験を行なった。この結果、減圧下で薄
膜のエピタキシャル層をエピタキシャル成長させると、
前述したようにシリコンウェーハ側より表面の凹みが転
写され、エピタキシャル層の表面にＣＯＰが高密度で現
れることがわかった。以下、この実験データについて説
明する。なお、表１には、ＭＯＳ用エピタキシャルウェ
ーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロジッ
ク用エピタキシャルウェーハの薄膜エピタキシャル層と
のエピタキシャル成長条件における比較を示す。また、
図３に、一般的な常圧エピタキシャル成長と減圧エピタ
キシャル成長との比較を表すグラフを示す。これは、同
じロットのＣＺ法に基づくシリコンウェーハ（比抵抗ρ
＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシ
ャル成長させた結果である。
て、実際に評価実験を行なった。この結果、減圧下で薄
膜のエピタキシャル層をエピタキシャル成長させると、
前述したようにシリコンウェーハ側より表面の凹みが転
写され、エピタキシャル層の表面にＣＯＰが高密度で現
れることがわかった。以下、この実験データについて説
明する。なお、表１には、ＭＯＳ用エピタキシャルウェ
ーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロジッ
ク用エピタキシャルウェーハの薄膜エピタキシャル層と
のエピタキシャル成長条件における比較を示す。また、
図３に、一般的な常圧エピタキシャル成長と減圧エピタ
キシャル成長との比較を表すグラフを示す。これは、同
じロットのＣＺ法に基づくシリコンウェーハ（比抵抗ρ
＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシ
ャル成長させた結果である。
【０００６】
【表１】
【０００７】図３のグラフにおいて、エピタキシャル成
長前にウェーハ（口径６インチ）当たり３００〜６００
個カウントされたパーティクルは、単結晶シリコン基板
の表面に生成されたＣＯＰと考えられる。（１）の常圧
エピタキシャル成長では、エピタキシャル成長後にＣＯ
Ｐがほぼ消失しているのに対し、（２）の減圧エピタキ
シャル成長では、エピタキシャル層の表面に、基板とほ
ぼ同数のパーティクルがカウントされた。しかも、エピ
タキシャル成長後のパーティクルの９０％が、エピタキ
シャル成長前の単結晶シリコン基板の表面にできたパー
ティクルの位置と一致していた。したがって、単結晶シ
リコン基板側のＣＯＰは、減圧エピタキシャル成長では
消失せずに残留することが明らかとなった。
長前にウェーハ（口径６インチ）当たり３００〜６００
個カウントされたパーティクルは、単結晶シリコン基板
の表面に生成されたＣＯＰと考えられる。（１）の常圧
エピタキシャル成長では、エピタキシャル成長後にＣＯ
Ｐがほぼ消失しているのに対し、（２）の減圧エピタキ
シャル成長では、エピタキシャル層の表面に、基板とほ
ぼ同数のパーティクルがカウントされた。しかも、エピ
タキシャル成長後のパーティクルの９０％が、エピタキ
シャル成長前の単結晶シリコン基板の表面にできたパー
ティクルの位置と一致していた。したがって、単結晶シ
リコン基板側のＣＯＰは、減圧エピタキシャル成長では
消失せずに残留することが明らかとなった。
【０００８】ところで、近年、デバイスの高集積化が進
み、デバイスが比較的低温の環境下で作製されている。
これに対応して、デバイスの基体となるシリコンウェー
ハ、例えば減圧状態で作製されるＢｉ−ＣＭＯＳ用薄膜
エピタキシャルウェーハにおいても、オートドーピング
の抑制、金属汚染の低減という観点から、低温成長の方
が好ましい。しかしながら、このように比較的低い温度
でエピタキシャル成長を実施する場合、特にＨ2アニー
ル等により自然酸化膜等を完全に除去しないと、シリコ
ンの単結晶体であるべきエピタキシャル層が多結晶化し
てしまい、うまくエピタキシャル成長ができなくなると
いう問題が生じていた。
み、デバイスが比較的低温の環境下で作製されている。
これに対応して、デバイスの基体となるシリコンウェー
ハ、例えば減圧状態で作製されるＢｉ−ＣＭＯＳ用薄膜
エピタキシャルウェーハにおいても、オートドーピング
の抑制、金属汚染の低減という観点から、低温成長の方
が好ましい。しかしながら、このように比較的低い温度
でエピタキシャル成長を実施する場合、特にＨ2アニー
ル等により自然酸化膜等を完全に除去しないと、シリコ
ンの単結晶体であるべきエピタキシャル層が多結晶化し
てしまい、うまくエピタキシャル成長ができなくなると
いう問題が生じていた。
【０００９】一方、発明者らは、「１９９７年春季応用
物理学会予稿集３９ｐ−Ｌ−１０，１１ ｐ３１７」に
おいて、ＣＺシリコンウェーハの表面に現出したＣＯＰ
は、エピタキシャル成長条件により消失、残留の挙動が
変化し、この条件によっては、ＣＯＰがエピタキシャル
層の厚さ数μｍまで影響をおよぼすことを報告してい
る。これは、エピタキシャル成長の前処理であるＨ2ア
ニール時に消失しきれなかったＣＯＰが、単結晶シリコ
ン基板上にシリコンが積層されていくとき、異方性の強
いエピタキシャル成長条件下では消失し、等方性の強い
条件下では残留することが原因であると考えられる。
物理学会予稿集３９ｐ−Ｌ−１０，１１ ｐ３１７」に
おいて、ＣＺシリコンウェーハの表面に現出したＣＯＰ
は、エピタキシャル成長条件により消失、残留の挙動が
変化し、この条件によっては、ＣＯＰがエピタキシャル
層の厚さ数μｍまで影響をおよぼすことを報告してい
る。これは、エピタキシャル成長の前処理であるＨ2ア
ニール時に消失しきれなかったＣＯＰが、単結晶シリコ
ン基板上にシリコンが積層されていくとき、異方性の強
いエピタキシャル成長条件下では消失し、等方性の強い
条件下では残留することが原因であると考えられる。
【００１０】そこで、この発明者らは、エピタキシャル
成長前における単結晶シリコン基板のＨ2アニール時の
条件に着目した。そして、鋭意研究を重ねた結果、あら
かじめ単結晶シリコン基板の表面を水素終端処理してか
ら、８００〜９５０℃の低い温度条件下でＨ2アニール
を行えば、このエピタキシャル層の表面のＣＯＰが激減
することを見出した。しかも、この低温のＨ2アニール
を実施しておけば、後工程のエピタキシャル成長時に得
られたエピタキシャル層の酸化膜耐圧特性（ＴＤＤＢ特
性：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒ
ｉｃ Ｂｒｅａｋｄｏｗｎ）も向上することがわかっ
た。したがって、水素終端処理後に低温Ｈ2アニールを
行うだけで、シリコンウェーハの表面が清浄化され、前
述したようなシリコンの多結晶化が起きることがなく、
単結晶シリコン基板の表面に存在しているＣＯＰを、エ
ピタキシャル成長中に十分に埋めて消失させたり、低減
させられることがわかった。
成長前における単結晶シリコン基板のＨ2アニール時の
条件に着目した。そして、鋭意研究を重ねた結果、あら
かじめ単結晶シリコン基板の表面を水素終端処理してか
ら、８００〜９５０℃の低い温度条件下でＨ2アニール
を行えば、このエピタキシャル層の表面のＣＯＰが激減
することを見出した。しかも、この低温のＨ2アニール
を実施しておけば、後工程のエピタキシャル成長時に得
られたエピタキシャル層の酸化膜耐圧特性（ＴＤＤＢ特
性：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒ
ｉｃ Ｂｒｅａｋｄｏｗｎ）も向上することがわかっ
た。したがって、水素終端処理後に低温Ｈ2アニールを
行うだけで、シリコンウェーハの表面が清浄化され、前
述したようなシリコンの多結晶化が起きることがなく、
単結晶シリコン基板の表面に存在しているＣＯＰを、エ
ピタキシャル成長中に十分に埋めて消失させたり、低減
させられることがわかった。
【００１１】
【発明の目的】この発明は、エピタキシャル層表面に残
留ＣＯＰが少なく、しかも良好な電気的特性が得られる
減圧下での低温エピタキシャル成長を実現することがで
き、また歩留りの向上が図れ、さらにウェーハの大口径
化にも対応することができる薄膜エピタキシャルウェー
ハの製造方法およびこの方法により製造された薄膜エピ
タキシャルウェーハを提供することを、その目的として
いる。
留ＣＯＰが少なく、しかも良好な電気的特性が得られる
減圧下での低温エピタキシャル成長を実現することがで
き、また歩留りの向上が図れ、さらにウェーハの大口径
化にも対応することができる薄膜エピタキシャルウェー
ハの製造方法およびこの方法により製造された薄膜エピ
タキシャルウェーハを提供することを、その目的として
いる。
【００１２】
【課題を解決するための手段】請求項１に記載した発明
は、ＣＺ法のインゴット引き上げに基づいて作製された
単結晶シリコン基板の表面を水素終端処理し、次いでこ
の水素終端処理された単結晶シリコン基板を、Ｈ2ガス
を流しながら安定化時間の炉内温度が８００〜９５０℃
で加熱処理し、その後、この単結晶シリコン基板の表面
に、厚さ０．５μｍ以上のエピタキシャル層を、減圧下
で、かつこのＨ2アニール時の温度以下でエピタキシャ
ル成長させる薄膜エピタキシャルウェーハの製造方法で
ある。単結晶シリコン基板の表面を水素終端処理する方
法としては、例えば請求項３に記載したようなＳＣ１洗
浄後の単結晶シリコン基板を希ＨＦ洗浄する方法の他、
無水ＨＦ処理する方法などが挙げられる。
は、ＣＺ法のインゴット引き上げに基づいて作製された
単結晶シリコン基板の表面を水素終端処理し、次いでこ
の水素終端処理された単結晶シリコン基板を、Ｈ2ガス
を流しながら安定化時間の炉内温度が８００〜９５０℃
で加熱処理し、その後、この単結晶シリコン基板の表面
に、厚さ０．５μｍ以上のエピタキシャル層を、減圧下
で、かつこのＨ2アニール時の温度以下でエピタキシャ
ル成長させる薄膜エピタキシャルウェーハの製造方法で
ある。単結晶シリコン基板の表面を水素終端処理する方
法としては、例えば請求項３に記載したようなＳＣ１洗
浄後の単結晶シリコン基板を希ＨＦ洗浄する方法の他、
無水ＨＦ処理する方法などが挙げられる。
【００１３】希ＨＦ洗浄に使用される希ＨＦ水溶液の濃
度は０．１〜１％である。０．１％未満では水素終端処
理に長時間を要するという不都合が生じる。また、１％
を超えるとフッ素原子が多くなり、ひいてはその後の水
洗でＯＨ基の吸着量が増すという不都合が生じる。この
希ＨＦ洗浄時間は１〜１０分間、特に１〜５分間が好ま
しい。１分間未満では水素終端処理が不十分であるとい
う不都合が生じる。また、１０分間を超えると処理能力
が低下するという不都合が生じる。この希ＨＦ洗浄は、
通常、室温で行われる。
度は０．１〜１％である。０．１％未満では水素終端処
理に長時間を要するという不都合が生じる。また、１％
を超えるとフッ素原子が多くなり、ひいてはその後の水
洗でＯＨ基の吸着量が増すという不都合が生じる。この
希ＨＦ洗浄時間は１〜１０分間、特に１〜５分間が好ま
しい。１分間未満では水素終端処理が不十分であるとい
う不都合が生じる。また、１０分間を超えると処理能力
が低下するという不都合が生じる。この希ＨＦ洗浄は、
通常、室温で行われる。
【００１４】Ｈ2アニール（水素アニール）には、エピ
タキシャル炉が用いられる。すなわち、このエピタキシ
ャル炉内で、単結晶シリコン基板のＨ2アニールと、エ
ピタキシャル成長とが行われる。なお、Ｈ2アニールの
専用炉を使用してもよい。Ｈ2アニールの好ましい温度
は、８００〜９５０℃である。８００℃未満では水素終
端処理からエピタキシャル成長炉のローディングまでの
間に生成した自然酸化膜、あるいは、有機物の除去が困
難となる。また、９５０℃を超えると、ＣＯＰの凹み面
全体にもシリコン原子が順に積層されていくため、ピッ
ト幅が広くなり、ＣＯＰは残留するという不都合が生じ
る。Ｈ2アニールの時間は１分間程度必要である。ガス
流量を安定化させるためである。
タキシャル炉が用いられる。すなわち、このエピタキシ
ャル炉内で、単結晶シリコン基板のＨ2アニールと、エ
ピタキシャル成長とが行われる。なお、Ｈ2アニールの
専用炉を使用してもよい。Ｈ2アニールの好ましい温度
は、８００〜９５０℃である。８００℃未満では水素終
端処理からエピタキシャル成長炉のローディングまでの
間に生成した自然酸化膜、あるいは、有機物の除去が困
難となる。また、９５０℃を超えると、ＣＯＰの凹み面
全体にもシリコン原子が順に積層されていくため、ピッ
ト幅が広くなり、ＣＯＰは残留するという不都合が生じ
る。Ｈ2アニールの時間は１分間程度必要である。ガス
流量を安定化させるためである。
【００１５】単結晶シリコン基板上にエピタキシャル層
を成長させるエピタキシャル成長法としては、例えば気
相法（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＶＰ
Ｅ）、液相法（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａ
ｘｙ；ＬＰＥ）、固相法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）がある。特に、シリコンのエピ
タキシャル成長には、成長層の結晶性、量産性、装置の
簡便さ、種々のデバイス構造形成の容易さなどの点か
ら、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）が主として採用され
ている。このＣＶＤ法によるシリコンのエピタキシャル
成長は、例えばシリコンを含んだ原料ガスを、キャリア
ガス（通常Ｈ2ガス）とともに反応炉内へ導入し、１０
００℃以上の高温に熱せられたシリコン単結晶の基板
（ＣＺ法により作製）上に、原料ガスの熱分解または還
元によって生成されたシリコンを析出させることで行な
われる。
を成長させるエピタキシャル成長法としては、例えば気
相法（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＶＰ
Ｅ）、液相法（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａ
ｘｙ；ＬＰＥ）、固相法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）がある。特に、シリコンのエピ
タキシャル成長には、成長層の結晶性、量産性、装置の
簡便さ、種々のデバイス構造形成の容易さなどの点か
ら、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）が主として採用され
ている。このＣＶＤ法によるシリコンのエピタキシャル
成長は、例えばシリコンを含んだ原料ガスを、キャリア
ガス（通常Ｈ2ガス）とともに反応炉内へ導入し、１０
００℃以上の高温に熱せられたシリコン単結晶の基板
（ＣＺ法により作製）上に、原料ガスの熱分解または還
元によって生成されたシリコンを析出させることで行な
われる。
【００１６】単結晶シリコン基板上にシリコンをエピタ
キシャル成長させるためのエピタキシャル炉としては、
例えば枚葉式炉、縦型炉、バレル型のバッチ炉などが挙
げられる。ただし、これに限定されない。エピタキシャ
ル成長のソースガスとしては、例えばＳｉＨ2Ｃｌ2（Ｄ
ＣＳ）、ＳｉＨ4、ＳｉＨＣｌ3、ＳｉＣｌ4などが挙げ
られる。エピタキシャル成長温度はＨ2アニール温度以
下である。特に８００〜９００℃が好ましい。Ｈ2アニ
ールの温度を超えると、昇温中にＣＯＰがピット幅が拡
がって全体としてはＣＯＰが浅く広くなるため、ＣＯＰ
は残留するという不都合が生じる。エピタキシャル成長
の炉内圧力は３０〜２００Ｔｏｒｒ、特に８０Ｔｏｒｒ
が好ましい。エピタキシャル成長速度は、０．０１〜
０．５μｍ／分、特に０．２μｍ／分が好ましい。
キシャル成長させるためのエピタキシャル炉としては、
例えば枚葉式炉、縦型炉、バレル型のバッチ炉などが挙
げられる。ただし、これに限定されない。エピタキシャ
ル成長のソースガスとしては、例えばＳｉＨ2Ｃｌ2（Ｄ
ＣＳ）、ＳｉＨ4、ＳｉＨＣｌ3、ＳｉＣｌ4などが挙げ
られる。エピタキシャル成長温度はＨ2アニール温度以
下である。特に８００〜９００℃が好ましい。Ｈ2アニ
ールの温度を超えると、昇温中にＣＯＰがピット幅が拡
がって全体としてはＣＯＰが浅く広くなるため、ＣＯＰ
は残留するという不都合が生じる。エピタキシャル成長
の炉内圧力は３０〜２００Ｔｏｒｒ、特に８０Ｔｏｒｒ
が好ましい。エピタキシャル成長速度は、０．０１〜
０．５μｍ／分、特に０．２μｍ／分が好ましい。
【００１７】単結晶シリコン基板上に減圧エピタキシャ
ル成長されるエピタキシャル層の厚さは、０．５μｍ以
上であり、特に０．５〜２μｍが好ましい。０．５μｍ
未満では、下層である単結晶シリコン基板においてピッ
ト幅の増加を比較的小さくすることができたＣＯＰで
も、その影響がエピタキシャル層の表面にでやすいから
である。ＣＯＰの数を検出する装置としては、例えばテ
ンコール株式会社製の高感度のパーティクルカウンタ
「ＳＳ６２００」および「ＳＳ６４２０」、セイコー電
子株式会社製の「ＳＰＡ３６０」などの周知のパーティ
クルカウンタおよび原子間力顕微鏡ＡＦＭなどが挙げら
れる。このうち「ＳＳ６２００」では、ヘイズの影響な
しに測定することができるＣＯＰの下限値は、０．１２
〜０．１３μｍである。
ル成長されるエピタキシャル層の厚さは、０．５μｍ以
上であり、特に０．５〜２μｍが好ましい。０．５μｍ
未満では、下層である単結晶シリコン基板においてピッ
ト幅の増加を比較的小さくすることができたＣＯＰで
も、その影響がエピタキシャル層の表面にでやすいから
である。ＣＯＰの数を検出する装置としては、例えばテ
ンコール株式会社製の高感度のパーティクルカウンタ
「ＳＳ６２００」および「ＳＳ６４２０」、セイコー電
子株式会社製の「ＳＰＡ３６０」などの周知のパーティ
クルカウンタおよび原子間力顕微鏡ＡＦＭなどが挙げら
れる。このうち「ＳＳ６２００」では、ヘイズの影響な
しに測定することができるＣＯＰの下限値は、０．１２
〜０．１３μｍである。
【００１８】請求項２に記載の発明は、上記Ｈ2アニー
ル温度が９００℃である請求項１に記載の薄膜エピタキ
シャルウェーハの製造方法である。Ｈ2アニール温度
は、この９００℃が、シリコン基板の清浄化、および、
ＣＯＰのピット幅の増大を抑制するという点から特に好
ましい。
ル温度が９００℃である請求項１に記載の薄膜エピタキ
シャルウェーハの製造方法である。Ｈ2アニール温度
は、この９００℃が、シリコン基板の清浄化、および、
ＣＯＰのピット幅の増大を抑制するという点から特に好
ましい。
【００１９】請求項３に記載した発明は、上記単結晶シ
リコン基板の表面の水素終端処理は、ＳＣ１洗浄後の単
結晶シリコン基板を、０．１〜１％の希ＨＦ水溶液によ
り１〜１０分間、室温で洗浄する請求項１または請求項
２に記載の薄膜エピタキシャルウェーハの製造方法であ
る。
リコン基板の表面の水素終端処理は、ＳＣ１洗浄後の単
結晶シリコン基板を、０．１〜１％の希ＨＦ水溶液によ
り１〜１０分間、室温で洗浄する請求項１または請求項
２に記載の薄膜エピタキシャルウェーハの製造方法であ
る。
【００２０】請求項４に記載した発明は、ＣＺ法のイン
ゴット引き上げに基づいて作製された単結晶シリコン基
板の表面を水素終端処理し、次いでこの水素終端処理さ
れた単結晶シリコン基板を、Ｈ2ガスを流しながら安定
化時間の炉内温度が８００〜９５０℃で加熱処理し、そ
の後、この単結晶シリコン基板の表面に、厚さ０．５μ
ｍ以上のエピタキシャル層を、減圧下で、かつこのＨ2
アニール時の温度以下でエピタキシャル成長させた薄膜
エピタキシャルウェーハである。
ゴット引き上げに基づいて作製された単結晶シリコン基
板の表面を水素終端処理し、次いでこの水素終端処理さ
れた単結晶シリコン基板を、Ｈ2ガスを流しながら安定
化時間の炉内温度が８００〜９５０℃で加熱処理し、そ
の後、この単結晶シリコン基板の表面に、厚さ０．５μ
ｍ以上のエピタキシャル層を、減圧下で、かつこのＨ2
アニール時の温度以下でエピタキシャル成長させた薄膜
エピタキシャルウェーハである。
【００２１】
【作用】請求項１〜請求項４の薄膜エピタキシャルウェ
ーハの製造方法およびこの方法により製造された薄膜エ
ピタキシャルウェーハによれば、ＣＺ法により引き上げ
られた単結晶シリコンインゴットから単結晶シリコン基
板を作製後、この単結晶シリコン基板の表面を水素終端
処理する。これにより、この基板表面側にあるＳｉ原子
のダングリングボンドの先端はＨ基となる。次いで、こ
の水素終端処理された単結晶シリコン基板を炉内に装入
して、Ｈ2ガスを流しながら安定化時間（流量安定化時
間）の炉内温度が８００〜９５０℃になるように、単結
晶シリコン基板をＨ2アニール処理する。この結果、シ
リコン基板表面の清浄化を行うことができる。
ーハの製造方法およびこの方法により製造された薄膜エ
ピタキシャルウェーハによれば、ＣＺ法により引き上げ
られた単結晶シリコンインゴットから単結晶シリコン基
板を作製後、この単結晶シリコン基板の表面を水素終端
処理する。これにより、この基板表面側にあるＳｉ原子
のダングリングボンドの先端はＨ基となる。次いで、こ
の水素終端処理された単結晶シリコン基板を炉内に装入
して、Ｈ2ガスを流しながら安定化時間（流量安定化時
間）の炉内温度が８００〜９５０℃になるように、単結
晶シリコン基板をＨ2アニール処理する。この結果、シ
リコン基板表面の清浄化を行うことができる。
【００２２】その後、この単結晶シリコン基板を、減圧
下で、シリコンソースガスを流しながら、Ｈ2アニール
温度（８００〜９５０℃）以下の比較的低い温度で炉内
加熱することにより、この単結晶シリコン基板上に、厚
さ０．５μｍ以上のエピタキシャル層がエピタキシャル
成長する。この際、単結晶シリコン基板の表面上に残る
ＣＯＰは、前述したように大きさが小さいので、消失し
やすくなる。また、エピタキシャル成長によるＣＯＰの
ピット幅の増大を抑制することができる。
下で、シリコンソースガスを流しながら、Ｈ2アニール
温度（８００〜９５０℃）以下の比較的低い温度で炉内
加熱することにより、この単結晶シリコン基板上に、厚
さ０．５μｍ以上のエピタキシャル層がエピタキシャル
成長する。この際、単結晶シリコン基板の表面上に残る
ＣＯＰは、前述したように大きさが小さいので、消失し
やすくなる。また、エピタキシャル成長によるＣＯＰの
ピット幅の増大を抑制することができる。
【００２３】このように、低温での減圧下・薄膜エピタ
キシャル成長を実現させたことで、ユーザ側におけるデ
バイスの低温製造にウェーハ生産工場側が対応すること
ができるようになった。しかも、エピタキシャル層の表
面に存在するＣＯＰの個数も少なくなるので、薄膜エピ
タキシャルウェーハの電気的特性が向上し、かつ製造時
の歩留りも大きくなる。この結果、近年のウェーハの大
口径化（例えばウェーハ口径３００ｍｍ）が進んでも、
常に、良質の薄膜エピタキシャルウェーハをユーザ側へ
提供することができる。
キシャル成長を実現させたことで、ユーザ側におけるデ
バイスの低温製造にウェーハ生産工場側が対応すること
ができるようになった。しかも、エピタキシャル層の表
面に存在するＣＯＰの個数も少なくなるので、薄膜エピ
タキシャルウェーハの電気的特性が向上し、かつ製造時
の歩留りも大きくなる。この結果、近年のウェーハの大
口径化（例えばウェーハ口径３００ｍｍ）が進んでも、
常に、良質の薄膜エピタキシャルウェーハをユーザ側へ
提供することができる。
【００２４】
【発明の実施の形態】以下に実施例を挙げてこの発明を
より具体的に説明する。なお、この発明はこれらの実施
例に限定されない。 〈実施例１，２、比較例１〜３〉ＣＺ法によるシリコン
単結晶の引き上げ工程において、引き上げ速度０．９ｍ
ｍ／分で引き上げられた高抵抗のシリコン単結晶棒にブ
ロック切断、ウェーハ切断、面取り、機械的化学的研磨
などを施して、シリコン単結晶の結晶方位がＮ（１０
０）、比抵抗が１０〜２０Ωｃｍ、厚さが６２５μｍ、
直径が６インチの単結晶シリコン基板を作製する。その
後、この基板の表面をＳＣ１洗浄（ＮＨ4ＯＨ／Ｈ2Ｏ2
／Ｈ2Ｏ）し、それから０．５％の希ＨＦ水溶液により
５分間、室温で希ＨＦ洗浄することにより、この基板の
表面に、Ｓｉ原子のダングリンボンドの先端がＨ基とな
る水素終端処理を施す。
より具体的に説明する。なお、この発明はこれらの実施
例に限定されない。 〈実施例１，２、比較例１〜３〉ＣＺ法によるシリコン
単結晶の引き上げ工程において、引き上げ速度０．９ｍ
ｍ／分で引き上げられた高抵抗のシリコン単結晶棒にブ
ロック切断、ウェーハ切断、面取り、機械的化学的研磨
などを施して、シリコン単結晶の結晶方位がＮ（１０
０）、比抵抗が１０〜２０Ωｃｍ、厚さが６２５μｍ、
直径が６インチの単結晶シリコン基板を作製する。その
後、この基板の表面をＳＣ１洗浄（ＮＨ4ＯＨ／Ｈ2Ｏ2
／Ｈ2Ｏ）し、それから０．５％の希ＨＦ水溶液により
５分間、室温で希ＨＦ洗浄することにより、この基板の
表面に、Ｓｉ原子のダングリンボンドの先端がＨ基とな
る水素終端処理を施す。
【００２５】次いで、この水素終端処理された単結晶シ
リコン基板を、枚葉式の炉内へ挿填し、続いて炉内へＨ
2ガスを流しながら、９００℃〜１１５０℃の間、具体
的には９００℃（実施例１），９５０℃（実施例２），
１０００℃（比較例１），１１００℃（比較例２），１
１５０℃（比較例３）で、Ｈ2アニールを行なった。そ
の後、単結晶シリコン基板上に１μｍのエピタキシャル
層をエピタキシャル成長することにより、薄膜エピタキ
シャルウェーハを得た。このときのエピタキシャル成長
条件は、ソースガスＤＣＳ（ＳｉＨ2Ｃｌ2）、エピタキ
シャル成長温度９００℃、エピタキシャル成長速度０．
２μｍ／分、圧力８０Ｔｏｒｒである。それから、テン
コール株式会社製の「ＳＳ６２００」を用いて、直径
０．１３μｍ以上のパーティクルの残痕数をカウントし
た。
リコン基板を、枚葉式の炉内へ挿填し、続いて炉内へＨ
2ガスを流しながら、９００℃〜１１５０℃の間、具体
的には９００℃（実施例１），９５０℃（実施例２），
１０００℃（比較例１），１１００℃（比較例２），１
１５０℃（比較例３）で、Ｈ2アニールを行なった。そ
の後、単結晶シリコン基板上に１μｍのエピタキシャル
層をエピタキシャル成長することにより、薄膜エピタキ
シャルウェーハを得た。このときのエピタキシャル成長
条件は、ソースガスＤＣＳ（ＳｉＨ2Ｃｌ2）、エピタキ
シャル成長温度９００℃、エピタキシャル成長速度０．
２μｍ／分、圧力８０Ｔｏｒｒである。それから、テン
コール株式会社製の「ＳＳ６２００」を用いて、直径
０．１３μｍ以上のパーティクルの残痕数をカウントし
た。
【００２６】この結果を、図１のＨ2アニール温度とエ
ピタキシャル層表面のＣＯＰ数との関係を表すグラフに
示す。すなわち、比較例１〜３では、エピタキシャル層
の表面におけるＣＯＰ数は、６インチウェーハ１枚当た
り、１００〜２４０個前後であった。これに対して、実
施例１，２では、２０〜３０個程度にまで少なくなっ
た。なお、図１において、▲はエピタキシャル層表面に
付着した異物の数であり、●はこの異物にＣＯＰを加算
した数である。すなわち、各実施例や比較例のＣＯＰ数
は、●値から▲値を引いた値となる。また、このときの
アニール温度と平均Ｑbd値との関係を図２のグラフに示
す。図２のグラフから明らかなように、比較例１〜３に
比べて実施例１，２の方が酸化膜耐圧が高く、良好な電
気的特性が得られた。この酸化膜耐圧試験（ＴＤＤＢ試
験）の条件は、酸化膜厚さ（Ｔox）が１０ｎｍ、表面積
（Ａ）が０．２ｃｍ2、電流密度（Ｊ） が０．１Ａ／
ｃｍ2である。
ピタキシャル層表面のＣＯＰ数との関係を表すグラフに
示す。すなわち、比較例１〜３では、エピタキシャル層
の表面におけるＣＯＰ数は、６インチウェーハ１枚当た
り、１００〜２４０個前後であった。これに対して、実
施例１，２では、２０〜３０個程度にまで少なくなっ
た。なお、図１において、▲はエピタキシャル層表面に
付着した異物の数であり、●はこの異物にＣＯＰを加算
した数である。すなわち、各実施例や比較例のＣＯＰ数
は、●値から▲値を引いた値となる。また、このときの
アニール温度と平均Ｑbd値との関係を図２のグラフに示
す。図２のグラフから明らかなように、比較例１〜３に
比べて実施例１，２の方が酸化膜耐圧が高く、良好な電
気的特性が得られた。この酸化膜耐圧試験（ＴＤＤＢ試
験）の条件は、酸化膜厚さ（Ｔox）が１０ｎｍ、表面積
（Ａ）が０．２ｃｍ2、電流密度（Ｊ） が０．１Ａ／
ｃｍ2である。
【００２７】この際、実施例１の場合を例にとって、原
子間力顕微鏡によりＨ2アニールの前後における単結晶
シリコン基板上のＣＯＰの形状を比較した。この結果、
両者の形状は略同じであった。これにより、ＣＯＰのピ
ット端面では強い異方性の成長が起きたものと思われ
る。しかも、Ｈ2アニール後のＣＯＰは、そのピット幅
が、シリコン基板のＣＯＰとほぼ同じ０．１〜０．２μ
ｍ程度であった。この結果、Ｈ2アニール後のＣＯＰ
は、エピタキシャル成長時に、容易に消失するか、減少
することが予想された。また、実際に、そのような結果
が得られた（図１のグラフ参照）。
子間力顕微鏡によりＨ2アニールの前後における単結晶
シリコン基板上のＣＯＰの形状を比較した。この結果、
両者の形状は略同じであった。これにより、ＣＯＰのピ
ット端面では強い異方性の成長が起きたものと思われ
る。しかも、Ｈ2アニール後のＣＯＰは、そのピット幅
が、シリコン基板のＣＯＰとほぼ同じ０．１〜０．２μ
ｍ程度であった。この結果、Ｈ2アニール後のＣＯＰ
は、エピタキシャル成長時に、容易に消失するか、減少
することが予想された。また、実際に、そのような結果
が得られた（図１のグラフ参照）。
【００２８】
【発明の効果】この発明に係る薄膜エピタキシャルウェ
ーハの製造方法、および、この方法により製造された薄
膜エピタキシャルウェーハによれば、単結晶シリコン基
板の表面を水素終端処理後、８００〜９５０℃という低
温Ｈ2アニールを実施し、さらにこの単結晶シリコン基
板上に、Ｈ2アニール温度以下で、０．５μｍ以上の薄
いエピタキシャル層を減圧エピタキシャル成長するよう
にしたので、エピタキシャル層表面に残留するＣＯＰが
少なく、しかも良好な電気的特性が得られる減圧・低温
エピタキシャル成長を実現することができる。これによ
りユーザ側におけるデバイスの低温製造に対応した低温
製造の薄膜エピタキシャルウェーハを製造することがで
きる。とともに、この薄膜エピタキシャルウェーハの製
造歩留り向上が図れ、さらにウェーハの大口径化にも対
応することができる。
ーハの製造方法、および、この方法により製造された薄
膜エピタキシャルウェーハによれば、単結晶シリコン基
板の表面を水素終端処理後、８００〜９５０℃という低
温Ｈ2アニールを実施し、さらにこの単結晶シリコン基
板上に、Ｈ2アニール温度以下で、０．５μｍ以上の薄
いエピタキシャル層を減圧エピタキシャル成長するよう
にしたので、エピタキシャル層表面に残留するＣＯＰが
少なく、しかも良好な電気的特性が得られる減圧・低温
エピタキシャル成長を実現することができる。これによ
りユーザ側におけるデバイスの低温製造に対応した低温
製造の薄膜エピタキシャルウェーハを製造することがで
きる。とともに、この薄膜エピタキシャルウェーハの製
造歩留り向上が図れ、さらにウェーハの大口径化にも対
応することができる。
【００２９】特に、請求項２に記載の発明によれば、Ｈ
2アニール温度を９００℃としたので、シリコン基板の
清浄化、および、エピタキシャル成長でのＣＯＰのピッ
ト幅の増大を抑制するという効果が得られる。
2アニール温度を９００℃としたので、シリコン基板の
清浄化、および、エピタキシャル成長でのＣＯＰのピッ
ト幅の増大を抑制するという効果が得られる。
【００３０】また、請求項３に記載の発明によれば、単
結晶シリコン基板の表面の水素終端処理として、ＳＣ１
洗浄された単結晶シリコン基板を、０．１〜１％の希Ｈ
Ｆ水溶液により３〜５分間、室温で洗浄することを採用
したので、自然酸化膜が存在しないシリコン基板が作製
できるという効果が得られる。
結晶シリコン基板の表面の水素終端処理として、ＳＣ１
洗浄された単結晶シリコン基板を、０．１〜１％の希Ｈ
Ｆ水溶液により３〜５分間、室温で洗浄することを採用
したので、自然酸化膜が存在しないシリコン基板が作製
できるという効果が得られる。
【図１】この発明の一実施例に係るＨ2アニール温度と
エピタキシャル層表面のＣＯＰ数との関係を示すグラフ
である。
エピタキシャル層表面のＣＯＰ数との関係を示すグラフ
である。
【図２】この発明の一実施例に係るアニール温度と平均
Ｑbd値との関係を示すグラフである。
Ｑbd値との関係を示すグラフである。
【図３】一般的な常圧エピタキシャル成長と減圧エピタ
キシャル成長との比較を表すグラフである。
キシャル成長との比較を表すグラフである。
Claims (4)
- 【請求項１】 ＣＺ法のインゴット引き上げに基づいて
作製された単結晶シリコン基板の表面を水素終端処理
し、次いでこの水素終端処理された単結晶シリコン基板
を、Ｈ2ガスを流しながら安定化時間の炉内温度が８０
０〜９５０℃で加熱処理し、その後、この単結晶シリコ
ン基板の表面に、厚さ０．５μｍ以上のエピタキシャル
層を、減圧下で、かつこのＨ2アニール時の温度以下で
エピタキシャル成長させる薄膜エピタキシャルウェーハ
の製造方法。 - 【請求項２】 上記Ｈ2アニール温度が９００℃である
請求項１に記載の薄膜エピタキシャルウェーハの製造方
法。 - 【請求項３】 上記単結晶シリコン基板の表面の水素終
端処理は、ＳＣ１洗浄後の単結晶シリコン基板を、０．
１〜１％の希ＨＦ水溶液により１〜１０分間、室温で洗
浄する請求項１または請求項２に記載の薄膜エピタキシ
ャルウェーハの製造方法。 - 【請求項４】 ＣＺ法のインゴット引き上げに基づいて
作製された単結晶シリコン基板の表面を水素終端処理
し、次いでこの水素終端処理された単結晶シリコン基板
を、Ｈ2ガスを流しながら安定化時間の炉内温度が８０
０〜９５０℃で加熱処理し、その後、この単結晶シリコ
ン基板の表面に、厚さ０．５μｍ以上のエピタキシャル
層を、減圧下で、かつこのＨ2アニール時の温度以下で
エピタキシャル成長させた薄膜エピタキシャルウェー
ハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28274797A JP3714509B2 (ja) | 1997-09-29 | 1997-09-29 | 薄膜エピタキシャルウェーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28274797A JP3714509B2 (ja) | 1997-09-29 | 1997-09-29 | 薄膜エピタキシャルウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11100299A true JPH11100299A (ja) | 1999-04-13 |
| JP3714509B2 JP3714509B2 (ja) | 2005-11-09 |
Family
ID=17656537
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|---|---|---|---|
| JP28274797A Expired - Fee Related JP3714509B2 (ja) | 1997-09-29 | 1997-09-29 | 薄膜エピタキシャルウェーハの製造方法 |
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|---|---|
| JP (1) | JP3714509B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048810A1 (fr) * | 1999-12-24 | 2001-07-05 | Shin-Etsu Handotai Co., Ltd. | Dispositif d'inspection des defauts de cristal d'une plaquette de silicium et procede de detection des defauts de cristal de cette plaquette |
| JP2002020200A (ja) * | 2000-07-03 | 2002-01-23 | Sumitomo Metal Ind Ltd | エピタキシャルシリコンウェーハの製造方法 |
| SG93259A1 (en) * | 1999-08-30 | 2002-12-17 | Komatsu Denshi Kinzoku Kk | Method of manufacturing epitaxial silicon wafer |
| JP2004533118A (ja) * | 2001-05-30 | 2004-10-28 | エーエスエム アメリカ インコーポレイテッド | 低温搬入出およびベーク |
| JP2004363510A (ja) * | 2003-06-09 | 2004-12-24 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法 |
| WO2005048331A1 (ja) * | 2003-11-14 | 2005-05-26 | Shin-Etsu Handotai Co., Ltd. | シリコンエピタキシャルウェーハの製造方法 |
| JP2007287965A (ja) * | 2006-04-18 | 2007-11-01 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2009099932A (ja) * | 2007-10-15 | 2009-05-07 | National Chiao Tung Univ | 半導体基板上において３族窒化物半導体層を形成する方法 |
| JP2011192824A (ja) * | 2010-03-15 | 2011-09-29 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| JP2012199390A (ja) * | 2011-03-22 | 2012-10-18 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
| JP2012212740A (ja) * | 2011-03-30 | 2012-11-01 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
| KR101311003B1 (ko) * | 2011-03-22 | 2013-09-24 | 글로벌웨어퍼스 재팬 가부시키가이샤 | 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼 |
-
1997
- 1997-09-29 JP JP28274797A patent/JP3714509B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG93259A1 (en) * | 1999-08-30 | 2002-12-17 | Komatsu Denshi Kinzoku Kk | Method of manufacturing epitaxial silicon wafer |
| US6753955B2 (en) | 1999-12-24 | 2004-06-22 | Shin-Etsu Handotai Co., Ltd. | Inspection device for crystal defect of silicon wafer and method for detecting crystal defect of the same |
| WO2001048810A1 (fr) * | 1999-12-24 | 2001-07-05 | Shin-Etsu Handotai Co., Ltd. | Dispositif d'inspection des defauts de cristal d'une plaquette de silicium et procede de detection des defauts de cristal de cette plaquette |
| JP2002020200A (ja) * | 2000-07-03 | 2002-01-23 | Sumitomo Metal Ind Ltd | エピタキシャルシリコンウェーハの製造方法 |
| JP2004533118A (ja) * | 2001-05-30 | 2004-10-28 | エーエスエム アメリカ インコーポレイテッド | 低温搬入出およびベーク |
| JP2004363510A (ja) * | 2003-06-09 | 2004-12-24 | Sumitomo Mitsubishi Silicon Corp | 半導体基板の製造方法 |
| JP4682508B2 (ja) * | 2003-11-14 | 2011-05-11 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| WO2005048331A1 (ja) * | 2003-11-14 | 2005-05-26 | Shin-Etsu Handotai Co., Ltd. | シリコンエピタキシャルウェーハの製造方法 |
| JP2005150364A (ja) * | 2003-11-14 | 2005-06-09 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法 |
| CN100442442C (zh) * | 2003-11-14 | 2008-12-10 | 信越半导体株式会社 | 硅外延晶片的制造方法 |
| JP2007287965A (ja) * | 2006-04-18 | 2007-11-01 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2009099932A (ja) * | 2007-10-15 | 2009-05-07 | National Chiao Tung Univ | 半導体基板上において３族窒化物半導体層を形成する方法 |
| JP2011192824A (ja) * | 2010-03-15 | 2011-09-29 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| JP2012199390A (ja) * | 2011-03-22 | 2012-10-18 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
| KR101311003B1 (ko) * | 2011-03-22 | 2013-09-24 | 글로벌웨어퍼스 재팬 가부시키가이샤 | 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼 |
| JP2012212740A (ja) * | 2011-03-30 | 2012-11-01 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
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