JPH1098180A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH1098180A JPH1098180A JP24832296A JP24832296A JPH1098180A JP H1098180 A JPH1098180 A JP H1098180A JP 24832296 A JP24832296 A JP 24832296A JP 24832296 A JP24832296 A JP 24832296A JP H1098180 A JPH1098180 A JP H1098180A
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- electrode
- gate
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- source electrode
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Abstract
(57)【要約】
【課題】 ゲートにおける寄生容量の増大やオーミック
コンタクト層との接触を招くことなく、ゲート電極をリ
セス底部のソース電極側に近い位置に設置することがで
き、ゲート・ドレイン耐圧の向上と共にソース抵抗の低
減をはかる。 【解決手段】 GaAs基板101上に半導体層102
〜107を積層した積層構造部の表面にソース電極10
9及びドレイン電極108を離間して設け、これらの電
極108,109間に積層構造部のコンタクト層107
を一部除去して凹溝状のリセス領域を設け、このリセス
領域の底部にゲート電極110を立設してなるHEMT
において、基板101の面方位を(100)面から[0
11]方向に傾斜させ、リセス領域におけるソース電極
側の側壁面を緩やかなテーパに形成し、ドレイン電極側
の側壁面を垂直に形成し、ゲート電極110をソース側
に偏って配置した。
コンタクト層との接触を招くことなく、ゲート電極をリ
セス底部のソース電極側に近い位置に設置することがで
き、ゲート・ドレイン耐圧の向上と共にソース抵抗の低
減をはかる。 【解決手段】 GaAs基板101上に半導体層102
〜107を積層した積層構造部の表面にソース電極10
9及びドレイン電極108を離間して設け、これらの電
極108,109間に積層構造部のコンタクト層107
を一部除去して凹溝状のリセス領域を設け、このリセス
領域の底部にゲート電極110を立設してなるHEMT
において、基板101の面方位を(100)面から[0
11]方向に傾斜させ、リセス領域におけるソース電極
側の側壁面を緩やかなテーパに形成し、ドレイン電極側
の側壁面を垂直に形成し、ゲート電極110をソース側
に偏って配置した。
Description
【0001】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに係わり、特に化合物半導体のヘテロ接合を有する
電界効果トランジスタに関する。
スタに係わり、特に化合物半導体のヘテロ接合を有する
電界効果トランジスタに関する。
【0002】
【従来の技術】従来から電界効果トランジスタ(FE
T)の一種として、半絶縁性GaAs基板上に、ノンド
ープInGaAsチャネル層と、InGaAsより電子
親和力が小さくn型の不純物が高濃度にドーピングされ
た電子供給層との、ヘテロ接合を有する高電子移動度ト
ランジスタ(HEMT)が知られている。HEMTの特
長は、高純度なInGaAsチャネル層中に形成された
電子移動度の高い2次元電子ガス(2DEG)をキャリ
アとすることによって、高速性や雑音特性に優れている
という点である。電子供給層の材料としては、AlGa
As或いはInGaPなどが用いられることが多い。
T)の一種として、半絶縁性GaAs基板上に、ノンド
ープInGaAsチャネル層と、InGaAsより電子
親和力が小さくn型の不純物が高濃度にドーピングされ
た電子供給層との、ヘテロ接合を有する高電子移動度ト
ランジスタ(HEMT)が知られている。HEMTの特
長は、高純度なInGaAsチャネル層中に形成された
電子移動度の高い2次元電子ガス(2DEG)をキャリ
アとすることによって、高速性や雑音特性に優れている
という点である。電子供給層の材料としては、AlGa
As或いはInGaPなどが用いられることが多い。
【0003】図6に、従来のInGaPを電子供給層と
するHEMTの断面構造の一例を示す。このHEMTの
作製方法は、まず有機金属気相成長法(MOCVD法)
等によって、(100)面の半絶縁性GaAs基板60
1上に、ノンドープGaAsバッファ層602、ノンド
ープInGaAsチャネル層603、ノンドープInG
aPスペーサ層604、Siドープn型InGaP電子
供給層605、ノンドープInGaPショットキーコン
タクト層606、Siドープn型GaAsオーミックコ
ンタクト層607を、順次成長する。
するHEMTの断面構造の一例を示す。このHEMTの
作製方法は、まず有機金属気相成長法(MOCVD法)
等によって、(100)面の半絶縁性GaAs基板60
1上に、ノンドープGaAsバッファ層602、ノンド
ープInGaAsチャネル層603、ノンドープInG
aPスペーサ層604、Siドープn型InGaP電子
供給層605、ノンドープInGaPショットキーコン
タクト層606、Siドープn型GaAsオーミックコ
ンタクト層607を、順次成長する。
【0004】次いで、フォトリソグラフィ、電極金属蒸
着及びアロイ工程によって、ドレイン電極608及びソ
ース電極609を離間して形成する。その後、電子ビー
ム露光によって一部分だけ露出させたオーミックコンタ
クト層607に凹溝状のリセスを形成し、ショットキー
コンタクト層606の表面を露出させ、その上に断面T
型のゲート電極610を形成する。なお、ここでいうT
型ゲートには、いわゆるマッシュルーム型ゲート、及び
T型の頭部のソース側若しくはドレイン側が極端に短い
ものも含む。
着及びアロイ工程によって、ドレイン電極608及びソ
ース電極609を離間して形成する。その後、電子ビー
ム露光によって一部分だけ露出させたオーミックコンタ
クト層607に凹溝状のリセスを形成し、ショットキー
コンタクト層606の表面を露出させ、その上に断面T
型のゲート電極610を形成する。なお、ここでいうT
型ゲートには、いわゆるマッシュルーム型ゲート、及び
T型の頭部のソース側若しくはドレイン側が極端に短い
ものも含む。
【0005】これまでに用いられているGaAs半導体
基板の面方位は主に(100)面、又は(100)面か
ら2度程度の微傾斜角度を持つ傾斜基板である(例え
ば、Extented Abstracts of the 1993 International C
onference on Solid State Devices and Materials,Mak
uhari,1993,pp.1068-1070 )。また、GaAsオーミッ
クコンタクト層のリセスには、燐酸と過酸化水素と水の
混合液がエッチング溶液として用いられる場合が多い。
この混合液では等方性エッチングが起こり、図6に示す
ようにリセス側面形状は特定の面方位を持たない凹状の
形状となり、またドレイン電極を備えた側のリセス側壁
面の形状とソース電極を備えた側のリセス側壁面の形状
はほぼ同じになる。
基板の面方位は主に(100)面、又は(100)面か
ら2度程度の微傾斜角度を持つ傾斜基板である(例え
ば、Extented Abstracts of the 1993 International C
onference on Solid State Devices and Materials,Mak
uhari,1993,pp.1068-1070 )。また、GaAsオーミッ
クコンタクト層のリセスには、燐酸と過酸化水素と水の
混合液がエッチング溶液として用いられる場合が多い。
この混合液では等方性エッチングが起こり、図6に示す
ようにリセス側面形状は特定の面方位を持たない凹状の
形状となり、またドレイン電極を備えた側のリセス側壁
面の形状とソース電極を備えた側のリセス側壁面の形状
はほぼ同じになる。
【0006】図6のような従来のHEMTでは、デバイ
ス動作時にゲート電極610に電圧を印加したときのゲ
ート・ドレイン耐圧(ブレークダウン電圧)が低い、ま
た、ソース抵抗が大きいという問題点があった。このよ
うな問題を解決するために、ゲート電極をリセス底部の
ソース電極側に近い位置に立設する手法が取られる場合
ある。しかし、図6に示したリセス側壁面の形状では、
ゲート電極610をソース電極609側に寄せると、ゲ
ート電極610と不純物濃度の高いオーミックコンタク
ト層607との距離が近付く。このため、ゲート寄生容
量が大きくなって高周波特性の劣化を招いたり、ゲート
電極610とオーミックコンタクト層607が接触する
などの問題を生じる。また、ゲート抵抗を小さくするた
めにゲート電極の脚部を低くして頭部の高さ,幅を共に
大きくすると、上記の問題はより顕著に現れる。
ス動作時にゲート電極610に電圧を印加したときのゲ
ート・ドレイン耐圧(ブレークダウン電圧)が低い、ま
た、ソース抵抗が大きいという問題点があった。このよ
うな問題を解決するために、ゲート電極をリセス底部の
ソース電極側に近い位置に立設する手法が取られる場合
ある。しかし、図6に示したリセス側壁面の形状では、
ゲート電極610をソース電極609側に寄せると、ゲ
ート電極610と不純物濃度の高いオーミックコンタク
ト層607との距離が近付く。このため、ゲート寄生容
量が大きくなって高周波特性の劣化を招いたり、ゲート
電極610とオーミックコンタクト層607が接触する
などの問題を生じる。また、ゲート抵抗を小さくするた
めにゲート電極の脚部を低くして頭部の高さ,幅を共に
大きくすると、上記の問題はより顕著に現れる。
【0007】
【発明が解決しようとする課題】このように従来のHE
MTでは、ゲート電極をリセス底部のソース電極側に近
い位置に立設しようとすると、ゲート寄生容量の増大や
ゲート電極とオーミックコンタクト層との接触を招くた
め、ゲート・ドレイン耐圧やソース抵抗の改善が十分に
なされていなかった。そして、低いゲート・ドレイン耐
圧や高いソース抵抗は、高周波動作時の雑音特性や信頼
性の低下を引き起こしたりするという悪影響があり、従
来のHEMTの大きな問題点であった。
MTでは、ゲート電極をリセス底部のソース電極側に近
い位置に立設しようとすると、ゲート寄生容量の増大や
ゲート電極とオーミックコンタクト層との接触を招くた
め、ゲート・ドレイン耐圧やソース抵抗の改善が十分に
なされていなかった。そして、低いゲート・ドレイン耐
圧や高いソース抵抗は、高周波動作時の雑音特性や信頼
性の低下を引き起こしたりするという悪影響があり、従
来のHEMTの大きな問題点であった。
【0008】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ゲートにおける寄生
容量の増大やオーミックコンタクト層との接触を招くこ
となく、ゲート電極をリセス底部のソース電極側に近い
位置に設置することができ、ゲート・ドレイン耐圧の向
上と共にソース抵抗の低減をはかり、素子特性及び信頼
性の向上をはかり得る電界効果トランジスタを提供する
ことにある。
もので、その目的とするところは、ゲートにおける寄生
容量の増大やオーミックコンタクト層との接触を招くこ
となく、ゲート電極をリセス底部のソース電極側に近い
位置に設置することができ、ゲート・ドレイン耐圧の向
上と共にソース抵抗の低減をはかり、素子特性及び信頼
性の向上をはかり得る電界効果トランジスタを提供する
ことにある。
【0009】
(構成)上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明(請求項1)は、
半導体基板上に複数の半導体層を積層した積層構造部の
表面にソース電極及びドレイン電極を離間して設け、こ
れらソース電極とドレイン電極との間に積層構造部の表
面側から基板側に向けて凹溝状のリセス領域を設け、こ
のリセス領域の底部にゲート電極を立設してなる電界効
果トランジスタにおいて、前記基板の面方位が(10
0)面から傾斜した面方位を持ち、前記リセス領域にお
けるソース電極側の側壁面とリセス底面の成す角度と、
ドレイン電極側の側壁面とリセス底面の成す角度とが異
なることを特徴とする。
な構成を採用している。即ち、本発明(請求項1)は、
半導体基板上に複数の半導体層を積層した積層構造部の
表面にソース電極及びドレイン電極を離間して設け、こ
れらソース電極とドレイン電極との間に積層構造部の表
面側から基板側に向けて凹溝状のリセス領域を設け、こ
のリセス領域の底部にゲート電極を立設してなる電界効
果トランジスタにおいて、前記基板の面方位が(10
0)面から傾斜した面方位を持ち、前記リセス領域にお
けるソース電極側の側壁面とリセス底面の成す角度と、
ドレイン電極側の側壁面とリセス底面の成す角度とが異
なることを特徴とする。
【0010】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 積層構造部は、チャネル層,スペーサ層,電子供給
層,ショットキーコンタクト層,オーミックコンタクト
層からなり、オーミックコンタクト層の一部をエッチン
グ除去してリセス領域が形成されている。 (2) 半導体基板が(100)面より[011]方向(A
面方向)に10度以上40度以下の傾斜面を有し、且つ
ソース電極,ゲート電極,及びドレイン電極が[01-
1]方向にほぼ平行に配置され、傾斜面上で[-1-1-1]
方向側にドレイン電極が形成され、傾斜面上で[11
1]方向側にソース電極が形成されている。 (3) ゲート電極はリセス領域の底部に露出する半導体層
に対しソース・ドレイン間のソース側に偏っている。 (4) リセス底部の半導体層が、InGaAlPからなる
材料で形成されている。
は、次のものがあげられる。 (1) 積層構造部は、チャネル層,スペーサ層,電子供給
層,ショットキーコンタクト層,オーミックコンタクト
層からなり、オーミックコンタクト層の一部をエッチン
グ除去してリセス領域が形成されている。 (2) 半導体基板が(100)面より[011]方向(A
面方向)に10度以上40度以下の傾斜面を有し、且つ
ソース電極,ゲート電極,及びドレイン電極が[01-
1]方向にほぼ平行に配置され、傾斜面上で[-1-1-1]
方向側にドレイン電極が形成され、傾斜面上で[11
1]方向側にソース電極が形成されている。 (3) ゲート電極はリセス領域の底部に露出する半導体層
に対しソース・ドレイン間のソース側に偏っている。 (4) リセス底部の半導体層が、InGaAlPからなる
材料で形成されている。
【0011】また、本発明(請求項2)は、半導体基板
上に複数の半導体層を積層した積層構造部の表面にソー
ス電極及びドレイン電極を離間して設け、これらソース
電極とドレイン電極との間に積層構造部の表面側から基
板側に向けて凹溝状のリセス領域を設け、このリセス領
域の底部にT型ゲート電極を立設してなる電界効果トラ
ンジスタにおいて、前記リセス領域のソース電極側の側
壁面が緩やかな斜面で、該斜面とリセス底面とのなす角
度θと該斜面の長さLはL cosθ>0.1μmに設定さ
れ、前記ゲート電極は前記リセス領域の底部に露出する
半導体層に対しソース・ドレイン間のソース側に偏って
いることを特徴とする。
上に複数の半導体層を積層した積層構造部の表面にソー
ス電極及びドレイン電極を離間して設け、これらソース
電極とドレイン電極との間に積層構造部の表面側から基
板側に向けて凹溝状のリセス領域を設け、このリセス領
域の底部にT型ゲート電極を立設してなる電界効果トラ
ンジスタにおいて、前記リセス領域のソース電極側の側
壁面が緩やかな斜面で、該斜面とリセス底面とのなす角
度θと該斜面の長さLはL cosθ>0.1μmに設定さ
れ、前記ゲート電極は前記リセス領域の底部に露出する
半導体層に対しソース・ドレイン間のソース側に偏って
いることを特徴とする。
【0012】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 積層構造部は、チャネル層,スペーサ層,電子供給
層,ショットキーコンタクト層,オーミックコンタクト
層からなり、オーミックコンタクト層の一部をエッチン
グ除去してリセス領域が形成されている。 (2) T型ゲート電極頭部のドレイン側直下にはオーミッ
クコンタクト層が存在せず、T型ゲート電極頭部のソー
ス側の直下にはリセス側壁の斜面が存在し、かつリセス
側壁の斜面の頂上はT型ゲート電極頭部直下には存在し
ないこと(図4において tanθ<dc /(La-Lr))。 (3) オーミックコンタクト層の厚さdc が、オーミック
コンタクト層表面を含む平面とT型ゲート頭部最下面を
含む平面との距離hより大きいこと。 (4) リセス領域のソース電極側の側壁面がリセス領域の
底面となす角度θが45度より小さいこと。 (作用)本発明(請求項1)によれば、ソース電極側の
側壁面とリセス底面との成す角度をドレイン電極側のそ
れとは異ならせ、特にソース電極側の側壁面のテーパ形
状をなだらかにした場合、ゲート電極をソース電極側に
寄せても、ゲート電極がソース側のオーミックコンタク
ト層に接触する等の不都合をなくすことができる。さら
に、ゲート電極とオーミックコンタクト層との距離が近
付くのも最小限に抑えることができる。従って、ゲート
寄生容量の増大を防止すると共に、ゲート電極とソース
電極側オーミックコンタクト層との接触を防止すること
ができる。これにより、ゲート・ドレイン耐圧を向上さ
せると共に、ソース抵抗を低減させることができ、素子
特性及び信頼性の向上をはかることが可能となる。
は、次のものがあげられる。 (1) 積層構造部は、チャネル層,スペーサ層,電子供給
層,ショットキーコンタクト層,オーミックコンタクト
層からなり、オーミックコンタクト層の一部をエッチン
グ除去してリセス領域が形成されている。 (2) T型ゲート電極頭部のドレイン側直下にはオーミッ
クコンタクト層が存在せず、T型ゲート電極頭部のソー
ス側の直下にはリセス側壁の斜面が存在し、かつリセス
側壁の斜面の頂上はT型ゲート電極頭部直下には存在し
ないこと(図4において tanθ<dc /(La-Lr))。 (3) オーミックコンタクト層の厚さdc が、オーミック
コンタクト層表面を含む平面とT型ゲート頭部最下面を
含む平面との距離hより大きいこと。 (4) リセス領域のソース電極側の側壁面がリセス領域の
底面となす角度θが45度より小さいこと。 (作用)本発明(請求項1)によれば、ソース電極側の
側壁面とリセス底面との成す角度をドレイン電極側のそ
れとは異ならせ、特にソース電極側の側壁面のテーパ形
状をなだらかにした場合、ゲート電極をソース電極側に
寄せても、ゲート電極がソース側のオーミックコンタク
ト層に接触する等の不都合をなくすことができる。さら
に、ゲート電極とオーミックコンタクト層との距離が近
付くのも最小限に抑えることができる。従って、ゲート
寄生容量の増大を防止すると共に、ゲート電極とソース
電極側オーミックコンタクト層との接触を防止すること
ができる。これにより、ゲート・ドレイン耐圧を向上さ
せると共に、ソース抵抗を低減させることができ、素子
特性及び信頼性の向上をはかることが可能となる。
【0013】ここで、リセス領域における側壁面の形状
がソース電極側とドレイン電極側で異なるようにするに
は、リセス領域の形成におけるエッチングに、基板の面
方位に依存する異方性エッチング等の手法を用いればよ
い。例えば、(100)面から傾斜した面方位を持つ半
導体基板上の積層構造部において、異方性を持つエッチ
ング液を用いてリセス形成を行うことにより、ドレイン
電極を備えた側のリセス側壁面の形状とソース電極を備
えた側のリセス側壁面の形状を異ならせる。
がソース電極側とドレイン電極側で異なるようにするに
は、リセス領域の形成におけるエッチングに、基板の面
方位に依存する異方性エッチング等の手法を用いればよ
い。例えば、(100)面から傾斜した面方位を持つ半
導体基板上の積層構造部において、異方性を持つエッチ
ング液を用いてリセス形成を行うことにより、ドレイン
電極を備えた側のリセス側壁面の形状とソース電極を備
えた側のリセス側壁面の形状を異ならせる。
【0014】より具体的には、半導体基板が(100)
面より[011]方向(A面方向)に10度以上40度
以下の傾斜面を有し、且つソース電極,ゲート電極,及
びドレイン電極が[01-1]方向にほぼ平行に配置し、
傾斜面上で[-1-1-1]方向側にドレイン電極を形成し、
傾斜面上で[111]方向側にソース電極を形成するも
のとすれば、リセス領域におけるソース電極側のテーパ
をドレイン側のそれよりも緩やかに形成することができ
る。
面より[011]方向(A面方向)に10度以上40度
以下の傾斜面を有し、且つソース電極,ゲート電極,及
びドレイン電極が[01-1]方向にほぼ平行に配置し、
傾斜面上で[-1-1-1]方向側にドレイン電極を形成し、
傾斜面上で[111]方向側にソース電極を形成するも
のとすれば、リセス領域におけるソース電極側のテーパ
をドレイン側のそれよりも緩やかに形成することができ
る。
【0015】また、本発明(請求項2)によれば、リセ
ス領域のソース電極側の側壁面を緩やかな斜面とし、該
斜面とリセス底面とのなす角度θと該斜面の長さLをL
cosθ>0.1μmに設定することにより、ゲート電極
をソース側に偏って配置しても、請求項1と同様に、ゲ
ート電極とソース側オーミックコンタクト層との近接や
接触を防止することができる。
ス領域のソース電極側の側壁面を緩やかな斜面とし、該
斜面とリセス底面とのなす角度θと該斜面の長さLをL
cosθ>0.1μmに設定することにより、ゲート電極
をソース側に偏って配置しても、請求項1と同様に、ゲ
ート電極とソース側オーミックコンタクト層との近接や
接触を防止することができる。
【0016】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照にしながら説明する。 (第1の実施形態)図1は、請求項1の発明の一実施形
態(第1の実施形態)に係わるHEMTの構成を模式的
に示す断面図である。このHEMTは、有機金属気相成
長法(MOCVD法)によって半導体層の積層構造部が
形成される。
て図面を参照にしながら説明する。 (第1の実施形態)図1は、請求項1の発明の一実施形
態(第1の実施形態)に係わるHEMTの構成を模式的
に示す断面図である。このHEMTは、有機金属気相成
長法(MOCVD法)によって半導体層の積層構造部が
形成される。
【0017】(100)面から[011]方向に36度
傾斜させた半絶縁性GaAs基板101上に、厚さ50
0nmのノンドープGaAsバッファ層102、厚さ1
0nmのノンドープIn0.22Ga0.78Asチャネル層1
03、厚さ3nmのノンドープIn0.3 Ga0.7 Pスペ
ーサ層104、厚さ10nmでND =4×1018cm-3
のSiドープn型In0.48Ga0.52P電子供給層10
5、厚さ10nmのノンドープIn0.48Ga0.52Pショ
ットキーコンタクト層106、厚さ50nmでND =5
×1018cm-3のSiドープn型GaAsオーミックコ
ンタクト層107を、順次成長する。
傾斜させた半絶縁性GaAs基板101上に、厚さ50
0nmのノンドープGaAsバッファ層102、厚さ1
0nmのノンドープIn0.22Ga0.78Asチャネル層1
03、厚さ3nmのノンドープIn0.3 Ga0.7 Pスペ
ーサ層104、厚さ10nmでND =4×1018cm-3
のSiドープn型In0.48Ga0.52P電子供給層10
5、厚さ10nmのノンドープIn0.48Ga0.52Pショ
ットキーコンタクト層106、厚さ50nmでND =5
×1018cm-3のSiドープn型GaAsオーミックコ
ンタクト層107を、順次成長する。
【0018】なお、本実施形態ではInGaAsチャネ
ル層のIn組成xをx=0.22としたが、x=0.2
2±0.1の範囲であればよい。また、スペーサ層のI
nGaPのIn組成yはy=0.3としたが、y=0.
3±0.2の範囲であればよい。
ル層のIn組成xをx=0.22としたが、x=0.2
2±0.1の範囲であればよい。また、スペーサ層のI
nGaPのIn組成yはy=0.3としたが、y=0.
3±0.2の範囲であればよい。
【0019】次いで、フォトリソグラフィ,電極金属蒸
着及びアロイ工程によって、ドレイン電極108及びソ
ース電極109を離間して形成する。その後、一部分だ
け露出させたオーミックコンタクト層107に凹溝状の
リセスを形成し、ショットキーコンタクト層106の表
面を露出させ、その上にゲート電極110を形成する。
ここで、図1に示したように、ドレイン電極108,ゲ
ート電極110,及びソース電極109は[01-1]方
向に平行に配置してあり、[-1-1-1]方向側にドレイン
電極108を形成し、[111]方向側にソース電極1
09を形成している。
着及びアロイ工程によって、ドレイン電極108及びソ
ース電極109を離間して形成する。その後、一部分だ
け露出させたオーミックコンタクト層107に凹溝状の
リセスを形成し、ショットキーコンタクト層106の表
面を露出させ、その上にゲート電極110を形成する。
ここで、図1に示したように、ドレイン電極108,ゲ
ート電極110,及びソース電極109は[01-1]方
向に平行に配置してあり、[-1-1-1]方向側にドレイン
電極108を形成し、[111]方向側にソース電極1
09を形成している。
【0020】GaAsオーミックコンタクト層107の
リセス形成には、硫酸と過酸化水素と水の混合液(混合
比8:1:1,温度20℃)をエッチング液として用い
た。この硫酸系混合液を用いると、GaAsでは異方性
エッチングが起こり、リセス側壁面には(111)面、
(1-1-1)面を形成することができる。一方、ショット
キーコンタクト層106であるInGaPはエッチング
されず、選択エッチングが可能である。
リセス形成には、硫酸と過酸化水素と水の混合液(混合
比8:1:1,温度20℃)をエッチング液として用い
た。この硫酸系混合液を用いると、GaAsでは異方性
エッチングが起こり、リセス側壁面には(111)面、
(1-1-1)面を形成することができる。一方、ショット
キーコンタクト層106であるInGaPはエッチング
されず、選択エッチングが可能である。
【0021】図1のように、(100)面から[01
1]方向に36度傾斜させたGaAs基板を用いた場
合、ドレイン電極108を備えた側のリセス側壁面とリ
セス底面とのなす角度はほぼ90度となり、一方ソース
電極109を備えた側のリセス側壁面とリセス底面との
なす角度は18度となる。このように本実施形態では、
ドレイン電極108を備えた側のリセス側壁面の形状と
ソース電極109を備えた側のリセス側壁面の形状を大
きく異ならせることを実現している。
1]方向に36度傾斜させたGaAs基板を用いた場
合、ドレイン電極108を備えた側のリセス側壁面とリ
セス底面とのなす角度はほぼ90度となり、一方ソース
電極109を備えた側のリセス側壁面とリセス底面との
なす角度は18度となる。このように本実施形態では、
ドレイン電極108を備えた側のリセス側壁面の形状と
ソース電極109を備えた側のリセス側壁面の形状を大
きく異ならせることを実現している。
【0022】前記した硫酸系混合液では、InGaAl
P系の材料はエッチングされず、AlGaAs系材料は
異方性を持ってエッチングされる。リセス底部の半導体
層にInGaAlP系からなる材料を用い、オーミック
コンタクトにAlGaAs系からなる材料を用いること
により、図1のようなリセス形状を再現性良く形成する
ことが可能になる。
P系の材料はエッチングされず、AlGaAs系材料は
異方性を持ってエッチングされる。リセス底部の半導体
層にInGaAlP系からなる材料を用い、オーミック
コンタクトにAlGaAs系からなる材料を用いること
により、図1のようなリセス形状を再現性良く形成する
ことが可能になる。
【0023】このHEMTでは、ソース電極109を備
えた側のリセス側壁面とリセス底面とのなす角度は18
度と小さいため、ゲート電極110をリセス底部のソー
ス電極109側に近い位置に立設できる。リセス底部の
長さを0.5μm、ゲート長0.1μmとしたHEMT
を作製したところ、ゲート電極110をリセス底部でソ
ース電極109側から0.05μmの位置まで近付けて
も、ゲート電極110とGaAsオーミックコンタクト
層107が接触するなどの問題は発生しないことが確認
された。このとき、ゲート電極110とドレイン電極1
08との間のリセス底部の長さは0.35μmと大きく
取れる。
えた側のリセス側壁面とリセス底面とのなす角度は18
度と小さいため、ゲート電極110をリセス底部のソー
ス電極109側に近い位置に立設できる。リセス底部の
長さを0.5μm、ゲート長0.1μmとしたHEMT
を作製したところ、ゲート電極110をリセス底部でソ
ース電極109側から0.05μmの位置まで近付けて
も、ゲート電極110とGaAsオーミックコンタクト
層107が接触するなどの問題は発生しないことが確認
された。このとき、ゲート電極110とドレイン電極1
08との間のリセス底部の長さは0.35μmと大きく
取れる。
【0024】図1に示したような断面構造のHEMTに
おいて、ゲート幅200μmの素子の特性を評価したと
ころ、ゲート・ドレイン耐圧は15V、ソース抵抗は2
Ωであった。これは、(100)面のGaAs基板上に
成長した場合に比較し、耐圧は5V以上、ソース抵抗は
1Ω以上低下しており、大きな改善が見られた。さら
に、利得や雑音などの高周波特性も優れていることが確
認された。
おいて、ゲート幅200μmの素子の特性を評価したと
ころ、ゲート・ドレイン耐圧は15V、ソース抵抗は2
Ωであった。これは、(100)面のGaAs基板上に
成長した場合に比較し、耐圧は5V以上、ソース抵抗は
1Ω以上低下しており、大きな改善が見られた。さら
に、利得や雑音などの高周波特性も優れていることが確
認された。
【0025】図2は、GaAs基板の[011]方向へ
の傾斜角度とゲート・ドレイン耐圧及びソース抵抗との
関係を示す特性図である。ソース抵抗は、GaAs基板
が(100)面(傾斜角度0度)から7度未満の場合は
3Ω以上であるが、7度以上の傾斜角度では低減され
た。この結果より、ソース抵抗の低減には傾斜角度が7
度以上にすればよいことが分かった。ゲート・ドレイン
耐圧は、GaAs基板が(100)面(傾斜角度0度)
の場合は10V以下と低い。傾斜角度が10度以上にな
ると、ゲート・ドレイン耐圧は大幅に向上し約15Vと
なった。
の傾斜角度とゲート・ドレイン耐圧及びソース抵抗との
関係を示す特性図である。ソース抵抗は、GaAs基板
が(100)面(傾斜角度0度)から7度未満の場合は
3Ω以上であるが、7度以上の傾斜角度では低減され
た。この結果より、ソース抵抗の低減には傾斜角度が7
度以上にすればよいことが分かった。ゲート・ドレイン
耐圧は、GaAs基板が(100)面(傾斜角度0度)
の場合は10V以下と低い。傾斜角度が10度以上にな
ると、ゲート・ドレイン耐圧は大幅に向上し約15Vと
なった。
【0026】さらに、傾斜角度を大きくしていき、傾斜
角度が36度のとき、ドレイン電極を備えた側のリセス
側壁面とリセス底面とのなす角度はほぼ90度となる。
これ以上の傾斜角度では、ドレイン電極側のリセス側壁
面は逆メサ形状となる。傾斜角度が40度より大きい場
合は極端な逆メサ形状となり、ゲート・ドレイン耐圧が
徐々に低下すると共に、素子のプロセス歩留まりが低下
するという悪影響があることが分かった。よって、傾斜
角度は10度以上、40度以下が適切であることが明ら
かとなった。
角度が36度のとき、ドレイン電極を備えた側のリセス
側壁面とリセス底面とのなす角度はほぼ90度となる。
これ以上の傾斜角度では、ドレイン電極側のリセス側壁
面は逆メサ形状となる。傾斜角度が40度より大きい場
合は極端な逆メサ形状となり、ゲート・ドレイン耐圧が
徐々に低下すると共に、素子のプロセス歩留まりが低下
するという悪影響があることが分かった。よって、傾斜
角度は10度以上、40度以下が適切であることが明ら
かとなった。
【0027】このように本実施形態によれば、(10
0)面から[011]方向に36度傾斜させた面方位を
持つGaAs基板101を用い、異方性を持つエッチン
グ液を用いてリセス形成を行うことにより、ドレイン電
極108を備えた側のリセス側壁面はほぼ90度に、ソ
ース電極109を備えた側のリセス側壁面は18度程度
の緩やかなテーパ形状にすることができる。従って、ゲ
ート電極110をソース電極側に寄せて設置することが
可能となり、ゲート・ドレイン耐圧の向上及びソース抵
抗の低減をはかることが可能となる。
0)面から[011]方向に36度傾斜させた面方位を
持つGaAs基板101を用い、異方性を持つエッチン
グ液を用いてリセス形成を行うことにより、ドレイン電
極108を備えた側のリセス側壁面はほぼ90度に、ソ
ース電極109を備えた側のリセス側壁面は18度程度
の緩やかなテーパ形状にすることができる。従って、ゲ
ート電極110をソース電極側に寄せて設置することが
可能となり、ゲート・ドレイン耐圧の向上及びソース抵
抗の低減をはかることが可能となる。
【0028】なお、本実施形態では、半導体基板を[0
11]方向へ傾斜させた場合について説明したが、材料
系とエッチング液との組み合わせにより、[01-1]方
向などへ傾斜させた場合にも、ドレイン電極を備えた側
のリセス側壁面の形状とソース電極を備えた側のリセス
側壁面の形状を異ならせることができる。 (第2の実施形態)図3は、請求項1の発明の他の実施
形態(第2の実施形態)に係わるHEMTの構成を模式
的に示す断面図である。このHEMTも、有機金属気相
成長法(MOCVD法)によって半導体層の積層構造部
が形成される。
11]方向へ傾斜させた場合について説明したが、材料
系とエッチング液との組み合わせにより、[01-1]方
向などへ傾斜させた場合にも、ドレイン電極を備えた側
のリセス側壁面の形状とソース電極を備えた側のリセス
側壁面の形状を異ならせることができる。 (第2の実施形態)図3は、請求項1の発明の他の実施
形態(第2の実施形態)に係わるHEMTの構成を模式
的に示す断面図である。このHEMTも、有機金属気相
成長法(MOCVD法)によって半導体層の積層構造部
が形成される。
【0029】(100)面から[011]方向に20度
傾斜させた半絶縁性GaAs基板301上に、厚さ30
0mのノンドープGaAsとノンドープAlGaAsの
超格子構造からなるバッファ層302、厚さ10nmの
ノンドープIn0.2 Ga0.8Asチャネル層303、厚
さ3nmのノンドープAl0.2 Ga0.8 Asスペーサ層
304、Si面密度Ns =2×1012cm-2のプレーナ
ドーピング層からなる電子供給層305、厚さ10nm
でND =7×1017cm-3のSiドープn型Al0.2 G
a0.8 Asショットキーコンタクト層306、厚さ50
nmでND =5×1018cm-3のSiドープn型GaA
sオーミックコンタクト層307を、順次成長する。
傾斜させた半絶縁性GaAs基板301上に、厚さ30
0mのノンドープGaAsとノンドープAlGaAsの
超格子構造からなるバッファ層302、厚さ10nmの
ノンドープIn0.2 Ga0.8Asチャネル層303、厚
さ3nmのノンドープAl0.2 Ga0.8 Asスペーサ層
304、Si面密度Ns =2×1012cm-2のプレーナ
ドーピング層からなる電子供給層305、厚さ10nm
でND =7×1017cm-3のSiドープn型Al0.2 G
a0.8 Asショットキーコンタクト層306、厚さ50
nmでND =5×1018cm-3のSiドープn型GaA
sオーミックコンタクト層307を、順次成長する。
【0030】ここで、InGaAs層のIn組成aはa
=0〜0.3の範囲であればよく、AlGaAs層のA
l組成bはb=0.1〜0.5の範囲であればよい。ま
た、スペーサ層とショットキーコンタクト層のAl組成
は異なっていてもよい。
=0〜0.3の範囲であればよく、AlGaAs層のA
l組成bはb=0.1〜0.5の範囲であればよい。ま
た、スペーサ層とショットキーコンタクト層のAl組成
は異なっていてもよい。
【0031】次いで、フォトリソグラフィ,電極金属蒸
着及びアロイ工程によって、ドレイン電極308及びソ
ース電極309を離間して形成する。その後、一部分だ
け露出させたオーミックコンタクト層307に凹溝状の
リセスを形成し、ショットキーコンタクト層306の表
面を露出させ、その上にゲート電極310を形成する。
ここで、ドレイン電極308,ゲート電極310,及び
ソース電極309は[01-1]方向に平行に配置してあ
り、[-1-1-1]方向側にドレイン電極308を形成し、
[111]方向側にソース電極309を形成している。
着及びアロイ工程によって、ドレイン電極308及びソ
ース電極309を離間して形成する。その後、一部分だ
け露出させたオーミックコンタクト層307に凹溝状の
リセスを形成し、ショットキーコンタクト層306の表
面を露出させ、その上にゲート電極310を形成する。
ここで、ドレイン電極308,ゲート電極310,及び
ソース電極309は[01-1]方向に平行に配置してあ
り、[-1-1-1]方向側にドレイン電極308を形成し、
[111]方向側にソース電極309を形成している。
【0032】GaAsオーミックコンタクト層307の
リセス形成には、硫酸と過酸化水素と水の混合液(混合
比8:1:1、温度20℃)をエッチング溶液として用
いた。この硫酸系混合液では、GaAsとAlGaAs
の選択エッチングはできないが、異方性エッチングは両
方の材料で起こり、ドレイン電極308を備えた側のリ
セス側壁面の形状とソース電極309を備えた側のリセ
ス側壁面の形状を図3のように異ならせることができ
る。
リセス形成には、硫酸と過酸化水素と水の混合液(混合
比8:1:1、温度20℃)をエッチング溶液として用
いた。この硫酸系混合液では、GaAsとAlGaAs
の選択エッチングはできないが、異方性エッチングは両
方の材料で起こり、ドレイン電極308を備えた側のリ
セス側壁面の形状とソース電極309を備えた側のリセ
ス側壁面の形状を図3のように異ならせることができ
る。
【0033】図3に示したような断面構造のHEMTに
おいて、ゲート幅200μmの素子の特性を評価した。
ゲート・ドレイン耐圧は15V、ソース抵抗は2Ωと良
好であった。即ち、(100)面のGaAs基板上に成
長した場合に比較し、大きな改善が認められた。さら
に、高周波特性や信頼性にも優れていることが確認され
た。 (第3の実施形態)次に、本発明の請求項2の発明の原
理について説明する。本発明は、特にT型ゲートの頭部
の幅が大きい場合に有効なものである。
おいて、ゲート幅200μmの素子の特性を評価した。
ゲート・ドレイン耐圧は15V、ソース抵抗は2Ωと良
好であった。即ち、(100)面のGaAs基板上に成
長した場合に比較し、大きな改善が認められた。さら
に、高周波特性や信頼性にも優れていることが確認され
た。 (第3の実施形態)次に、本発明の請求項2の発明の原
理について説明する。本発明は、特にT型ゲートの頭部
の幅が大きい場合に有効なものである。
【0034】ゲート電極とソース電極側のオーミックコ
ンタクト層との間の容量、即ちゲート寄生容量Cgpの大
きさは、ゲート電極とオーミックコンタクト層との距離
に反比例し、互いに重なりあっている部分の面積に比例
する。従って、リセス内にT型ゲート電極を有するHE
MTにおいてCgpを小さくするためには、T型ゲート電
極頭部直下のオーミックコンタクト層が除去されている
ことが望ましい。
ンタクト層との間の容量、即ちゲート寄生容量Cgpの大
きさは、ゲート電極とオーミックコンタクト層との距離
に反比例し、互いに重なりあっている部分の面積に比例
する。従って、リセス内にT型ゲート電極を有するHE
MTにおいてCgpを小さくするためには、T型ゲート電
極頭部直下のオーミックコンタクト層が除去されている
ことが望ましい。
【0035】しかしながら、ソース側のオーミックコン
タクト層が除去されると、ソース抵抗Rs の大幅な増大
を引き起こし、HEMTの特性は劣化する。そこで、R
s の大幅な増大を抑制しつつCgpを低減するには、オー
ミックコンタクト層を残し、かつオーミックコンタクト
層とゲート電極との距離を大きくすることが必要であ
る。
タクト層が除去されると、ソース抵抗Rs の大幅な増大
を引き起こし、HEMTの特性は劣化する。そこで、R
s の大幅な増大を抑制しつつCgpを低減するには、オー
ミックコンタクト層を残し、かつオーミックコンタクト
層とゲート電極との距離を大きくすることが必要であ
る。
【0036】ここで、図4に示すようにリセスのソース
側の側壁を緩やかな斜面とすると、オーミックコンタク
ト層とゲート電極の距離が大きくなり、かつRs の大幅
な増大は起こらない。なお、図中の401はゲート電
極、402はソース電極、403はドレイン電極、40
4はオーミックコンタクト層、405は半導体基板側の
活性層、406はリセス領域を示している。
側の側壁を緩やかな斜面とすると、オーミックコンタク
ト層とゲート電極の距離が大きくなり、かつRs の大幅
な増大は起こらない。なお、図中の401はゲート電
極、402はソース電極、403はドレイン電極、40
4はオーミックコンタクト層、405は半導体基板側の
活性層、406はリセス領域を示している。
【0037】図4に示すように、ソース側でオーミック
コンタクト層404と重なっているT型ゲート頭部の面
積をS、オーミックコンタクト層404の厚さをdc 、
オーミックコンタクト層表面を含む平面とT型ゲート頭
部最下面を含む平面との距離をhとすると、近似的には
次のように表わすことができる。
コンタクト層404と重なっているT型ゲート頭部の面
積をS、オーミックコンタクト層404の厚さをdc 、
オーミックコンタクト層表面を含む平面とT型ゲート頭
部最下面を含む平面との距離をhとすると、近似的には
次のように表わすことができる。
【0038】即ち、リセス側壁が傾斜していない場合
は、 Cgp=εS/h …(1) であり、リセス側壁が傾斜している場合は、 Cgp=(εS/h)・(h/dc )・log(1+dc /h)…(2) である。但し、εはゲート近傍の誘電率であり、またソ
ース側側壁斜面の頂上がゲート電極端の直下にあると仮
定している。
は、 Cgp=εS/h …(1) であり、リセス側壁が傾斜している場合は、 Cgp=(εS/h)・(h/dc )・log(1+dc /h)…(2) である。但し、εはゲート近傍の誘電率であり、またソ
ース側側壁斜面の頂上がゲート電極端の直下にあると仮
定している。
【0039】これらの式より、リセス側壁が傾斜してい
る場合の方がCgpが小さく、さらにdc がhに比べて大
きくなるとCgpの低減効果は大きい。また、リセス側壁
が傾斜していない場合、Cgpの大きさがデバイスの特性
に大きく影響を及ぼすのは、ゲート容量Cgsの1割より
Cgpが大きい場合である。ここで、ゲート幅をWg とす
ると、Cgs/Wg はせいぜい3×10-9(F/m)程度
である。従って、Cgp/Wg =Cgs/10Wg となる。S
/Wg を見積もると、S/Wg 〜0.1μmとなる。但
し、ゲート近傍を誘電率が比較的大きいSi3N4 で被
覆した場合を仮定し、またhの値として実現可能な最小
値20mmを用いた。いま、リセス側壁が傾斜している
場合、斜面の傾斜角をθ、長さをLとすると、リセス側
壁斜面の頂上がゲート電極端の直下にあると仮定する
と、S/Wg =L cosθであるから、L cosθ≦0.1
μmの場合には、リセス側壁を傾斜させてもさせなくて
も、Cgpの大きさはCgsに対し十分小さく、特性に殆ど
影響を与えない。従って、L cosθ>0.1μmの場合
に本発明は効果を発揮する。
る場合の方がCgpが小さく、さらにdc がhに比べて大
きくなるとCgpの低減効果は大きい。また、リセス側壁
が傾斜していない場合、Cgpの大きさがデバイスの特性
に大きく影響を及ぼすのは、ゲート容量Cgsの1割より
Cgpが大きい場合である。ここで、ゲート幅をWg とす
ると、Cgs/Wg はせいぜい3×10-9(F/m)程度
である。従って、Cgp/Wg =Cgs/10Wg となる。S
/Wg を見積もると、S/Wg 〜0.1μmとなる。但
し、ゲート近傍を誘電率が比較的大きいSi3N4 で被
覆した場合を仮定し、またhの値として実現可能な最小
値20mmを用いた。いま、リセス側壁が傾斜している
場合、斜面の傾斜角をθ、長さをLとすると、リセス側
壁斜面の頂上がゲート電極端の直下にあると仮定する
と、S/Wg =L cosθであるから、L cosθ≦0.1
μmの場合には、リセス側壁を傾斜させてもさせなくて
も、Cgpの大きさはCgsに対し十分小さく、特性に殆ど
影響を与えない。従って、L cosθ>0.1μmの場合
に本発明は効果を発揮する。
【0040】また、図に示すように、リセス領域におい
て、T型ゲート脚部からT型ゲート頭部端までをLa 、
T型ゲート脚部からリセス底面端までをLr とすると、
tanθ≧dc /(La −Lr )の場合、 Cgp/εWg = (La-Lr)/h-(dc/htanθ){1-(h/dc)log(1+
dc/h)} が得られ、tan θ≦dc /(La −Lr )の場合、 Cgp/εWg = -log[1-{(La-Lr)/(h+dc)}tanθ]/ tanθ が得られる。これをグラフに示したのが図7である。但
し、ここではLa =0.3μm、Lr =0.05μm、
h=0.02μm、dc =0.05μmとしている。図
7より、θが45度より小さくなるとCgpが急激に減少
すること、tan θ<dc /(La-Lr) となると、Cgpの減
少が緩やかになるという2点が分かる。
て、T型ゲート脚部からT型ゲート頭部端までをLa 、
T型ゲート脚部からリセス底面端までをLr とすると、
tanθ≧dc /(La −Lr )の場合、 Cgp/εWg = (La-Lr)/h-(dc/htanθ){1-(h/dc)log(1+
dc/h)} が得られ、tan θ≦dc /(La −Lr )の場合、 Cgp/εWg = -log[1-{(La-Lr)/(h+dc)}tanθ]/ tanθ が得られる。これをグラフに示したのが図7である。但
し、ここではLa =0.3μm、Lr =0.05μm、
h=0.02μm、dc =0.05μmとしている。図
7より、θが45度より小さくなるとCgpが急激に減少
すること、tan θ<dc /(La-Lr) となると、Cgpの減
少が緩やかになるという2点が分かる。
【0041】なお、上記の説明は、T型ゲート電極の頭
部最下面がオーミックコンタクト層最表面より上側にあ
る場合であるが(即ちh>0の場合)、T型ゲート頭部
最下面をオーミックコンタクト層最表面よりも下側に設
置するためには(即ちh<0にするには)、本発明のよ
うにリセス側壁を緩やかな斜面とするのが有効であるこ
とは明らかである。
部最下面がオーミックコンタクト層最表面より上側にあ
る場合であるが(即ちh>0の場合)、T型ゲート頭部
最下面をオーミックコンタクト層最表面よりも下側に設
置するためには(即ちh<0にするには)、本発明のよ
うにリセス側壁を緩やかな斜面とするのが有効であるこ
とは明らかである。
【0042】以下、請求項2の発明の実施形態(第3の
実施形態)について説明する。図5は、本実施形態に係
わるGaAs系HEMTの製造工程を示す断面図であ
る。まず、図5(a)に示すように、半絶縁性GaAs
基板512上にMOCVD法により、GaAsバッファ
層511,InGaAs電子走行層510,InGaP
電子供給層508,Siドープn型GaAsオーミック
コンタクト層504を順次結晶成長する。こうして得ら
れた積層構造に対し、エッチングによる素子分離、オー
ミックコンタクト層504上へのソース・ドレイン電極
502,503の形成を行う。
実施形態)について説明する。図5は、本実施形態に係
わるGaAs系HEMTの製造工程を示す断面図であ
る。まず、図5(a)に示すように、半絶縁性GaAs
基板512上にMOCVD法により、GaAsバッファ
層511,InGaAs電子走行層510,InGaP
電子供給層508,Siドープn型GaAsオーミック
コンタクト層504を順次結晶成長する。こうして得ら
れた積層構造に対し、エッチングによる素子分離、オー
ミックコンタクト層504上へのソース・ドレイン電極
502,503の形成を行う。
【0043】次いで、プラズマCVD法により250℃
でSi3 N4 膜514を50nm堆積した後、CVD法
により380℃でSiO2 膜515を50nm堆積し、
その上にフォトリソグラフィによりゲートリセス領域を
形成するためのレジストパターン516を形成する。こ
のときのゲートリセス領域のレジストパターンの開口部
513は0.5μm×200μmである。
でSi3 N4 膜514を50nm堆積した後、CVD法
により380℃でSiO2 膜515を50nm堆積し、
その上にフォトリソグラフィによりゲートリセス領域を
形成するためのレジストパターン516を形成する。こ
のときのゲートリセス領域のレジストパターンの開口部
513は0.5μm×200μmである。
【0044】次いで、HFをアンモニア水で希釈したエ
ッチング液を用い、図5(b)に示すように、SiO2
膜515及びSi3 N4 膜514をエッチングする。こ
のとき、エッチング速度がSiO2 とSi3 N4 で約1
0:1であり、その結果、Si3 N4 膜514に約6°
の傾斜がつくことになる。
ッチング液を用い、図5(b)に示すように、SiO2
膜515及びSi3 N4 膜514をエッチングする。こ
のとき、エッチング速度がSiO2 とSi3 N4 で約1
0:1であり、その結果、Si3 N4 膜514に約6°
の傾斜がつくことになる。
【0045】次いで、レジストパターン516を除去し
た後、RIEによりSi3 N4 膜514及びGaAsオ
ーミックコンタクト層504を、同じエッチング速度と
なる条件でエッチングすることによりゲートリセスを形
成する。その後、SiO2 膜515,Si3 N4 膜51
4を除去することにより、図5(c)に示す構造が得ら
れる。
た後、RIEによりSi3 N4 膜514及びGaAsオ
ーミックコンタクト層504を、同じエッチング速度と
なる条件でエッチングすることによりゲートリセスを形
成する。その後、SiO2 膜515,Si3 N4 膜51
4を除去することにより、図5(c)に示す構造が得ら
れる。
【0046】次いで、T型ゲート脚部のパターンニング
及び頭部のパターンニングを電子ビームリソグラフィ法
により行い、リフトオフ法によりT型ゲート電極501
を形成し、最後に保護膜としてSi3 N4 で全面を被覆
して完成したものが図5(d)である。なお、図では保
護膜としてのSi3 N4 膜は省略してある。このとき、
ゲート長は0.1μm、ゲート幅200μm、T型ゲー
ト脚部の高さは70nm、頭部の長さは0.8μmであ
った。
及び頭部のパターンニングを電子ビームリソグラフィ法
により行い、リフトオフ法によりT型ゲート電極501
を形成し、最後に保護膜としてSi3 N4 で全面を被覆
して完成したものが図5(d)である。なお、図では保
護膜としてのSi3 N4 膜は省略してある。このとき、
ゲート長は0.1μm、ゲート幅200μm、T型ゲー
ト脚部の高さは70nm、頭部の長さは0.8μmであ
った。
【0047】かくして製造されたHEMTにおいては、
リセス側壁が傾斜していないものと比べて、ゲート・ド
レイン耐圧が5V改善され、ソース抵抗が0.5Ω低減
され、ゲート抵抗が0.3Ω低減され、さらにゲート寄
生容量も30%の大きさに低減された。その結果、18
GHzでの雑音指数の最小値が0.05dB改善されて
いる。
リセス側壁が傾斜していないものと比べて、ゲート・ド
レイン耐圧が5V改善され、ソース抵抗が0.5Ω低減
され、ゲート抵抗が0.3Ω低減され、さらにゲート寄
生容量も30%の大きさに低減された。その結果、18
GHzでの雑音指数の最小値が0.05dB改善されて
いる。
【0048】このように本実施形態によれば、ソース・
ドレイン間にオーミックコンタクト層504をエッチン
グにより除去することによって設けられたリセス内にT
型ゲート電極501を有するHEMTにおいて、リセス
領域のソース側の側壁面を緩やかな斜面とし、T型ゲー
ト電極501の頭部のドレイン側直下にはオーミックコ
ンタクト層504が存在せず、頭部のソース側の直下に
は上記リセス側壁の斜面が存在し、かつリセス側壁の斜
面の頂上がT型ゲート電極頭部直下には存在しないよう
にしている。これにより、ゲート・ドレイン耐圧に優
れ、ソース抵抗が低く、ゲート寄生容量が小さく、雑音
特性に優れたHEMTを実現することが可能となる。
ドレイン間にオーミックコンタクト層504をエッチン
グにより除去することによって設けられたリセス内にT
型ゲート電極501を有するHEMTにおいて、リセス
領域のソース側の側壁面を緩やかな斜面とし、T型ゲー
ト電極501の頭部のドレイン側直下にはオーミックコ
ンタクト層504が存在せず、頭部のソース側の直下に
は上記リセス側壁の斜面が存在し、かつリセス側壁の斜
面の頂上がT型ゲート電極頭部直下には存在しないよう
にしている。これにより、ゲート・ドレイン耐圧に優
れ、ソース抵抗が低く、ゲート寄生容量が小さく、雑音
特性に優れたHEMTを実現することが可能となる。
【0049】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではリセス内にT型ゲー
トを有するHEMTについて説明したが、本発明はME
SFETやヘテロ接合FETなどの化合物半導体FET
でT型ゲート電極をソース・ドレイン間のリセス内に有
するものであれば適用できる。また、リセス領域におけ
るテーパを有する側壁面の形成方法は本発明を何等限定
するものではない。さらに、半導体層の積層構造部にお
ける各層の半導体材料も仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
されるものではない。実施形態ではリセス内にT型ゲー
トを有するHEMTについて説明したが、本発明はME
SFETやヘテロ接合FETなどの化合物半導体FET
でT型ゲート電極をソース・ドレイン間のリセス内に有
するものであれば適用できる。また、リセス領域におけ
るテーパを有する側壁面の形成方法は本発明を何等限定
するものではない。さらに、半導体層の積層構造部にお
ける各層の半導体材料も仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【0050】
【発明の効果】以上説明したように本発明(請求項1)
によれば、(100)面から傾斜した面方位を持つ半導
体基板を用い、リセス領域におけるソース電極側の側壁
面とリセス底面との成す角度をドレイン電極側のそれと
異ならせることにより、ゲートにおける寄生容量の増大
やオーミックコンタクト層との接触を招くことなく、ゲ
ート電極をリセス底部のソース電極側に近い位置に設置
することができる。従って、ゲート・ドレイン耐圧の向
上と共にソース抵抗の低減をはかり、素子特性及び信頼
性の向上をはかり得る。
によれば、(100)面から傾斜した面方位を持つ半導
体基板を用い、リセス領域におけるソース電極側の側壁
面とリセス底面との成す角度をドレイン電極側のそれと
異ならせることにより、ゲートにおける寄生容量の増大
やオーミックコンタクト層との接触を招くことなく、ゲ
ート電極をリセス底部のソース電極側に近い位置に設置
することができる。従って、ゲート・ドレイン耐圧の向
上と共にソース抵抗の低減をはかり、素子特性及び信頼
性の向上をはかり得る。
【0051】また、本発明(請求項2)によれば、リセ
ス領域のソース電極側の側壁面がリセス領域の底面とな
す角度θを45度より小さくし、側壁面の長さLをL c
osθ>0.1μmとなるように設定し、ゲート電極をリ
セス領域の底部に露出する半導体層に対しソース・ドレ
イン間のソース側に偏って設置することにより、ゲート
における寄生容量の増大やオーミックコンタクト層との
接触を招くことなく、ゲート電極をリセス底部のソース
電極側に近い位置に設置することができる。従って、請
求項1と同様の効果が得られる。
ス領域のソース電極側の側壁面がリセス領域の底面とな
す角度θを45度より小さくし、側壁面の長さLをL c
osθ>0.1μmとなるように設定し、ゲート電極をリ
セス領域の底部に露出する半導体層に対しソース・ドレ
イン間のソース側に偏って設置することにより、ゲート
における寄生容量の増大やオーミックコンタクト層との
接触を招くことなく、ゲート電極をリセス底部のソース
電極側に近い位置に設置することができる。従って、請
求項1と同様の効果が得られる。
【図1】第1の実施形態に係わるHEMTの構成を模式
的に示す断面図。
的に示す断面図。
【図2】GaAs基板の[011]方向への傾斜角度と
HEMTのゲート・ドレイン耐圧及びソース抵抗との関
係を示す特性図。
HEMTのゲート・ドレイン耐圧及びソース抵抗との関
係を示す特性図。
【図3】第2の実施形態に係わるHEMTの構成を模式
的に示す断面図。
的に示す断面図。
【図4】第3の実施形態を説明するためのもので、リセ
ス領域における側壁面形状とT型ゲートとの関係を示す
図。
ス領域における側壁面形状とT型ゲートとの関係を示す
図。
【図5】第3の実施形態に係わるGaAs系HEMTの
製造工程を示す断面図。
製造工程を示す断面図。
【図6】従来のInGaPを電子供給層とするHEMT
の断面構造の一例を示す図。
の断面構造の一例を示す図。
【図7】第3の実施形態を説明するためのもので、リセ
ス側壁斜面の傾斜角θとCgp/εWg との関係を示す
図。
ス側壁斜面の傾斜角θとCgp/εWg との関係を示す
図。
101,301…半絶縁性GaAs基板 102…ノンドープGaAsバッファ層 103,303…ノンドープInGaAsチャネル層 104…ノンドープInGaPスペーサ層 105…n型InGaP電子供給層 106…ノンドープInGaPショットキーコンタクト
層 107,307…n型GaAsオーミックコンタクト層 108,308…ドレイン電極 109,309…ソース電極 110,310…ゲート電極 302…GaAs/AlGaAs超格子バッファ層 304…ノンドープAlGaAsスペーサ層 305…プレーナドーピング層からなる電子供給層 306…n型AlGaAsショットキーコンタクト層
層 107,307…n型GaAsオーミックコンタクト層 108,308…ドレイン電極 109,309…ソース電極 110,310…ゲート電極 302…GaAs/AlGaAs超格子バッファ層 304…ノンドープAlGaAsスペーサ層 305…プレーナドーピング層からなる電子供給層 306…n型AlGaAsショットキーコンタクト層
Claims (2)
- 【請求項1】半導体基板上に複数の半導体層を積層した
積層構造部の表面にソース電極及びドレイン電極を離間
して設け、これらソース電極とドレイン電極との間に積
層構造部の表面側から基板側に向けて凹溝状のリセス領
域を設け、このリセス領域の底部にゲート電極を立設し
てなる電界効果トランジスタにおいて、 前記基板の面方位が(100)面から傾斜した面方位を
持ち、前記リセス領域におけるソース電極側の側壁面と
リセス底面の成す角度と、ドレイン電極側の側壁面とリ
セス底面の成す角度とが異なることを特徴とする電界効
果トランジスタ。 - 【請求項2】半導体基板上に複数の半導体層を積層した
積層構造部の表面にソース電極及びドレイン電極を離間
して設け、これらソース電極とドレイン電極との間に積
層構造部の表面側から基板側に向けて凹溝状のリセス領
域を設け、このリセス領域の底部にT型ゲート電極を立
設してなる電界効果トランジスタにおいて、 前記リセス領域のソース電極側の側壁面が緩やかな斜面
で、該斜面とリセス底面とのなす角度θと該斜面の長さ
LはL cosθ>0.1μmに設定され、前記ゲート電極
は前記リセス領域の底部に露出する半導体層に対しソー
ス・ドレイン間のソース側に偏っていることを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24832296A JPH1098180A (ja) | 1996-09-19 | 1996-09-19 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24832296A JPH1098180A (ja) | 1996-09-19 | 1996-09-19 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1098180A true JPH1098180A (ja) | 1998-04-14 |
Family
ID=17176360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24832296A Pending JPH1098180A (ja) | 1996-09-19 | 1996-09-19 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1098180A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002031886A1 (en) * | 2000-10-13 | 2002-04-18 | Kwangju Institute Of Science And Technology | Monolithically integrated e/d mode hemt and method for fabricating the same |
JP2010232686A (ja) * | 2010-07-07 | 2010-10-14 | Sumitomo Chemical Co Ltd | 化合物半導体エピタキシャル基板 |
-
1996
- 1996-09-19 JP JP24832296A patent/JPH1098180A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002031886A1 (en) * | 2000-10-13 | 2002-04-18 | Kwangju Institute Of Science And Technology | Monolithically integrated e/d mode hemt and method for fabricating the same |
US6670652B2 (en) | 2000-10-13 | 2003-12-30 | Kwangju Institute Of Science And Technology | Monolithically integrated E/D mode HEMT and method for fabricating the same |
JP2010232686A (ja) * | 2010-07-07 | 2010-10-14 | Sumitomo Chemical Co Ltd | 化合物半導体エピタキシャル基板 |
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