JPH1091579A - データ・プロセッサにおいてサイクル毎に待受状態を判定する方法および装置 - Google Patents
データ・プロセッサにおいてサイクル毎に待受状態を判定する方法および装置Info
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- JPH1091579A JPH1091579A JP9132970A JP13297097A JPH1091579A JP H1091579 A JPH1091579 A JP H1091579A JP 9132970 A JP9132970 A JP 9132970A JP 13297097 A JP13297097 A JP 13297097A JP H1091579 A JPH1091579 A JP H1091579A
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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Abstract
(57)【要約】
【課題】 データ処理システム（１０）においてサイク
ル毎に待ち状態を決定する方法および装置を提供する。 【解決手段】 本発明は、待ち状態値（３９）をデータ
処理システム（１０）に供給することにより、各バス・
サイクル毎に待ち状態の回数を示す。一実施例では、デ
ータ処理システム（１０）によって待ち状態パルス（８
１）が供給され、その間、データ・バス（８２）を通じ
てデータ処理システム（１０）に待ち状態値（３９）が
供給される。待ち状態値（３９）に応答して、データ処
理システム（１０）は、現バス・サイクルの間に、待ち
状態値（３９）に対応する回数の待ち状態を挿入する。
本発明の一実施例では、チップ・セレクト信号（７３）
をアドレス（８３）の一部と組み合わせることによっ
て、チップ・セレクト信号（７３）のアドレス範囲を更
に分割する。
ル毎に待ち状態を決定する方法および装置を提供する。 【解決手段】 本発明は、待ち状態値（３９）をデータ
処理システム（１０）に供給することにより、各バス・
サイクル毎に待ち状態の回数を示す。一実施例では、デ
ータ処理システム（１０）によって待ち状態パルス（８
１）が供給され、その間、データ・バス（８２）を通じ
てデータ処理システム（１０）に待ち状態値（３９）が
供給される。待ち状態値（３９）に応答して、データ処
理システム（１０）は、現バス・サイクルの間に、待ち
状態値（３９）に対応する回数の待ち状態を挿入する。
本発明の一実施例では、チップ・セレクト信号（７３）
をアドレス（８３）の一部と組み合わせることによっ
て、チップ・セレクト信号（７３）のアドレス範囲を更
に分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にデータ処
理システムに関し、更に特定すれば、データ処理システ
ムにおいてサイクル毎に待受状態を決定する方法および
装置に関するものである。
理システムに関し、更に特定すれば、データ処理システ
ムにおいてサイクル毎に待受状態を決定する方法および
装置に関するものである。
【０００２】
【従来の技術】マイクロプロセッサ集積回路のようなデ
ータ処理システムは、例えば、メモリ集積回路や特定用
途集積回路（ＡＳＩＣ：application specific integra
ted circuit ）のような広範囲の周辺素子とともに用い
られる。周辺素子への外部バス・アクセスの後、周辺素
子には素早く応答するものもあるが、それよりも応答が
遅い周辺素子もある。
ータ処理システムは、例えば、メモリ集積回路や特定用
途集積回路（ＡＳＩＣ：application specific integra
ted circuit ）のような広範囲の周辺素子とともに用い
られる。周辺素子への外部バス・アクセスの後、周辺素
子には素早く応答するものもあるが、それよりも応答が
遅い周辺素子もある。
【０００３】典型的に、データ・プロセッサはシステム
内の最も遅い周辺素子より、動作速度は格段に速い。例
えば、リード・アクセスの場合、遅い周辺素子は、それ
よりも高い周波数で動作するデータ・プロセッサにデー
タを供給することができない。既存のデータ処理システ
ムの中には、所定回数の待受状態を挿入することによっ
て、この問題に対処したものがある。待受状態は、周辺
素子がデータ・プロセッサと通信できるようにするもの
であり、データ・プロセッサは周辺素子がその動作(per
formance) を完了するまで待っている。
内の最も遅い周辺素子より、動作速度は格段に速い。例
えば、リード・アクセスの場合、遅い周辺素子は、それ
よりも高い周波数で動作するデータ・プロセッサにデー
タを供給することができない。既存のデータ処理システ
ムの中には、所定回数の待受状態を挿入することによっ
て、この問題に対処したものがある。待受状態は、周辺
素子がデータ・プロセッサと通信できるようにするもの
であり、データ・プロセッサは周辺素子がその動作(per
formance) を完了するまで待っている。
【０００４】
【発明が解決しようとする課題】しかしながら、この手
法は、データ処理システムが遅い周辺素子および速い周
辺素子双方にアクセスしなければならない場合には多量
の時間を浪費するので不適当である。また、遅い周辺素
子は遅延の延長を必要とするが、速い素子は遅延の延長
を必要としないことにも注意されたい。最も遅い周辺素
子の周波数に基づいて全ての周辺素子に待受状態を適用
することにより、貴重なバス時間が浪費されることにな
る。
法は、データ処理システムが遅い周辺素子および速い周
辺素子双方にアクセスしなければならない場合には多量
の時間を浪費するので不適当である。また、遅い周辺素
子は遅延の延長を必要とするが、速い素子は遅延の延長
を必要としないことにも注意されたい。最も遅い周辺素
子の周波数に基づいて全ての周辺素子に待受状態を適用
することにより、貴重なバス時間が浪費されることにな
る。
【０００５】他のデータ処理システムには、多数のチッ
プ・セレクト信号を用いて、各周辺素子に対して遅延の
長さを決定するものがある。しかしながら、多数のチッ
プ・セレクト・ピンが必要となるので、使用する周辺素
子の複雑化および数の増大を招くことになる。
プ・セレクト信号を用いて、各周辺素子に対して遅延の
長さを決定するものがある。しかしながら、多数のチッ
プ・セレクト・ピンが必要となるので、使用する周辺素
子の複雑化および数の増大を招くことになる。
【０００６】
【課題を解決するための手段】本発明は、データ処理シ
ステムにおいてサイクル毎に待受状態を決定する方法お
よび装置を提供する。待受状態値をデータ処理システム
に供給することにより、各バス・サイクル毎に待受状態
の回数を示す。一実施例では、データ処理システムによ
って待受状態パルスが供給され、その間、データ・バス
を通じてデータ処理システムに待受状態値が供給され
る。待受状態値に応答して、データ処理システムは、現
バス・サイクルの間に、待受状態値に対応する回数の待
受状態を挿入する。本発明の一実施例では、チップ・セ
レクト信号をアドレスの一部と組み合わせることによっ
て、チップ・セレクト信号のアドレス範囲を更に分割す
る。
ステムにおいてサイクル毎に待受状態を決定する方法お
よび装置を提供する。待受状態値をデータ処理システム
に供給することにより、各バス・サイクル毎に待受状態
の回数を示す。一実施例では、データ処理システムによ
って待受状態パルスが供給され、その間、データ・バス
を通じてデータ処理システムに待受状態値が供給され
る。待受状態値に応答して、データ処理システムは、現
バス・サイクルの間に、待受状態値に対応する回数の待
受状態を挿入する。本発明の一実施例では、チップ・セ
レクト信号をアドレスの一部と組み合わせることによっ
て、チップ・セレクト信号のアドレス範囲を更に分割す
る。
【発明の実施の形態】本発明は、データ処理システム１
０（図１）が、バス２８上の１バス・サイクルの間に、
０回，１回，またはそれ以上の待受状態を選択的に挿入
することによって、遅い周辺素子および速い周辺素子双
方に便宜を図ろうとするものである。挿入する待受状態
の回数は、データ処理システム１０外部の発生源（図５
および図６参照）からデータ処理システムに供給される
待受状態値によって決定することができる。したがっ
て、データ処理システム１０は、最小限必要な回数の待
受状態（即ち、遅い周辺素子にアクセスする各バス・サ
イクルの間は多い方の待受状態回数、そしてより速い周
辺素子にアクセスする各バス・サイクルの間は、待受状
態なしまたは小さい方の待受状態回数）を選択的に挿入
することによって、システム（例えば図５におけるシス
テム２００、または図６におけるシステム３００）全体
の性能向上および高速化を図ることができる。このよう
に、不要な待受状態を実行することによって貴重なバス
・タイムを浪費することなく、システム全体の性能を高
めることができる。したがって、本発明を用いることに
より、アクセスされている特定の周辺素子の応答速度に
応じて、各バス・サイクルの間にデータ処理システム１
０によって、最適回数の待受状態を挿入することができ
る。勿論、応答時間が長い周辺素子に必要な待受状態は
長く、応答時間が短い周辺素子に必要な待受状態は短
く、必要ない場合もある。
０（図１）が、バス２８上の１バス・サイクルの間に、
０回，１回，またはそれ以上の待受状態を選択的に挿入
することによって、遅い周辺素子および速い周辺素子双
方に便宜を図ろうとするものである。挿入する待受状態
の回数は、データ処理システム１０外部の発生源（図５
および図６参照）からデータ処理システムに供給される
待受状態値によって決定することができる。したがっ
て、データ処理システム１０は、最小限必要な回数の待
受状態（即ち、遅い周辺素子にアクセスする各バス・サ
イクルの間は多い方の待受状態回数、そしてより速い周
辺素子にアクセスする各バス・サイクルの間は、待受状
態なしまたは小さい方の待受状態回数）を選択的に挿入
することによって、システム（例えば図５におけるシス
テム２００、または図６におけるシステム３００）全体
の性能向上および高速化を図ることができる。このよう
に、不要な待受状態を実行することによって貴重なバス
・タイムを浪費することなく、システム全体の性能を高
めることができる。したがって、本発明を用いることに
より、アクセスされている特定の周辺素子の応答速度に
応じて、各バス・サイクルの間にデータ処理システム１
０によって、最適回数の待受状態を挿入することができ
る。勿論、応答時間が長い周辺素子に必要な待受状態は
長く、応答時間が短い周辺素子に必要な待受状態は短
く、必要ない場合もある。
【０００７】本発明は、各バス・サイクルの間、データ
処理システム１０外部からデータ処理システム１０に待
ち時間値を与える方法を提供する。データ処理システム
１０は、この待受状態値を用いて、その同じバス・サイ
クルの間に挿入すべき待受状態の回数を決定する。本発
明の一実施例では、データ処理システム１０のデータ・
バス端子８２の一部を通じて、待受状態値をデータ処理
システム１０に供給する。尚、非多重化バスでは、デー
タ・バス上でデータが駆動されない初期部分が各バス・
サイクルにあることを注記しておく。本発明の別の実施
例は、データ処理システム１０のいずれかの端子を用い
て、待受状態値をデータ処理システム１０に供給するこ
とができる。本発明の一実施例では、データ処理システ
ム１０がチップ・セレクト信号を発生し、これをデータ
処理システム１０外部に供給する。しかしながら、本発
明の別の実施例は、ボード上でのチップ・セレクト信号
の発生を使用しなくてももよい。
処理システム１０外部からデータ処理システム１０に待
ち時間値を与える方法を提供する。データ処理システム
１０は、この待受状態値を用いて、その同じバス・サイ
クルの間に挿入すべき待受状態の回数を決定する。本発
明の一実施例では、データ処理システム１０のデータ・
バス端子８２の一部を通じて、待受状態値をデータ処理
システム１０に供給する。尚、非多重化バスでは、デー
タ・バス上でデータが駆動されない初期部分が各バス・
サイクルにあることを注記しておく。本発明の別の実施
例は、データ処理システム１０のいずれかの端子を用い
て、待受状態値をデータ処理システム１０に供給するこ
とができる。本発明の一実施例では、データ処理システ
ム１０がチップ・セレクト信号を発生し、これをデータ
処理システム１０外部に供給する。しかしながら、本発
明の別の実施例は、ボード上でのチップ・セレクト信号
の発生を使用しなくてももよい。
【０００８】従来技術のデータ処理システムには、各チ
ップ・セレクトに対して異なる回数の待受状態をプログ
ラム可能としたものが存在する。しかしながら、図５お
よび図６の例に示すように、多数の周辺素子に対するデ
コードの一部として同じチップ・セレクト信号を使用す
る場合、各チップ・セレクトに対してプログラム可能な
待受状態回数は１つのみであるので、同じチップ・セレ
クト信号を使用する周辺素子は全て、同じ回数の待受状
態を使用するよう強要されることになる。本発明は、多
数の周辺素子に対するデコードの一部として同じチップ
・セレクト信号を使用するが、その上でこれらの周辺素
子各々に、各バス・サイクル毎に異なる回数の待受状態
を選択させる方法を提供する。本発明では、あらゆるチ
ップ・セレクト値とは無関係に、各バス・サイクルの間
に、外部回路（例えば、図５および図６における三状態
バッファ６０）がデータ処理システム１０に異なる待受
状態値を供給することができる。次に、データ処理シス
テム１０はこの待受状態値を用いて、当該バス・サイク
ルの間に挿入すべき待受状態回数を決定する。
ップ・セレクトに対して異なる回数の待受状態をプログ
ラム可能としたものが存在する。しかしながら、図５お
よび図６の例に示すように、多数の周辺素子に対するデ
コードの一部として同じチップ・セレクト信号を使用す
る場合、各チップ・セレクトに対してプログラム可能な
待受状態回数は１つのみであるので、同じチップ・セレ
クト信号を使用する周辺素子は全て、同じ回数の待受状
態を使用するよう強要されることになる。本発明は、多
数の周辺素子に対するデコードの一部として同じチップ
・セレクト信号を使用するが、その上でこれらの周辺素
子各々に、各バス・サイクル毎に異なる回数の待受状態
を選択させる方法を提供する。本発明では、あらゆるチ
ップ・セレクト値とは無関係に、各バス・サイクルの間
に、外部回路（例えば、図５および図６における三状態
バッファ６０）がデータ処理システム１０に異なる待受
状態値を供給することができる。次に、データ処理シス
テム１０はこの待受状態値を用いて、当該バス・サイク
ルの間に挿入すべき待受状態回数を決定する。
【０００９】「待受状態（群）」という用語は、本明細
書で用いる場合、バス・サイクル期間を延長するため
に、そのバス・サイクルの間に追加される余分な時間の
ことを意味する。通常、待受状態（群）は応答が遅い周
辺素子によって要求される。１回のバス・サイクルの待
受状態が完了すると、バス・サイクルが継続する(conti
nue)ことができる。
書で用いる場合、バス・サイクル期間を延長するため
に、そのバス・サイクルの間に追加される余分な時間の
ことを意味する。通常、待受状態（群）は応答が遅い周
辺素子によって要求される。１回のバス・サイクルの待
受状態が完了すると、バス・サイクルが継続する(conti
nue)ことができる。
【００１０】尚、バス・サイクルの終了時にアイドル時
間を追加することによって達成される目的は、バス・サ
イクルの途中に待受状態を追加することによって達成さ
れる目的とは全く異なることを注記しておく。待受状態
の目的は、バス上で有効なアドレス値と有効なデータ値
との間の時間を延長することである。周辺素子の中に
は、アドレス値の受信とデータ値による応答との間に大
量の時間間隔を必要とするものがある。データ処理シス
テムは、アドレス値を供給した後、バスからのデータ値
を判定する前に、余分な時間量（即ち、１回以上の待受
状態）だけ待たなければならない。データ処理システム
が十分に長く待たないと、周辺素子はデータ値によって
バスを駆動するための十分な時間量が得られず、データ
処理システムは不正確なデータ値を読み取る可能性があ
る。
間を追加することによって達成される目的は、バス・サ
イクルの途中に待受状態を追加することによって達成さ
れる目的とは全く異なることを注記しておく。待受状態
の目的は、バス上で有効なアドレス値と有効なデータ値
との間の時間を延長することである。周辺素子の中に
は、アドレス値の受信とデータ値による応答との間に大
量の時間間隔を必要とするものがある。データ処理シス
テムは、アドレス値を供給した後、バスからのデータ値
を判定する前に、余分な時間量（即ち、１回以上の待受
状態）だけ待たなければならない。データ処理システム
が十分に長く待たないと、周辺素子はデータ値によって
バスを駆動するための十分な時間量が得られず、データ
処理システムは不正確なデータ値を読み取る可能性があ
る。
【００１１】このように、待受状態によって達成される
目的は、バス競合を防止することではなく、データ処理
システムが不正確なデータを受信するのを防止すること
である。更に、バス・サイクルの終了時に挿入されるに
過ぎないアイドル・クロックとは異なり、待受状態は、
アドレス値の転送とデータ値の転送との間のバス・サイ
クル途中に挿入される。
目的は、バス競合を防止することではなく、データ処理
システムが不正確なデータを受信するのを防止すること
である。更に、バス・サイクルの終了時に挿入されるに
過ぎないアイドル・クロックとは異なり、待受状態は、
アドレス値の転送とデータ値の転送との間のバス・サイ
クル途中に挿入される。
【００１２】「バス」という用語は、データ，アドレ
ス，制御，またはステータスのような１つ以上の様々な
タイプの情報を転送するために使用可能な複数の信号線
または導体を意味する際に使用する。また、「アサート
(assert)」および「ニゲート(negate)」は、信号，ステ
ータス・ビット，または同様の装置をその論理真状態か
ら論理虚状態にそれぞれ移行することを意味する場合に
用いる。論理真状態が論理レベル１である場合、論理虚
状態は論理レベル０となる。また、論理真状態が論理レ
ベル０である場合、論理虚状態は論理レベル１となる。
数字の前にある記号「％」は、その番号がその二値即ち
基底が２の形態で表されていることを示す。
ス，制御，またはステータスのような１つ以上の様々な
タイプの情報を転送するために使用可能な複数の信号線
または導体を意味する際に使用する。また、「アサート
(assert)」および「ニゲート(negate)」は、信号，ステ
ータス・ビット，または同様の装置をその論理真状態か
ら論理虚状態にそれぞれ移行することを意味する場合に
用いる。論理真状態が論理レベル１である場合、論理虚
状態は論理レベル０となる。また、論理真状態が論理レ
ベル０である場合、論理虚状態は論理レベル１となる。
数字の前にある記号「％」は、その番号がその二値即ち
基底が２の形態で表されていることを示す。
【００１３】図１ないし図６を参照することにより、本
発明についてより完全に近い理解が得られよう。図１は
データ処理システム１０を示し、中央演算装置（ＣＰ
Ｕ）１２，タイマ回路１４，システム統合回路１６，直
列回路１８，Ａ／Ｄ変換回路２０，スタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）２２を含み、これ
らは全てバス３６に双方向的に結合されている。オプシ
ョンとして、ＣＰＵ１２は、集積回路端子２４を通じ
て、データ処理システム１０外部に結合される。タイマ
１４は、集積回路端子２６を通じて、データ処理システ
ム１０外部に結合されている。
発明についてより完全に近い理解が得られよう。図１は
データ処理システム１０を示し、中央演算装置（ＣＰ
Ｕ）１２，タイマ回路１４，システム統合回路１６，直
列回路１８，Ａ／Ｄ変換回路２０，スタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）２２を含み、これ
らは全てバス３６に双方向的に結合されている。オプシ
ョンとして、ＣＰＵ１２は、集積回路端子２４を通じ
て、データ処理システム１０外部に結合される。タイマ
１４は、集積回路端子２６を通じて、データ処理システ
ム１０外部に結合されている。
【００１４】システム統合回路１６は、集積回路端子２
８を通じて、データ処理システム１０外部に結合されて
いる。直列回路１８は、集積回路端子３０を通じて、デ
ータ処理システム１０外部に結合されている。Ａ／Ｄ変
換回路２０は、集積回路端子３２を通じて、データ処理
システム１０外部に結合されている。ＳＲＡＭ２２は、
オプションとして、１つ以上の集積回路端子３４を通じ
て、データ処理システム１０外部に結合されている。一
実施例では、データ処理システム１０は、単一集積回路
上に形成されたマイクロコンピュータである。本発明の
一実施例では、集積回路端子２４，２６，２８，３０，
３２，３４は集積回路のボンディング・パッドである。
本発明の他の実施例では、集積回路端子２４，２６，２
８，３０，３２，３４は集積回路のピンである。
８を通じて、データ処理システム１０外部に結合されて
いる。直列回路１８は、集積回路端子３０を通じて、デ
ータ処理システム１０外部に結合されている。Ａ／Ｄ変
換回路２０は、集積回路端子３２を通じて、データ処理
システム１０外部に結合されている。ＳＲＡＭ２２は、
オプションとして、１つ以上の集積回路端子３４を通じ
て、データ処理システム１０外部に結合されている。一
実施例では、データ処理システム１０は、単一集積回路
上に形成されたマイクロコンピュータである。本発明の
一実施例では、集積回路端子２４，２６，２８，３０，
３２，３４は集積回路のボンディング・パッドである。
本発明の他の実施例では、集積回路端子２４，２６，２
８，３０，３２，３４は集積回路のピンである。
【００１５】図２は、システム統合回路１６の一部の一
実施例を示す。システム統合回路１６の図示の部分は、
バス３６に双方向的に結合されているバス・インターフ
ェース回路４０を含む。アドレス信号導体５４が、バス
・インターフェース４０，比較回路４２，レジスタ４
４，および外部バス回路１５６に結合されている。デー
タ信号導体５６が、バス・インターフェース４０，レジ
スタ４４，および外部バス回路１５６に結合されてい
る。制御信号導体５８が、バス・インターフェース４
０，比較器４２，レジスタ４４，制御回路１５２，外部
バス回路１５６，およびチップ・セレクト発生回路７０
に結合されている。一致信号線９１が、比較器４２，制
御回路１５２，およびチップ・セレクト発生回路７０に
結合されている。
実施例を示す。システム統合回路１６の図示の部分は、
バス３６に双方向的に結合されているバス・インターフ
ェース回路４０を含む。アドレス信号導体５４が、バス
・インターフェース４０，比較回路４２，レジスタ４
４，および外部バス回路１５６に結合されている。デー
タ信号導体５６が、バス・インターフェース４０，レジ
スタ４４，および外部バス回路１５６に結合されてい
る。制御信号導体５８が、バス・インターフェース４
０，比較器４２，レジスタ４４，制御回路１５２，外部
バス回路１５６，およびチップ・セレクト発生回路７０
に結合されている。一致信号線９１が、比較器４２，制
御回路１５２，およびチップ・セレクト発生回路７０に
結合されている。
【００１６】レジスタ４４は、オプション・レジスタ４
６とアドレス範囲レジスタ４８とを含む。比較器４２
は、オプション信号導体７６を通じて、オプション・レ
ジスタ４６に結合されている。また、比較器４２は、ア
ドレス信号導体７８を通じて、アドレス範囲レジスタ４
８に結合されている。比較器４２は、複数の一致信号９
１を、制御回路１５２およびチップ・セレクト発生回路
７０に供給する。
６とアドレス範囲レジスタ４８とを含む。比較器４２
は、オプション信号導体７６を通じて、オプション・レ
ジスタ４６に結合されている。また、比較器４２は、ア
ドレス信号導体７８を通じて、アドレス範囲レジスタ４
８に結合されている。比較器４２は、複数の一致信号９
１を、制御回路１５２およびチップ・セレクト発生回路
７０に供給する。
【００１７】外部バス回路１５６は、データ信号線８７
を通じて複数のデータ端子８２に双方向的に結合され、
更にアドレス信号線８８を通じて複数のアドレス端子８
３に結合されている。チップ・セレクト発生回路７０
は、複数のチップ・セレクト端子７３に結合されてい
る。外部バス回路１５６は、制御回路１５２にも双方向
的に結合されている。
を通じて複数のデータ端子８２に双方向的に結合され、
更にアドレス信号線８８を通じて複数のアドレス端子８
３に結合されている。チップ・セレクト発生回路７０
は、複数のチップ・セレクト端子７３に結合されてい
る。外部バス回路１５６は、制御回路１５２にも双方向
的に結合されている。
【００１８】制御回路１５２は、外部バス回路１５６に
双方向的に結合されている。制御回路１５２は待受状態
決定回路９０を内蔵しており、この待受状態決定回路９
０はデータ信号線８７に結合されている。制御回路１５
２は、制御信号線８５を通じて、制御端子８０に双方向
的に結合されている。制御回路１５２は、待受状態パル
ス信号線８６を通じて、待受状態パルス端子８１に双方
向的に結合されている。
双方向的に結合されている。制御回路１５２は待受状態
決定回路９０を内蔵しており、この待受状態決定回路９
０はデータ信号線８７に結合されている。制御回路１５
２は、制御信号線８５を通じて、制御端子８０に双方向
的に結合されている。制御回路１５２は、待受状態パル
ス信号線８６を通じて、待受状態パルス端子８１に双方
向的に結合されている。
【００１９】チップ・セレクト発生回路７０は、一方向
導体を通じて、チップ・セレクト端子７３に結合されて
いる。外部バス端子７２は、制御端子８０，待受状態パ
ルス端子８１，データ端子８２，アドレス端子８３，お
よびチップ・セレクト端子７３を含む。
導体を通じて、チップ・セレクト端子７３に結合されて
いる。外部バス端子７２は、制御端子８０，待受状態パ
ルス端子８１，データ端子８２，アドレス端子８３，お
よびチップ・セレクト端子７３を含む。
【００２０】図３は、従来技術において用いられてお
り、データ処理システム１０（図１参照）が発生可能
な、待受状態を用いないデータ処理信号のタイミングを
示す。アドレス端子８３は、アドレス[A15:A0]の各ビッ
ト毎の導体を含む。本発明の一実施例では、データ処理
システム１０は、Ｔ１，Ｔ２，Ｔ３，Ｔ４で表わす、４
回のクロック動作サイクルを有する。アドレス端子８３
が有効なアドレス情報を供給するクロック期間を、アド
レス・サイクルとして記載する。図３を参照すると、ア
ドレス・サイクルはクロックＴ３で開始し、Ｔ４，Ｔ
１，Ｔ２と継続し、最終的に次のＴ３で終了する。対応
するデータ・サイクルは、データ情報がデータ端子８２
上で有効となるクロック周期を規定する。リード・アク
セスでは、データ情報は、Ｔ２において開始しＴ３にお
いて終了するまで有効であることを注記しておく。一
方、ライト・アクセスでは、データ情報は、Ｔ１におい
て開始し、Ｔ２，Ｔ３と継続し、最終的に次のＴ４で終
了するまで有効である。チップ・セレクト端子７３（CS
0 またはCS1 を含む）および制御端子８０（リード・ス
トローブ１８０およびライト・ストローブ２８０を含
む）のタイミング関係も図３に示されている。
り、データ処理システム１０（図１参照）が発生可能
な、待受状態を用いないデータ処理信号のタイミングを
示す。アドレス端子８３は、アドレス[A15:A0]の各ビッ
ト毎の導体を含む。本発明の一実施例では、データ処理
システム１０は、Ｔ１，Ｔ２，Ｔ３，Ｔ４で表わす、４
回のクロック動作サイクルを有する。アドレス端子８３
が有効なアドレス情報を供給するクロック期間を、アド
レス・サイクルとして記載する。図３を参照すると、ア
ドレス・サイクルはクロックＴ３で開始し、Ｔ４，Ｔ
１，Ｔ２と継続し、最終的に次のＴ３で終了する。対応
するデータ・サイクルは、データ情報がデータ端子８２
上で有効となるクロック周期を規定する。リード・アク
セスでは、データ情報は、Ｔ２において開始しＴ３にお
いて終了するまで有効であることを注記しておく。一
方、ライト・アクセスでは、データ情報は、Ｔ１におい
て開始し、Ｔ２，Ｔ３と継続し、最終的に次のＴ４で終
了するまで有効である。チップ・セレクト端子７３（CS
0 またはCS1 を含む）および制御端子８０（リード・ス
トローブ１８０およびライト・ストローブ２８０を含
む）のタイミング関係も図３に示されている。
【００２１】図４は、本発明の一実施例にしたがって、
データ・バス８２上に待受状態値が供給される場合のデ
ータ処理信号のタイミングを示す。図３におけると同
様、外部バス端子７２のタイミング関係を示しており、
ここでは、アドレス・サイクルは、アドレス端子８３上
でアドレス情報が有効となっている動作サイクルの部分
のことを言う。同様に、データ・サイクルは、データ情
報がデータ端子８２上で有効となっている動作サイクル
の部分のことを言う。加えて、待受状態パルス端子８１
が、クロックＴ４の間、待受状態パルス（反転WSP ）を
供給する。待受状態値情報３９は、待受状態パルスの
間、データ端子８２上で有効となる。待受状態値情報
は、Ｔ４の間、リード・アクセスおよびライト・アクセ
ス双方に対して有効となることを注記しておく。
データ・バス８２上に待受状態値が供給される場合のデ
ータ処理信号のタイミングを示す。図３におけると同
様、外部バス端子７２のタイミング関係を示しており、
ここでは、アドレス・サイクルは、アドレス端子８３上
でアドレス情報が有効となっている動作サイクルの部分
のことを言う。同様に、データ・サイクルは、データ情
報がデータ端子８２上で有効となっている動作サイクル
の部分のことを言う。加えて、待受状態パルス端子８１
が、クロックＴ４の間、待受状態パルス（反転WSP ）を
供給する。待受状態値情報３９は、待受状態パルスの
間、データ端子８２上で有効となる。待受状態値情報
は、Ｔ４の間、リード・アクセスおよびライト・アクセ
ス双方に対して有効となることを注記しておく。
【００２２】図５を参照すると、本発明の一実施例を使
用したシステム２００が図示されている。システム２０
０は、データ処理システム１０，１回の待受状態を必要
とするプログラム・メモリ６８，待受状態を必要としな
いランダム・アクセス・メモリ（ＲＡＭ）６６，および
２回の待受状態を必要とする周辺素子６４を含む。デー
タ処理システム１０は、プログラム・メモリ６８，ＲＡ
Ｍ６６，および周辺素子６４に、データ端子８２および
チップ・セレクト端子７３を通じて結合されている。デ
コード回路６２が、アドレス端子８３を通じて、データ
処理システム１０に結合され、導体４００を通じて、三
状態バッファ６０に結合されている。本発明の一実施例
では、デコード回路６２は、ＲＡＭ６６および周辺素子
６４に結合されている。本発明の一実施例では、三状態
バッファ６０への入力の内２つは、所定論理レベル即ち
論理状態に、具体的には論理「０」に固定されている。
三状態バッファ６０は、更に、データ端子８２および待
受状態パルス端子８１を通じて、データ処理システム１
０に結合されている。
用したシステム２００が図示されている。システム２０
０は、データ処理システム１０，１回の待受状態を必要
とするプログラム・メモリ６８，待受状態を必要としな
いランダム・アクセス・メモリ（ＲＡＭ）６６，および
２回の待受状態を必要とする周辺素子６４を含む。デー
タ処理システム１０は、プログラム・メモリ６８，ＲＡ
Ｍ６６，および周辺素子６４に、データ端子８２および
チップ・セレクト端子７３を通じて結合されている。デ
コード回路６２が、アドレス端子８３を通じて、データ
処理システム１０に結合され、導体４００を通じて、三
状態バッファ６０に結合されている。本発明の一実施例
では、デコード回路６２は、ＲＡＭ６６および周辺素子
６４に結合されている。本発明の一実施例では、三状態
バッファ６０への入力の内２つは、所定論理レベル即ち
論理状態に、具体的には論理「０」に固定されている。
三状態バッファ６０は、更に、データ端子８２および待
受状態パルス端子８１を通じて、データ処理システム１
０に結合されている。
【００２３】図６を参照すると、本発明の別の実施例を
使用したシステム３００が図示されている。このシステ
ムは、データ処理システム１０，２回の待受状態を必要
とするプログラム・メモリ６７，５回の待受状態を必要
とする周辺素子６５，および１回の待受状態を必要とす
る周辺素子６１を含む。データ処理システム１０は、デ
ータ端子８２およびチップ・セレクト端子７３を通じ
て、プログラム・メモリ６７に結合されている。データ
処理システム１０は、データ端子８２を通じて、周辺素
子６５および周辺素子６１に結合されている。デコード
回路６３が、アドレス端子８３およびチップ・セレクト
端子７３を通じて、データ処理システム１０に結合され
ている。更に、デコード回路６３は、アドレス端子８３
およびチップ・セレクト端子７３を通じて、データ処理
システム１０に結合されている。更に、デコード回路６
３は、他の素子，周辺素子６５，および周辺素子６１に
も結合されている。データ処理システム１０は、アドレ
ス端子８３およびデータ端子８２を通じて、三状態バッ
ファ６０に結合されている。 好適実施例の動作 次に本発明の動作について論ずる。本発明では、データ
処理システム１０（図１参照）が、各バス・サイクルの
間、バス・サイクル毎に０回，１回またはそれ以上の待
受状態を選択的に挿入することができる。挿入する待受
状態の回数は、データ処理システム１０外部の発生源
（図５および図６参照）からデータ処理システム１０に
供給される待受状態値によって決定することができる。
したがって、データ処理システム１０は、最小限必要な
待受状態回数（遅い周辺素子にアクセスする各バス・サ
イクルの間は多い待受状態回数、そして速い周辺素子に
アクセスする各バスサイクルの間は待受状態なし、また
は少ない待受状態回数）を選択的に挿入することによっ
て、システム（例えば、図５のシステム２００または図
６のシステム３００）全体の性能向上および高速化を図
ることができる。このように、不要な待受状態を実行す
ることによって貴重なバス・タイムを浪費することな
く、システム全体の性能を高めることができる。したが
って、本発明を用いることによる、アクセス中である特
定の周辺素子の応答速度に応じて、各バス・サイクルの
間に、データ処理システム１０によって最適回数の待受
状態を挿入することができる。
使用したシステム３００が図示されている。このシステ
ムは、データ処理システム１０，２回の待受状態を必要
とするプログラム・メモリ６７，５回の待受状態を必要
とする周辺素子６５，および１回の待受状態を必要とす
る周辺素子６１を含む。データ処理システム１０は、デ
ータ端子８２およびチップ・セレクト端子７３を通じ
て、プログラム・メモリ６７に結合されている。データ
処理システム１０は、データ端子８２を通じて、周辺素
子６５および周辺素子６１に結合されている。デコード
回路６３が、アドレス端子８３およびチップ・セレクト
端子７３を通じて、データ処理システム１０に結合され
ている。更に、デコード回路６３は、アドレス端子８３
およびチップ・セレクト端子７３を通じて、データ処理
システム１０に結合されている。更に、デコード回路６
３は、他の素子，周辺素子６５，および周辺素子６１に
も結合されている。データ処理システム１０は、アドレ
ス端子８３およびデータ端子８２を通じて、三状態バッ
ファ６０に結合されている。 好適実施例の動作 次に本発明の動作について論ずる。本発明では、データ
処理システム１０（図１参照）が、各バス・サイクルの
間、バス・サイクル毎に０回，１回またはそれ以上の待
受状態を選択的に挿入することができる。挿入する待受
状態の回数は、データ処理システム１０外部の発生源
（図５および図６参照）からデータ処理システム１０に
供給される待受状態値によって決定することができる。
したがって、データ処理システム１０は、最小限必要な
待受状態回数（遅い周辺素子にアクセスする各バス・サ
イクルの間は多い待受状態回数、そして速い周辺素子に
アクセスする各バスサイクルの間は待受状態なし、また
は少ない待受状態回数）を選択的に挿入することによっ
て、システム（例えば、図５のシステム２００または図
６のシステム３００）全体の性能向上および高速化を図
ることができる。このように、不要な待受状態を実行す
ることによって貴重なバス・タイムを浪費することな
く、システム全体の性能を高めることができる。したが
って、本発明を用いることによる、アクセス中である特
定の周辺素子の応答速度に応じて、各バス・サイクルの
間に、データ処理システム１０によって最適回数の待受
状態を挿入することができる。
【００２４】本発明は、各バス・サイクルの間に、デー
タ処理システム１０外部からデータ処理システム１０に
待受状態値を供給する方法を提供する。データ処理シス
テム１０は、この待受状態値を用いて、その同じバス・
サイクルの間に挿入すべき待受状態の回数を決定する。
本発明の一実施例では、待受状態値は、データ処理シス
テム１０のデータ・バス端子８２の一部を通じて、デー
タ処理システム１０に供給される。尚、非多重化バスで
は、データ・バス上でデータが駆動されない初期部分が
各バス・サイクルにあることを注記しておく。本発明の
別の実施例は、データ処理システム１０のいずれかの端
子を用いて、待受状態値をデータ処理システム１０に供
給することができる。本発明の一実施例では、データ処
理システム１０がチップ・セレクト信号を発生し、これ
をデータ処理システム１０外部に供給する。しかしなが
ら、本発明の別の実施例は、ボード上でのチップ・セレ
クト信号の発生を使用しなくてもよい。
タ処理システム１０外部からデータ処理システム１０に
待受状態値を供給する方法を提供する。データ処理シス
テム１０は、この待受状態値を用いて、その同じバス・
サイクルの間に挿入すべき待受状態の回数を決定する。
本発明の一実施例では、待受状態値は、データ処理シス
テム１０のデータ・バス端子８２の一部を通じて、デー
タ処理システム１０に供給される。尚、非多重化バスで
は、データ・バス上でデータが駆動されない初期部分が
各バス・サイクルにあることを注記しておく。本発明の
別の実施例は、データ処理システム１０のいずれかの端
子を用いて、待受状態値をデータ処理システム１０に供
給することができる。本発明の一実施例では、データ処
理システム１０がチップ・セレクト信号を発生し、これ
をデータ処理システム１０外部に供給する。しかしなが
ら、本発明の別の実施例は、ボード上でのチップ・セレ
クト信号の発生を使用しなくてもよい。
【００２５】本発明の一実施例では、ＣＰＵ１２がレジ
スタ４４へのリード・アクセスおよびライト・アクセス
を開始することができる。レジスタ４４は、バス３６，
バス・インターフェース４０，アドレス信号線５４，デ
ータ信号線５６，および制御信号線５８を通じて、リー
ド・アクセスおよびライト・アクセスが可能である。デ
ータ処理システム１０のユーザは、オプション・レジス
タ４６に値を書き込むことによって、オプション・レジ
スタ４６をプログラムすることができ、更に、アドレス
範囲レジスタ４８に値を書き込むことによって、アドレ
ス範囲レジスタ４８をプログラムすることができる。
スタ４４へのリード・アクセスおよびライト・アクセス
を開始することができる。レジスタ４４は、バス３６，
バス・インターフェース４０，アドレス信号線５４，デ
ータ信号線５６，および制御信号線５８を通じて、リー
ド・アクセスおよびライト・アクセスが可能である。デ
ータ処理システム１０のユーザは、オプション・レジス
タ４６に値を書き込むことによって、オプション・レジ
スタ４６をプログラムすることができ、更に、アドレス
範囲レジスタ４８に値を書き込むことによって、アドレ
ス範囲レジスタ４８をプログラムすることができる。
【００２６】本発明の一実施例では、ＣＰＵ１２は外部
バス・サイクルを開始することができる。外部バス・サ
イクルは、外部バス端子７２を用いて、データ処理シス
テム１０外部の外部素子（図５および図６参照）への情
報転送および／または外部素子からの情報転送を行うも
のである。例えば、外部ライト・バス・サイクルを開始
するには、ＣＰＵ１２は、バス３６を通じて、アドレス
信号，データ信号，および制御信号をシステム統合回路
１６に転送する。本発明の別の実施例では、データ処理
システム１０における回路の他の部分（図示せず）が、
外部バス・サイクルを開始することも可能である。
バス・サイクルを開始することができる。外部バス・サ
イクルは、外部バス端子７２を用いて、データ処理シス
テム１０外部の外部素子（図５および図６参照）への情
報転送および／または外部素子からの情報転送を行うも
のである。例えば、外部ライト・バス・サイクルを開始
するには、ＣＰＵ１２は、バス３６を通じて、アドレス
信号，データ信号，および制御信号をシステム統合回路
１６に転送する。本発明の別の実施例では、データ処理
システム１０における回路の他の部分（図示せず）が、
外部バス・サイクルを開始することも可能である。
【００２７】本発明の一実施例では、バス・インターフ
ェース４０がバス３６からアドレス信号導体５４にアド
レス信号を供給し、バス３６およびデータ信号線５６間
でデータ信号を転送し、バス３６および制御信号導体５
８間で制御信号を転送する。次に、比較器４２は比較動
作を行い、オプション信号７６の所定のものを、制御信
号５８の所定のものと比較する。オプション信号７６の
論理状態は、オプション・レジスタ４６における１つ以
上の所定の制御ビットの論理状態によって決定される。
アドレス信号７８の論理状態は、アドレス範囲レジスタ
４８における１つ以上の所定の制御ビットの論理状態に
よって決定される。
ェース４０がバス３６からアドレス信号導体５４にアド
レス信号を供給し、バス３６およびデータ信号線５６間
でデータ信号を転送し、バス３６および制御信号導体５
８間で制御信号を転送する。次に、比較器４２は比較動
作を行い、オプション信号７６の所定のものを、制御信
号５８の所定のものと比較する。オプション信号７６の
論理状態は、オプション・レジスタ４６における１つ以
上の所定の制御ビットの論理状態によって決定される。
アドレス信号７８の論理状態は、アドレス範囲レジスタ
４８における１つ以上の所定の制御ビットの論理状態に
よって決定される。
【００２８】本発明の一実施例では、各チップ・セレク
ト端子７３は、アドレス範囲レジスタ４８（図２参照）
内に、対応するアドレス範囲レジスタを有する。同様
に、各チップ・セレクト端子７３は、オプション・レジ
スタ（図２参照）内に、対応するオプション・レジスタ
を有する。本発明の一実施例では、チップ・セレクト端
子７３は２つのチップセレクト端子を含む。その結果、
２つのオプション・レジスタ４６および２つのアドレス
範囲レジスタ４８がある。一方のオプション・レジスタ
４６およびアドレス範囲レジスタ４８の対は、チップ・
セレクト端子７３の各１つと関連付けられる。本発明の
別の実施例では、いずれの数のチップ・セレクト端子７
３でも含むことができ、またチップ・セレクト端子７３
を含まなくてもよい。
ト端子７３は、アドレス範囲レジスタ４８（図２参照）
内に、対応するアドレス範囲レジスタを有する。同様
に、各チップ・セレクト端子７３は、オプション・レジ
スタ（図２参照）内に、対応するオプション・レジスタ
を有する。本発明の一実施例では、チップ・セレクト端
子７３は２つのチップセレクト端子を含む。その結果、
２つのオプション・レジスタ４６および２つのアドレス
範囲レジスタ４８がある。一方のオプション・レジスタ
４６およびアドレス範囲レジスタ４８の対は、チップ・
セレクト端子７３の各１つと関連付けられる。本発明の
別の実施例では、いずれの数のチップ・セレクト端子７
３でも含むことができ、またチップ・セレクト端子７３
を含まなくてもよい。
【００２９】一例として、第１チップ・セレクトに対し
てアドレス信号７８およびオプション信号７６が一致し
た場合、対応する一致信号、即ち、導体９１上を転送さ
れる第１一致信号がアサートされる。同様に、第２チッ
プ・セレクトに対してアドレス信号７８およびオプショ
ン信号７６が一致した場合、対応する一致信号、即ち、
導体９１上を転送される第２一致信号がアサートされ
る。本発明の別の実施例では、一致信号をアサートする
ためにはアドレス信号７８のみの比較を行ってもよく、
あるいは一致信号をアサートするためにオプション信号
７６のみの比較を行ってもよい。
てアドレス信号７８およびオプション信号７６が一致し
た場合、対応する一致信号、即ち、導体９１上を転送さ
れる第１一致信号がアサートされる。同様に、第２チッ
プ・セレクトに対してアドレス信号７８およびオプショ
ン信号７６が一致した場合、対応する一致信号、即ち、
導体９１上を転送される第２一致信号がアサートされ
る。本発明の別の実施例では、一致信号をアサートする
ためにはアドレス信号７８のみの比較を行ってもよく、
あるいは一致信号をアサートするためにオプション信号
７６のみの比較を行ってもよい。
【００３０】オプション・レジスタ４６における他の制
御ビット（図示せず）を用いて、アドレス信号およびオ
プション信号が一致した場合に、システム統合回路１６
の応答に影響を与えるようにしてもよい。例えば、かか
る他の制御ビット（図示せず）を用いて、必要なデータ
転送サイズ，必要な関数コード，またはチップ・セレク
ト端子７３上のチップ・セレクト信号のアサートに関連
して必要なタイミングを決定することができる。
御ビット（図示せず）を用いて、アドレス信号およびオ
プション信号が一致した場合に、システム統合回路１６
の応答に影響を与えるようにしてもよい。例えば、かか
る他の制御ビット（図示せず）を用いて、必要なデータ
転送サイズ，必要な関数コード，またはチップ・セレク
ト端子７３上のチップ・セレクト信号のアサートに関連
して必要なタイミングを決定することができる。
【００３１】本発明の別の実施例では、レジスタ４４に
レジスタを追加してもよい。また、別の実施例では、レ
ジスタ４４内のビット・フィールドのビット数は、増減
が可能である。加えて、別の実施例では、レジスタ４４
内のビット・フィールドは、異なるレジスタ内に配置し
てもよく、あるいは同一レジスタの異なる部分に配置し
てもよい。
レジスタを追加してもよい。また、別の実施例では、レ
ジスタ４４内のビット・フィールドのビット数は、増減
が可能である。加えて、別の実施例では、レジスタ４４
内のビット・フィールドは、異なるレジスタ内に配置し
てもよく、あるいは同一レジスタの異なる部分に配置し
てもよい。
【００３２】本発明の一実施例では、チップ・セレクト
発生回路７０によって、チップ・セレクト端子７３に２
つのチップ・セレクト信号が供給される。本発明の一実
施例では、各チップ・セレクト信号は、オプション・レ
ジスタ４６に対応する１つを有し、このオプション・レ
ジスタ４６の対応する１つは、「待受状態発生源選択」
ビット・フィールド３８および「待受状態回数」ビット
・フィールド３７を含む。待受状態発生源選択ビット・
フィールド３８が第１の値を有する場合、オプション・
レジスタ４６内の待受状態回数ビット・フィールド３７
から、現バス・サイクルの間に挿入される待受状態回数
が決定される。更に、待受状態発生源選択ビット・フィ
ールド３８が第２の値を有する場合、データ処理システ
ム１０外部からデータ処理システム１０に供給される待
受状態値から、現バス・サイクルの間に挿入される待受
状態回数が決定される。
発生回路７０によって、チップ・セレクト端子７３に２
つのチップ・セレクト信号が供給される。本発明の一実
施例では、各チップ・セレクト信号は、オプション・レ
ジスタ４６に対応する１つを有し、このオプション・レ
ジスタ４６の対応する１つは、「待受状態発生源選択」
ビット・フィールド３８および「待受状態回数」ビット
・フィールド３７を含む。待受状態発生源選択ビット・
フィールド３８が第１の値を有する場合、オプション・
レジスタ４６内の待受状態回数ビット・フィールド３７
から、現バス・サイクルの間に挿入される待受状態回数
が決定される。更に、待受状態発生源選択ビット・フィ
ールド３８が第２の値を有する場合、データ処理システ
ム１０外部からデータ処理システム１０に供給される待
受状態値から、現バス・サイクルの間に挿入される待受
状態回数が決定される。
【００３３】一例として、遅い周辺素子（図５および図
６参照）は、第１チップ・セレクト端子７３に結合し、
第１チップ・セレクト信号を受信することができる。一
致が生じたと比較器４２が判定した場合、比較器４２は
第１チップ・セレクト信号に対応する一致信号９１をア
サートし、これを制御回路１５２およびチップ・セレク
ト発生回路７０に供給する。その結果、チップ・セレク
ト発生回路７０は、第１チップ・セレクト端子７３上の
第１チップ・セレクト信号をアサートする。第１チップ
・セレクト信号に対応する「待受状態発生源選択」ビッ
ト・フィールド３８は、制御回路１５２に供給される。
制御回路１５２は、待受状態発生源選択ビット・フィー
ルド３８を用いて、「待受状態回数」ビット・フィール
ド３７または待受状態値３９のどちらを選択して、外部
バス端子７２上の現バス・サイクルの間に挿入すべき待
受状態回数を決定する。
６参照）は、第１チップ・セレクト端子７３に結合し、
第１チップ・セレクト信号を受信することができる。一
致が生じたと比較器４２が判定した場合、比較器４２は
第１チップ・セレクト信号に対応する一致信号９１をア
サートし、これを制御回路１５２およびチップ・セレク
ト発生回路７０に供給する。その結果、チップ・セレク
ト発生回路７０は、第１チップ・セレクト端子７３上の
第１チップ・セレクト信号をアサートする。第１チップ
・セレクト信号に対応する「待受状態発生源選択」ビッ
ト・フィールド３８は、制御回路１５２に供給される。
制御回路１５２は、待受状態発生源選択ビット・フィー
ルド３８を用いて、「待受状態回数」ビット・フィール
ド３７または待受状態値３９のどちらを選択して、外部
バス端子７２上の現バス・サイクルの間に挿入すべき待
受状態回数を決定する。
【００３４】図２に示す本発明の実施例では、制御回路
１５２を用いて制御端子８０上の制御信号の転送を制御
し、更に待受状態パルス端子８１上の待受状態パルス信
号８６の供給を制御する。外部バス回路１５６を用い
て、アドレス端子８３およびデータ端子８２上のアドレ
ス信号８８およびデータ信号８７の転送をそれぞれ制御
する。これらの信号転送のタイミングは、制御回路１５
２および／または制御信号５８によって制御される。
１５２を用いて制御端子８０上の制御信号の転送を制御
し、更に待受状態パルス端子８１上の待受状態パルス信
号８６の供給を制御する。外部バス回路１５６を用い
て、アドレス端子８３およびデータ端子８２上のアドレ
ス信号８８およびデータ信号８７の転送をそれぞれ制御
する。これらの信号転送のタイミングは、制御回路１５
２および／または制御信号５８によって制御される。
【００３５】次に、本発明の一実施例の使用を例示する
図４におけるタイミング図を参照する。バス・サイクル
の開始は、アドレス端子８３上に駆動される有効な外部
アドレスを供給することによって示される。時間Ｔ４に
よって示されるバス・サイクルの初期部分の間は、デー
タ・バスおよびデータ端子８２は不要であることを注記
しておく。したがって、この時間Ｔ４は、外部論理回路
（例えば、図５および図６における三状態バッファ６
０）が待受状態値３９をデータ処理システム１０に返送
するために使用することができる。次に、データ処理シ
ステム１０は外部から供給された待受状態値を用いて、
この同じバス・サイクルの間に何回の待受状態を挿入す
べきかを決定する。
図４におけるタイミング図を参照する。バス・サイクル
の開始は、アドレス端子８３上に駆動される有効な外部
アドレスを供給することによって示される。時間Ｔ４に
よって示されるバス・サイクルの初期部分の間は、デー
タ・バスおよびデータ端子８２は不要であることを注記
しておく。したがって、この時間Ｔ４は、外部論理回路
（例えば、図５および図６における三状態バッファ６
０）が待受状態値３９をデータ処理システム１０に返送
するために使用することができる。次に、データ処理シ
ステム１０は外部から供給された待受状態値を用いて、
この同じバス・サイクルの間に何回の待受状態を挿入す
べきかを決定する。
【００３６】外部論理回路（例えば、図５および図６に
おける三状態バッファ６０）は、リード・バス・サイク
ルのみの間、リード・バス・サイクルのみの間、または
リード・バス・サイクルおよびライト・バス・サイクル
双方の間に、待受状態値をデータ処理システム１０に供
給することができる。本発明の一実施例では、待受状態
パルス８１を用いて、いつデータ・バス上に待受状態値
を駆動すべきかを、外部論理回路に指示する。データ処
理システム１０は、次に、データ端子８２を通じて待受
状態値を受信する。本発明の別の実施例では、データ処
理システム１０の１つ以上のいずれかの端子上で待受状
態値を駆動してもよいことを注記しておく。
おける三状態バッファ６０）は、リード・バス・サイク
ルのみの間、リード・バス・サイクルのみの間、または
リード・バス・サイクルおよびライト・バス・サイクル
双方の間に、待受状態値をデータ処理システム１０に供
給することができる。本発明の一実施例では、待受状態
パルス８１を用いて、いつデータ・バス上に待受状態値
を駆動すべきかを、外部論理回路に指示する。データ処
理システム１０は、次に、データ端子８２を通じて待受
状態値を受信する。本発明の別の実施例では、データ処
理システム１０の１つ以上のいずれかの端子上で待受状
態値を駆動してもよいことを注記しておく。
【００３７】図４におけるタイミング図を参照すると、
外部論理回路（例えば、図５および図６における三状態
バッファ６０）は、待受状態パルス８１がアサートされ
ているときに、待受状態値３９を用いてデータ・バス８
２を駆動する。アドレス・バス８３，リード・ストロー
ブ信号１８０，およびライト・ストローブ信号２８０
は、従来技術における場合と同様に動作することを注記
しておく。加えて、本発明の実施例の中には、チップ・
セレクト端子７３（図２参照）を通じて、データ処理シ
ステム１０によって１つ以上のチップ・セレクト信号を
供給する場合もある。図４に示す待受状態パルス８１は
Ｔ４の間にアサートされるが、本発明の別の実施例は、
異なるタイミング・パターンを用いてもよく、異なる時
点において待受状態パルス８１をアサートしてもよい。
しかしながら、データ・バス８２を用いて待受状態値を
データ処理システム１０に供給する場合、外部論理回路
（例えば、図５および図６における三状態バッファ６
０）は、データ処理システム１０または外部周辺素子
（例えば、図５における周辺素子６４，６６，または６
８）のいずれかによって、実際のデータ値がデータ・バ
ス８２に駆動される前に、待受状態値を有するデータ・
バス８２の駆動を中断しなくてはならない。
外部論理回路（例えば、図５および図６における三状態
バッファ６０）は、待受状態パルス８１がアサートされ
ているときに、待受状態値３９を用いてデータ・バス８
２を駆動する。アドレス・バス８３，リード・ストロー
ブ信号１８０，およびライト・ストローブ信号２８０
は、従来技術における場合と同様に動作することを注記
しておく。加えて、本発明の実施例の中には、チップ・
セレクト端子７３（図２参照）を通じて、データ処理シ
ステム１０によって１つ以上のチップ・セレクト信号を
供給する場合もある。図４に示す待受状態パルス８１は
Ｔ４の間にアサートされるが、本発明の別の実施例は、
異なるタイミング・パターンを用いてもよく、異なる時
点において待受状態パルス８１をアサートしてもよい。
しかしながら、データ・バス８２を用いて待受状態値を
データ処理システム１０に供給する場合、外部論理回路
（例えば、図５および図６における三状態バッファ６
０）は、データ処理システム１０または外部周辺素子
（例えば、図５における周辺素子６４，６６，または６
８）のいずれかによって、実際のデータ値がデータ・バ
ス８２に駆動される前に、待受状態値を有するデータ・
バス８２の駆動を中断しなくてはならない。
【００３８】図５は、本発明を使用するシステム２００
における、データ処理システム１０の一実施例の使用を
示す。図５では、データ処理システム１０が発生するチ
ップ・セレクト信号０（CS0 ）を更に多数のアドレス空
間にデコード可能とするために、本発明が用いられてい
る。これまで、１つのチップ・セレクト（例えば、CS0
）を多数のアドレス空間にデコードして多数の周辺素
子を選択する際に、これらの周辺素子全てに対して、そ
のチップ・セレクト（例えば、CS0 ）にプログラム可能
な待受状態値は１つしかないという問題があった。本発
明は、周辺素子の各々がそのアドレス・デコードの一部
として同一のチップ・セレクト（例えば、CS0 ）を使用
する場合に、異なる回数の待受状態の使用を可能にす
る。図５に示すシステム２００の実施例では、チップ・
セレクト信号CS0 は、ＲＡＭ６６および周辺層６４双方
に供給される。デコーダ６２はアドレス線A14 ，A15 を
受け、所与のバス・サイクルの間に周辺素子６４，６６
のどちらを選択するのかをデコードするために用いられ
る。本発明は、三状態バッファ６０を用いて、データ端
子D0，D1，D2を通じて、データ処理システム１０に待受
状態値を返送する。三状態バッファ６０への待受状態パ
ルス入力は、チップ・セレクト信号CS0 もアサートされ
ているＴ４の間でのみアサートされることを注記してお
く。図５に示すシステム２００はD0，D1，D2データ・バ
ス端子８２を用いて待受状態値をデータ処理システム１
０に供給するが、本発明の別の実施例では、いずれの数
のデータ・バス端子８２を使用してもよく、あるいはデ
ータ・バス端子８２以外のデータ処理システム１０の端
子を使用してもよい。
における、データ処理システム１０の一実施例の使用を
示す。図５では、データ処理システム１０が発生するチ
ップ・セレクト信号０（CS0 ）を更に多数のアドレス空
間にデコード可能とするために、本発明が用いられてい
る。これまで、１つのチップ・セレクト（例えば、CS0
）を多数のアドレス空間にデコードして多数の周辺素
子を選択する際に、これらの周辺素子全てに対して、そ
のチップ・セレクト（例えば、CS0 ）にプログラム可能
な待受状態値は１つしかないという問題があった。本発
明は、周辺素子の各々がそのアドレス・デコードの一部
として同一のチップ・セレクト（例えば、CS0 ）を使用
する場合に、異なる回数の待受状態の使用を可能にす
る。図５に示すシステム２００の実施例では、チップ・
セレクト信号CS0 は、ＲＡＭ６６および周辺層６４双方
に供給される。デコーダ６２はアドレス線A14 ，A15 を
受け、所与のバス・サイクルの間に周辺素子６４，６６
のどちらを選択するのかをデコードするために用いられ
る。本発明は、三状態バッファ６０を用いて、データ端
子D0，D1，D2を通じて、データ処理システム１０に待受
状態値を返送する。三状態バッファ６０への待受状態パ
ルス入力は、チップ・セレクト信号CS0 もアサートされ
ているＴ４の間でのみアサートされることを注記してお
く。図５に示すシステム２００はD0，D1，D2データ・バ
ス端子８２を用いて待受状態値をデータ処理システム１
０に供給するが、本発明の別の実施例では、いずれの数
のデータ・バス端子８２を使用してもよく、あるいはデ
ータ・バス端子８２以外のデータ処理システム１０の端
子を使用してもよい。
【００３９】システム２００は３つの周辺素子、即ち、
プログラム・メモリ６８，ＲＡＭ６６，および周辺素子
６４のみを有するものとして示されているが、本発明の
別の実施例はあらゆる数の周辺素子を含むことができ
る。同様に、これらの周辺素子は、０からＮまでのあら
ゆる回数の待受状態を要求してもよい。本発明の別の実
施例では、三状態バッファ６０は、プログラム可能なア
レイ状論理回路，プログラム可能な論理回路アレイ，ゲ
ート・アレイ等を含む、三状態が可能な出力を有するい
ずれかのタイプの論理ゲートまたはゲート群とすること
ができる。図５において、チップ・セレクト信号CS0 は
ＲＡＭ６６および周辺素子６４双方に結合されており、
したがって、ＲＡＭ６６または周辺素子６４のいずれか
のアドレス空間がアドレス・バス８３上で駆動されると
きに、チップ・セレクト信号CS0 がアサートされること
を注記しておく。次に、アドレス線A14 ，A15 をデコー
ドし、ＲＡＭ６６または周辺素子６４の一方のみを選択
するために用いる。
プログラム・メモリ６８，ＲＡＭ６６，および周辺素子
６４のみを有するものとして示されているが、本発明の
別の実施例はあらゆる数の周辺素子を含むことができ
る。同様に、これらの周辺素子は、０からＮまでのあら
ゆる回数の待受状態を要求してもよい。本発明の別の実
施例では、三状態バッファ６０は、プログラム可能なア
レイ状論理回路，プログラム可能な論理回路アレイ，ゲ
ート・アレイ等を含む、三状態が可能な出力を有するい
ずれかのタイプの論理ゲートまたはゲート群とすること
ができる。図５において、チップ・セレクト信号CS0 は
ＲＡＭ６６および周辺素子６４双方に結合されており、
したがって、ＲＡＭ６６または周辺素子６４のいずれか
のアドレス空間がアドレス・バス８３上で駆動されると
きに、チップ・セレクト信号CS0 がアサートされること
を注記しておく。次に、アドレス線A14 ，A15 をデコー
ドし、ＲＡＭ６６または周辺素子６４の一方のみを選択
するために用いる。
【００４０】図５に示す例では、D0ないしD2上で駆動さ
れる二進値は、二進値％０００ないし二進値％１１１ま
での二進値である。D0ないしD2上で駆動される二進値
は、データ処理システム１０によって与えられる待受状
態の回数を決定するために用いられる。二進値％０００
がD0ないしD2上で駆動される場合、０回の待受状態が挿
入される。十進数の４に対応する二進値％１００がD0な
いしD2上で駆動される場合、４回の待受状態が挿入され
る。本発明の別の実施例では、データ処理システム１０
の端子上で、上述とは別の待受状態回数をエンコードす
ることも可能である。重要なのは、外部論理回路（例え
ば、図５および図６における三状態バッファ６０）によ
って駆動される待受状態値と、データ処理システム１０
によって挿入される待受状態の可能な回数との間に所定
のマッピングがあることである。次に図６を参照する
と、本発明はシステム３００において利用されており、
この場合、チップ・セレクト信号CS0 を用いて、８つま
での周辺素子がデコード可能となっている。これら８つ
の周辺素子の各々は、データ端子D0，D1，D2を通じてデ
ータ処理システム１０に待受状態値を供給することによ
って、異なる回数の待受状態を要求することができる。
デコード回路６３を用いることによって、チップ・セレ
クトCS0 のアドレス範囲内において、チップ・セレクト
０のアドレス空間を最大８つのサブ・ブロックにデコー
ドする。アドレス範囲レジスタ４８を用いて、チップ・
セレクトCS0 のアドレス範囲をプログラム可能に選択す
ることを注記しておく。アドレス信号を三状態バッファ
６０への入力としてマッピングすることによって、チッ
プ・セレクトCS0 のアドレス範囲の各サブ・ブロックと
関連する待受状態回数を決定する。その結果、各外部周
辺素子は、異なる回数の待受状態を有するようにプログ
ラム可能となる。三状態バッファ６０は、データ端子D
0，D1，D2を通じて、実際に待受状態値をデータ処理シ
ステム１０に返送する回路である。
れる二進値は、二進値％０００ないし二進値％１１１ま
での二進値である。D0ないしD2上で駆動される二進値
は、データ処理システム１０によって与えられる待受状
態の回数を決定するために用いられる。二進値％０００
がD0ないしD2上で駆動される場合、０回の待受状態が挿
入される。十進数の４に対応する二進値％１００がD0な
いしD2上で駆動される場合、４回の待受状態が挿入され
る。本発明の別の実施例では、データ処理システム１０
の端子上で、上述とは別の待受状態回数をエンコードす
ることも可能である。重要なのは、外部論理回路（例え
ば、図５および図６における三状態バッファ６０）によ
って駆動される待受状態値と、データ処理システム１０
によって挿入される待受状態の可能な回数との間に所定
のマッピングがあることである。次に図６を参照する
と、本発明はシステム３００において利用されており、
この場合、チップ・セレクト信号CS0 を用いて、８つま
での周辺素子がデコード可能となっている。これら８つ
の周辺素子の各々は、データ端子D0，D1，D2を通じてデ
ータ処理システム１０に待受状態値を供給することによ
って、異なる回数の待受状態を要求することができる。
デコード回路６３を用いることによって、チップ・セレ
クトCS0 のアドレス範囲内において、チップ・セレクト
０のアドレス空間を最大８つのサブ・ブロックにデコー
ドする。アドレス範囲レジスタ４８を用いて、チップ・
セレクトCS0 のアドレス範囲をプログラム可能に選択す
ることを注記しておく。アドレス信号を三状態バッファ
６０への入力としてマッピングすることによって、チッ
プ・セレクトCS0 のアドレス範囲の各サブ・ブロックと
関連する待受状態回数を決定する。その結果、各外部周
辺素子は、異なる回数の待受状態を有するようにプログ
ラム可能となる。三状態バッファ６０は、データ端子D
0，D1，D2を通じて、実際に待受状態値をデータ処理シ
ステム１０に返送する回路である。
【００４１】デコード回路６３および三状態バッファ６
０への入力として示したアドレス信号は、アドレス信号
A12 ，A13 ，A14 であるが、アドレス信号線８３の１つ
以上のいずれの信号でもその代わりに使用可能である。
システム３００の別の実施例は、三状態バッファ６０の
入力の１つ以上において、反転器のような論理ゲートを
含んでもよい。これによって異なる待受状態値パターン
を生成し、データ処理システム１０のデータ端子D0，D
1，D2上に返送することにより、異なる回数の待受状態
を対応する周辺素子に使用する。加えて、本発明の別の
実施例は、データ端子８２の選択されたものに供給され
る１または０の数をカウントし、挿入する待受状態回数
を決定することも可能である。
０への入力として示したアドレス信号は、アドレス信号
A12 ，A13 ，A14 であるが、アドレス信号線８３の１つ
以上のいずれの信号でもその代わりに使用可能である。
システム３００の別の実施例は、三状態バッファ６０の
入力の１つ以上において、反転器のような論理ゲートを
含んでもよい。これによって異なる待受状態値パターン
を生成し、データ処理システム１０のデータ端子D0，D
1，D2上に返送することにより、異なる回数の待受状態
を対応する周辺素子に使用する。加えて、本発明の別の
実施例は、データ端子８２の選択されたものに供給され
る１または０の数をカウントし、挿入する待受状態回数
を決定することも可能である。
【００４２】尚、図５および図６に示した例はボード上
でのチップ・セレクト信号の発生を採用したが、本発明
はボード上でチップ・セレクト信号を供給する必要はな
く、代わりに、アドレス線を直接デコードして、待受状
態値３９をデータ処理システム１０に供給してもよい。
チップ・セレクト信号を用いることの利点は、データ処
理システム１０外部において行わなければならないデコ
ーディングが、少なくて済むことである。図５および図
６に示したシステムは、データ処理システム１０が供給
する待受状態パルス８１を使用したが、本発明の別の実
施例では、他の方法を用いて、データ処理システム１０
の端子上の待受状態値３９をいつ駆動するかを三状態バ
ッファ６０に指示してもよい。
でのチップ・セレクト信号の発生を採用したが、本発明
はボード上でチップ・セレクト信号を供給する必要はな
く、代わりに、アドレス線を直接デコードして、待受状
態値３９をデータ処理システム１０に供給してもよい。
チップ・セレクト信号を用いることの利点は、データ処
理システム１０外部において行わなければならないデコ
ーディングが、少なくて済むことである。図５および図
６に示したシステムは、データ処理システム１０が供給
する待受状態パルス８１を使用したが、本発明の別の実
施例では、他の方法を用いて、データ処理システム１０
の端子上の待受状態値３９をいつ駆動するかを三状態バ
ッファ６０に指示してもよい。
【００４３】以上、本発明をその具体的な実施例を参照
しながら示しかつ説明したが、更に別の変更や改良を当
業者には想起されよう。例えば、本発明の別の実施例で
は、データ処理システム１０は、外部バス端子７２を含
み、バス・サイクル毎に１回以上の待受状態を選択的挿
入可能であり、この待受状態の回数をデータ処理システ
ム１０外部から供給可能な、あらゆるタイプのデータ処
理システムとすることができる。一実施例では、データ
処理システム１０はマイクロコンピュータ集積回路とす
ることができる。本発明の別の実施例では、データ処理
システム１０は、図１に示したものとは異なる回路ブロ
ックを有するものでもよい。加えて、本発明の別の実施
例では、外部バス端子７２は、システム統合回路１６の
一部として含ませなくてもよく、データ処理システム１
０内のいずれかの場所に配置すればよい。本発明の別の
実施例は、固定トランザクション(fixed transaction)
，パイプライン型(pipelined),非パイプライン型(non-
pipelined) ，およびその他のバス・タイプを含む、広
範囲の様々な非多重バス・タイプと共に用いることも可
能である。
しながら示しかつ説明したが、更に別の変更や改良を当
業者には想起されよう。例えば、本発明の別の実施例で
は、データ処理システム１０は、外部バス端子７２を含
み、バス・サイクル毎に１回以上の待受状態を選択的挿
入可能であり、この待受状態の回数をデータ処理システ
ム１０外部から供給可能な、あらゆるタイプのデータ処
理システムとすることができる。一実施例では、データ
処理システム１０はマイクロコンピュータ集積回路とす
ることができる。本発明の別の実施例では、データ処理
システム１０は、図１に示したものとは異なる回路ブロ
ックを有するものでもよい。加えて、本発明の別の実施
例では、外部バス端子７２は、システム統合回路１６の
一部として含ませなくてもよく、データ処理システム１
０内のいずれかの場所に配置すればよい。本発明の別の
実施例は、固定トランザクション(fixed transaction)
，パイプライン型(pipelined),非パイプライン型(non-
pipelined) ，およびその他のバス・タイプを含む、広
範囲の様々な非多重バス・タイプと共に用いることも可
能である。
【００４４】本発明の別の実施例では、チップ・セレク
ト発生回路７０およびチップ・セレクト端子７３を実施
しなくてもよいことを注記しておく。その結果、各バス
・サイクルの間１種類の選択された回数の待受状態を挿
入することができるが、対応するチップ・セレクト信号
はアサートされない。あるいは、チップ・セレクト発生
回路７０はチップ・セレクト信号を発生してもよいが、
しかしながら、チップ・セレクト端子７３を実施しない
か、あるいはデータ処理システム１０外部にチップ・セ
レクト信号を転送する以外の機能のために用いてもよ
い。
ト発生回路７０およびチップ・セレクト端子７３を実施
しなくてもよいことを注記しておく。その結果、各バス
・サイクルの間１種類の選択された回数の待受状態を挿
入することができるが、対応するチップ・セレクト信号
はアサートされない。あるいは、チップ・セレクト発生
回路７０はチップ・セレクト信号を発生してもよいが、
しかしながら、チップ・セレクト端子７３を実施しない
か、あるいはデータ処理システム１０外部にチップ・セ
レクト信号を転送する以外の機能のために用いてもよ
い。
【００４５】尚、比較器４２（図２参照）によって一致
信号がアサートされずに、バス・サイクルが開始された
場合、本発明の実施例の中には、そのバス・サイクルの
間に所定回数の待受状態を挿入することをデフォルトと
するものがある。しかしながら、本発明の別の実施例で
は、デフォルトはユーザがプログラム可能であってもよ
く、あるいはかかる場合に待受状態の挿入をしなくても
よい。
信号がアサートされずに、バス・サイクルが開始された
場合、本発明の実施例の中には、そのバス・サイクルの
間に所定回数の待受状態を挿入することをデフォルトと
するものがある。しかしながら、本発明の別の実施例で
は、デフォルトはユーザがプログラム可能であってもよ
く、あるいはかかる場合に待受状態の挿入をしなくても
よい。
【００４６】本発明の実施例の中には、データ処理シス
テム１０に供給される待受状態値は、代わりに、アイド
ル状態値としてもよく、この場合、データ処理システム
１０は、このアイドル状態値を用いて、現バス・サイク
ルの終了時に挿入すべきアイドル状態即ちアイドル・ク
ロックの数を決定する。このように、本発明の異なる実
施例では、外部回路がデータ処理システム１０に供給す
る値は、待受状態値でも、アイドル状態値でもよく、あ
るいは、挿入すべき遅延の長さをデータ処理システム１
０に示す他のあらゆるタイプの遅延信号でもよい。本発
明の別の実施例は、１つ以上の信号をデータ処理システ
ム１０に供給することにより、遅延の種類（例えば、待
受状態，アイドル状態，または他の遅延）をも示すこと
もでき、遅延値自体（例えば、待受状態値，アイドル状
態値，またはその他の遅延値）は要求される遅延の長さ
を示す。
テム１０に供給される待受状態値は、代わりに、アイド
ル状態値としてもよく、この場合、データ処理システム
１０は、このアイドル状態値を用いて、現バス・サイク
ルの終了時に挿入すべきアイドル状態即ちアイドル・ク
ロックの数を決定する。このように、本発明の異なる実
施例では、外部回路がデータ処理システム１０に供給す
る値は、待受状態値でも、アイドル状態値でもよく、あ
るいは、挿入すべき遅延の長さをデータ処理システム１
０に示す他のあらゆるタイプの遅延信号でもよい。本発
明の別の実施例は、１つ以上の信号をデータ処理システ
ム１０に供給することにより、遅延の種類（例えば、待
受状態，アイドル状態，または他の遅延）をも示すこと
もでき、遅延値自体（例えば、待受状態値，アイドル状
態値，またはその他の遅延値）は要求される遅延の長さ
を示す。
【００４７】したがって、本発明はここに示した特定形
態に限定されるのではなく、特許請求の範囲は、本発明
の範囲から逸脱しない全ての変更に該当することは理解
されよう。
態に限定されるのではなく、特許請求の範囲は、本発明
の範囲から逸脱しない全ての変更に該当することは理解
されよう。
【図１】本発明の一実施例によるデータ処理システム１
０を示すブロック図。
０を示すブロック図。
【図２】本発明の一実施例による図１のシステム統合回
路１６の一部を示すブロック図。
路１６の一部を示すブロック図。
【図３】従来技術のデータ処理システムにおける信号の
タイミング方式を示すタイミング図。
タイミング方式を示すタイミング図。
【図４】本発明の一実施例によるデータ処理システム１
０における信号のタイミング方式を示すタイミング図。
０における信号のタイミング方式を示すタイミング図。
【図５】本発明の一実施例によるシステム２００を示す
回路図。
回路図。
【図６】本発明の一実施例によるシステム３００を示す
回路図。
回路図。
１０ データ処理システム １２ 中央演算装置（ＣＰＵ） １４ タイマ回路 １６ システム統合回路 １８ 直列回路 ２０ Ａ／Ｄ変換回路 ２２ スタティック・ランダム・アクセス・メモリ ２４，２６，２８，３０，３２，３４ 集積回路端子 ３６ バス ４０ バス・インターフェース回路 ４２ 比較回路 ４４ レジスタ ４６ オプション・レジスタ ４８ アドレス範囲レジスタ ５４ アドレス信号導体 ５６ データ信号導体 ５８ 制御信号導体 ６０ 三状態バッファ ６１ 周辺素子 ６２ デコード回路 ６３ デコード回路 ６４ 周辺素子 ６５ 周辺素子 ６６ ランダム・アクセス・メモリ（ＲＡＭ） ６７ プログラム・メモリ ６８ プログラム・メモリ ７０ チップ・セレクト発生回路 ７３ チップ・セレクト端子 ７６ オプション信号導体 ７８ アドレス信号導体 ８０ 制御端子 ８１ 待受状態パルス端子 ８２ データ端子 ８３ アドレス端子 ８５ 制御信号線 ８６ 待受状態パルス信号 ８７ データ信号線 ８８ アドレス信号線 ９０ 待受状態決定回路 ９１ 一致信号線 １５２ 制御回路 １５６ 外部バス回路 ２００ システム ３００ システム ４００ 導体４００
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴードン・ダブリュ・マッキンノン 英国スコットランド、エルスキン、ハゼル ウッド、サンダイランズ・アベニュー18
Claims (3)
- 【請求項１】複数のアドレス・バス端子と、複数のデー
タ・バス端子とを有するデータ・プロセッサにおいて、
待受状態を判定する方法であって：バス・サイクルの間
に、前記複数のアドレス・バス端子を通じて、前記デー
タ・プロセッサ外部に第１アドレス値を供給する段階；
前記データ・プロセッサ外部から、第１待受状態値を受
信する段階；および前記第１待受状態値の受信に応答し
て、前記データ・プロセッサを通じて、前記第１待受状
態値に対応する第１の回数の待受状態を与える段階；か
ら成ることを特徴とする方法。 - 【請求項２】データ処理システムであって：プロセッ
サ；前記プロセッサに結合された複数の第１バス端子で
あって、前記データ処理システム外部に複数のアドレス
信号を供給する複数の第１バス端子；前記プロセッサに
結合された複数の第２バス端子であって、ライト・アク
セスに対して前記データ処理システム外部に複数のデー
タ信号を供給し、リード・アクセスに対して前記データ
処理システム外部から前記複数のデータ信号を受信する
前記複数の第２バス端子；バス・サイクルの間、前記デ
ータ処理システム外部から待受状態値を受信する待受状
態判定回路；および前記待受状態決定回路に結合された
制御回路であって、前記待受状態値を受信し、選択され
た待受状態数だけ前記バス・サイクルを遅らせ、前記選
択された待受状態数は前記待受状態値により決定される
制御回路；から成ることを特徴とするデータ処理システ
ム。 - 【請求項３】チップ・セレクト信号，複数のアドレス・
バス端子および複数のデータ・バス端子を有するデータ
・プロセッサにおいて待受状態を与える方法であって：
バス・サイクルの間、前記複数のアドレス・バス端子を
通じて、前記データ・プロセッサ外部に第１アドレス値
を供給する段階；待受状態パルスを供給する段階；前記
バス・サイクルの開始時に、前記データ・プロセッサ外
部から第１待受状態値を受信する段階；前記第１待受状
態値の受信に応答して、前記データ・プロセッサを通じ
て、前記第１待受状態値に対応する第１の回数の待受状
態を与える段階；および前記第１待受状態値の受信に応
答して、ライト・アクセスに対して、前記複数のデータ
・バス端子を通じて前記データ・プロセッサ外部に第１
データ値を供給し、リード・アクセスに対して、前記複
数のデータ・バス端子を通じて前記データ・プロセッサ
外部から第１データ値を受信する段階であって、前記第
１データ値が前記第１アドレス値に付随する、段階；か
ら成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/645,014 US5854944A (en) | 1996-05-09 | 1996-05-09 | Method and apparatus for determining wait states on a per cycle basis in a data processing system |
| US645014 | 1996-05-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091579A true JPH1091579A (ja) | 1998-04-10 |
| JP3740250B2 JP3740250B2 (ja) | 2006-02-01 |
Family
ID=24587295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13297097A Expired - Fee Related JP3740250B2 (ja) | 1996-05-09 | 1997-05-08 | データ・プロセッサにおいてサイクル毎に待受状態を判定する方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5854944A (ja) |
| EP (1) | EP0806729B1 (ja) |
| JP (1) | JP3740250B2 (ja) |
| DE (1) | DE69710515T2 (ja) |
| HK (1) | HK1003665A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6890207B2 (en) | 2001-10-02 | 2005-05-10 | Canon Kabushiki Kaisha | Connector and electronic device and information processing apparatus using said connector |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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