JPH1091471A - 集積化デジタル処理装置及びその動作試験方法 - Google Patents
集積化デジタル処理装置及びその動作試験方法Info
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- JPH1091471A JPH1091471A JP9106187A JP10618797A JPH1091471A JP H1091471 A JPH1091471 A JP H1091471A JP 9106187 A JP9106187 A JP 9106187A JP 10618797 A JP10618797 A JP 10618797A JP H1091471 A JPH1091471 A JP H1091471A
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- Japan
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- circuit
- external memory
- processor
- processing device
- memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 集積化されたデジタル処理装置１０内のどの
回路が、この処理装置内のメモリ調停回路１６を介して
外部メモリ１２をアクセスしているかの情報を得る。 【解決手段】 デジタル処理装置内に、複数のデジタル
・プロセッサ回路１４と、どの回路が外部メモリにアク
セスしたかを判断する調停回路１６と、この調停回路に
結合されたタグ接続部４８とを設ける。タグ接続部の信
号は、どの回路が外部メモリをアクセスしているかを表
す。調停回路とタグ接続部との間にデコードを設け、タ
グ接続部の数を減らす。
回路が、この処理装置内のメモリ調停回路１６を介して
外部メモリ１２をアクセスしているかの情報を得る。 【解決手段】 デジタル処理装置内に、複数のデジタル
・プロセッサ回路１４と、どの回路が外部メモリにアク
セスしたかを判断する調停回路１６と、この調停回路に
結合されたタグ接続部４８とを設ける。タグ接続部の信
号は、どの回路が外部メモリをアクセスしているかを表
す。調停回路とタグ接続部との間にデコードを設け、タ
グ接続部の数を減らす。
Description
【０００１】
【発明の属する技術分野】本発明は、外部メモリとのイ
ンタフェースを行う集積化デジタル処理装置及びその動
作を試験する方法、特に、多くのデジタル・プロセッサ
回路を含んだ処理装置の構成及び動作に関する。
ンタフェースを行う集積化デジタル処理装置及びその動
作を試験する方法、特に、多くのデジタル・プロセッサ
回路を含んだ処理装置の構成及び動作に関する。
【０００２】
【従来の技術】デジタル信号処理タスクを実行するため
に多数のデジタル・プロセッサ回路を用いることが望ま
しいデジタル信号処理アプリケーションがある。例え
ば、オシロスコープにおいて、信号波形の異なる部分を
表す個別のデータに対して、本質的にはパラレルで動作
する多数のデジタル・プロセッサ回路を用いることが望
ましい。多数のプロセッサ回路を単一の処理装置に集積
化して「集積回路」とし、場所を節約すると共に、集積
回路の他の周知の利点を利用することも望ましい。
に多数のデジタル・プロセッサ回路を用いることが望ま
しいデジタル信号処理アプリケーションがある。例え
ば、オシロスコープにおいて、信号波形の異なる部分を
表す個別のデータに対して、本質的にはパラレルで動作
する多数のデジタル・プロセッサ回路を用いることが望
ましい。多数のプロセッサ回路を単一の処理装置に集積
化して「集積回路」とし、場所を節約すると共に、集積
回路の他の周知の利点を利用することも望ましい。
【０００３】典型的には、マルチ・プロセッサ回路を集
積化したデジタル処理装置は、外部メモリと通信を行え
るようになっている。このため、デジタル処理装置は、
所定時点にどのプロセッサ装置が外部メモリにアクセス
したかを判断するメモリ・アクセス調停（アービトレー
ション）回路も含んでいる。
積化したデジタル処理装置は、外部メモリと通信を行え
るようになっている。このため、デジタル処理装置は、
所定時点にどのプロセッサ装置が外部メモリにアクセス
したかを判断するメモリ・アクセス調停（アービトレー
ション）回路も含んでいる。
【０００４】外部メモリがダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）素子の形式の場合、従来技
術で既知のように、メモリ・リフレッシュ回路が必要で
ある。典型的には、このメモリ・リフレッシュ回路は、
集積化されたデジタル処理装置内に含まれている。この
場合、メモリ・アクセス用調停回路は、いつメモリ・リ
フレッシュ回路が外部メモリをアクセスしたかも判断す
る。
クセス・メモリ（ＤＲＡＭ）素子の形式の場合、従来技
術で既知のように、メモリ・リフレッシュ回路が必要で
ある。典型的には、このメモリ・リフレッシュ回路は、
集積化されたデジタル処理装置内に含まれている。この
場合、メモリ・アクセス用調停回路は、いつメモリ・リ
フレッシュ回路が外部メモリをアクセスしたかも判断す
る。
【０００５】
【発明が解決しようとする課題】マルチ・プロセッサ回
路集積化デジタル処理装置内の多数のプロセッサ回路
は、典型的には、比較的特殊化された処理能力を備えて
おり、より強力な外部デジタル・プロセッサ回路と共に
利用される。しかしながら、外部プロセッサは、内部処
理回路と同じデータに対して動作するので、集積化処理
回路の外部メモリにアクセスする必要があり、内部プロ
セッサ回路及び任意のメモリ・リフレッシュ回路と競合
してアクセスを行わなければならない。このため、集積
化したデジタル処理装置を外部メモリのアクセス接続部
と共に設けて、外部プロセッサ回路が調停回路を介して
外部メモリにアクセスできるようにする。
路集積化デジタル処理装置内の多数のプロセッサ回路
は、典型的には、比較的特殊化された処理能力を備えて
おり、より強力な外部デジタル・プロセッサ回路と共に
利用される。しかしながら、外部プロセッサは、内部処
理回路と同じデータに対して動作するので、集積化処理
回路の外部メモリにアクセスする必要があり、内部プロ
セッサ回路及び任意のメモリ・リフレッシュ回路と競合
してアクセスを行わなければならない。このため、集積
化したデジタル処理装置を外部メモリのアクセス接続部
と共に設けて、外部プロセッサ回路が調停回路を介して
外部メモリにアクセスできるようにする。
【０００６】上述の如く、多数のデジタル・プロセッサ
回路の大規模集積化には利点があるが、欠点もある。そ
の欠点とは、マルチ・プロセッサ装置を用いたデジタル
処理システムの動作を試験するのが難しいことである。
これは、ピン接続の数が制限された単一の集積回路内に
複数の個別プロセッサ回路が埋め込まれているためであ
る。例えば、ロジック・アナライザ装置を処理装置の外
部メモリ・アクセス接続部に接続して、外部メモリ・ア
クセス信号の状態を判断できるが、どの内部プロセッ
サ、メモリ・リフレッシュ回路又は外部プロセッサ回路
が外部メモリをアクセスしているかを示すことができな
い。この理由により、不可能でないにしても、いくつか
の問題を診断することが困難であった。
回路の大規模集積化には利点があるが、欠点もある。そ
の欠点とは、マルチ・プロセッサ装置を用いたデジタル
処理システムの動作を試験するのが難しいことである。
これは、ピン接続の数が制限された単一の集積回路内に
複数の個別プロセッサ回路が埋め込まれているためであ
る。例えば、ロジック・アナライザ装置を処理装置の外
部メモリ・アクセス接続部に接続して、外部メモリ・ア
クセス信号の状態を判断できるが、どの内部プロセッ
サ、メモリ・リフレッシュ回路又は外部プロセッサ回路
が外部メモリをアクセスしているかを示すことができな
い。この理由により、不可能でないにしても、いくつか
の問題を診断することが困難であった。
【０００７】よって、どの回路が内部のメモリ用調停回
路を介して外部メモリをアクセスしているかの情報を提
供する集積化マルチ処理装置が必要であると共に、どの
回路が所定時点に外部メモリをアクセスしているかの情
報を示して、集積化マルチ処理装置を用いるデジタル処
理システムを試験する方法が必要である。
路を介して外部メモリをアクセスしているかの情報を提
供する集積化マルチ処理装置が必要であると共に、どの
回路が所定時点に外部メモリをアクセスしているかの情
報を示して、集積化マルチ処理装置を用いるデジタル処
理システムを試験する方法が必要である。
【０００８】したがって、本発明の目的は、新規で改良
されたデジタル処理装置と、その動作を試験する方法と
の提供にある。
されたデジタル処理装置と、その動作を試験する方法と
の提供にある。
【０００９】本発明の他の目的は、どの回路が外部メモ
リを任意の瞬間にアクセスしているかを示す外部アクセ
ス可能な信号を発生することができ、外部メモリと共に
用いる集積化デジタル処理装置の提供にある。
リを任意の瞬間にアクセスしているかを示す外部アクセ
ス可能な信号を発生することができ、外部メモリと共に
用いる集積化デジタル処理装置の提供にある。
【００１０】本発明の別の目的は、外部ＤＲＡＭと一緒
に用い、ＤＲＡＭリフレッシュ・ロジック回路と、１個
又はそれ以上のデジタル・プロセッサ回路とを含み、任
意の瞬間にどの回路が外部ＤＲＡＭをアクセスしたかを
示す外部アクセス可能な信号を発生する集積化デジタル
処理装置の提供にある。
に用い、ＤＲＡＭリフレッシュ・ロジック回路と、１個
又はそれ以上のデジタル・プロセッサ回路とを含み、任
意の瞬間にどの回路が外部ＤＲＡＭをアクセスしたかを
示す外部アクセス可能な信号を発生する集積化デジタル
処理装置の提供にある。
【００１１】本発明の更に別の目的は、外部メモリと共
に用い、外部プロセッサ及び１個又はそれ以上の内部デ
ジタル・プロセッサ回路からのメモリ・アクセス信号を
受ける外部アクセス可能な接続部を含み、任意の瞬間に
どの回路が外部メモリをアクセスしたかを示す外部アク
セス可能な信号を発生する集積化デジタル処理装置の提
供にある。
に用い、外部プロセッサ及び１個又はそれ以上の内部デ
ジタル・プロセッサ回路からのメモリ・アクセス信号を
受ける外部アクセス可能な接続部を含み、任意の瞬間に
どの回路が外部メモリをアクセスしたかを示す外部アク
セス可能な信号を発生する集積化デジタル処理装置の提
供にある。
【００１２】本発明の他の目的は、任意の瞬間に可能性
のある複数の回路のどれが外部メモリをアクセスしたか
を判断して、集積化デジタル処理装置の動作を試験する
方法の提供にある。
のある複数の回路のどれが外部メモリをアクセスしたか
を判断して、集積化デジタル処理装置の動作を試験する
方法の提供にある。
【００１３】
【課題を解決するための手段】本発明は、上述の課題を
解決し、上述の必要性を満たすために、本明細書で「タ
グ」接続部と呼ぶ外部アクセス可能な接続部を有する集
積化マルチ・デジタル処理装置を提供する。この集積化
マルチ・デジタル処理装置は、この処理装置が用いる外
部メモリにどの回路がアクセスしているかを表す信号を
発生する。通常は、外部メモリは、ＤＲＡＭである。好
適には、この処理装置は、複数のデジタル・プロセッサ
回路と、ＤＲＡＭリフレッシュ・ロジック回路と、外部
プロセッサからのメモリ・アクセス信号を受ける外部ア
クセス可能な接続部と、これらデジタル・プロセッサ回
路、リフレッシュ・ロジック回路又は外部プロセッサの
いずれが外部メモリをアクセスしたかを判断する調停回
路とを具えている。タグ接続部のこれら信号は、調停回
路により発生され、任意の瞬間に上述のどの回路が外部
メモリをアクセスしたかを示す。好適には、Ｍ対Ｎライ
ン・デコードを調停回路及び外部アクセス可能タグ接続
部の間に設けて、外部メモリにアクセスしている回路を
特定するのに必要なタグ接続部の数を最少にする。
解決し、上述の必要性を満たすために、本明細書で「タ
グ」接続部と呼ぶ外部アクセス可能な接続部を有する集
積化マルチ・デジタル処理装置を提供する。この集積化
マルチ・デジタル処理装置は、この処理装置が用いる外
部メモリにどの回路がアクセスしているかを表す信号を
発生する。通常は、外部メモリは、ＤＲＡＭである。好
適には、この処理装置は、複数のデジタル・プロセッサ
回路と、ＤＲＡＭリフレッシュ・ロジック回路と、外部
プロセッサからのメモリ・アクセス信号を受ける外部ア
クセス可能な接続部と、これらデジタル・プロセッサ回
路、リフレッシュ・ロジック回路又は外部プロセッサの
いずれが外部メモリをアクセスしたかを判断する調停回
路とを具えている。タグ接続部のこれら信号は、調停回
路により発生され、任意の瞬間に上述のどの回路が外部
メモリをアクセスしたかを示す。好適には、Ｍ対Ｎライ
ン・デコードを調停回路及び外部アクセス可能タグ接続
部の間に設けて、外部メモリにアクセスしている回路を
特定するのに必要なタグ接続部の数を最少にする。
【００１４】本発明の上述及びその他の目的、特徴及び
利点は、添付図を参照した以下の詳細説明から容易に理
解できよう。
利点は、添付図を参照した以下の詳細説明から容易に理
解できよう。
【００１５】
【発明の実施の形態】図１は、本発明によるデジタル処
理装置のブロック図である。本発明による集積化デジタ
ル処理装置１０は、外部メモリ１２の使用に適応してお
り、好ましくは、複数のデジタル・プロセッサ回路１４
と、これらプロセッサ回路１４のどれが任意の瞬間に外
部メモリ１２をアクセスしているかを判断するメモリ・
アクセス用調停回路１６とを具えている。好ましくは、
外部メモリ１２は、ＤＲＡＭである。ＤＲＡＭに周期的
なリフレッシュが必要なので、処理装置１０は、好まし
くは、プロセッサ回路１４の他に、ＤＲＡＭリフレッシ
ュ・ロジック回路１８も含んでいる。しかし、本発明の
要旨を逸脱することなく、ＤＲＡＭ以外の形式のメモリ
も、本発明の処理装置と共に使用できることが理解でき
よう。従来技術で一般的なように、これら部品は、集積
回路として構成され、そのパッケージにより、外部アク
セス可能な接続部の実際の数が制限される。
理装置のブロック図である。本発明による集積化デジタ
ル処理装置１０は、外部メモリ１２の使用に適応してお
り、好ましくは、複数のデジタル・プロセッサ回路１４
と、これらプロセッサ回路１４のどれが任意の瞬間に外
部メモリ１２をアクセスしているかを判断するメモリ・
アクセス用調停回路１６とを具えている。好ましくは、
外部メモリ１２は、ＤＲＡＭである。ＤＲＡＭに周期的
なリフレッシュが必要なので、処理装置１０は、好まし
くは、プロセッサ回路１４の他に、ＤＲＡＭリフレッシ
ュ・ロジック回路１８も含んでいる。しかし、本発明の
要旨を逸脱することなく、ＤＲＡＭ以外の形式のメモリ
も、本発明の処理装置と共に使用できることが理解でき
よう。従来技術で一般的なように、これら部品は、集積
回路として構成され、そのパッケージにより、外部アク
セス可能な接続部の実際の数が制限される。
【００１６】デジタル・プロセッサ回路１４の各々は、
好ましくは、メモリ・リクエスト信号ライン２０、デー
タ信号ライン２２及びメモリ・アドレス信号ライン２４
を有する。リクエスト信号ライン２０により、調停回路
１６は、いつプロセッサ回路１４が外部メモリ１２のア
クセスを要求したかを知る。調停回路１６は、いつ、こ
れら要求のどれが許可されたかを判断して、対応するプ
ロセッサ回路１４は、そのデータ・ライン２２及びアド
レス・ライン２４を介して外部メモリ１２にアクセスす
る。
好ましくは、メモリ・リクエスト信号ライン２０、デー
タ信号ライン２２及びメモリ・アドレス信号ライン２４
を有する。リクエスト信号ライン２０により、調停回路
１６は、いつプロセッサ回路１４が外部メモリ１２のア
クセスを要求したかを知る。調停回路１６は、いつ、こ
れら要求のどれが許可されたかを判断して、対応するプ
ロセッサ回路１４は、そのデータ・ライン２２及びアド
レス・ライン２４を介して外部メモリ１２にアクセスす
る。
【００１７】集積化したデジタル処理装置１０は、夫々
が外部メモリ制御信号、データ信号及びアドレス信号用
の外部アクセス可能な接続部（接続ライン）２６、２８
及び３０を含んでいる。データ接続部２８及びアドレス
接続部３０は、デジタル・プロセッサ回路１４のデータ
接続部２２アドレス接続部２４に対応している。
が外部メモリ制御信号、データ信号及びアドレス信号用
の外部アクセス可能な接続部（接続ライン）２６、２８
及び３０を含んでいる。データ接続部２８及びアドレス
接続部３０は、デジタル・プロセッサ回路１４のデータ
接続部２２アドレス接続部２４に対応している。
【００１８】リフレッシュ・ロジック回路１８は、好ま
しくは、メモリ・リクエスト信号ライン３２及びリフレ
ッシュ・アドレス信号ライン３４に信号を供給する。リ
クエスト信号ライン３２により、調停回路１６は、いつ
リフレッシュ・ロジック回路１８が外部メモリ１２にア
クセスを要求したかを知ることができる。この調停回路
１６は、リフレッシュ・ロジック回路１８によるアクセ
ス要求に続く最も早い利用可能時点に、このリフレッシ
ュ・ロジック回路１８が外部メモリ１２をアクセスでき
るようにする。
しくは、メモリ・リクエスト信号ライン３２及びリフレ
ッシュ・アドレス信号ライン３４に信号を供給する。リ
クエスト信号ライン３２により、調停回路１６は、いつ
リフレッシュ・ロジック回路１８が外部メモリ１２にア
クセスを要求したかを知ることができる。この調停回路
１６は、リフレッシュ・ロジック回路１８によるアクセ
ス要求に続く最も早い利用可能時点に、このリフレッシ
ュ・ロジック回路１８が外部メモリ１２をアクセスでき
るようにする。
【００１９】好適には、集積化されたデジタル・プロセ
ッサ装置は、外部プロセッサ４２のメモリ・アクセス・
ライン、データ・ライン及びアドレス・ラインの夫々に
接続される外部アクセス可能な接続部３６、３８及び４
０も具えている。これにより、処理装置１０は、一層汎
用的なマイクロプロセッサと共に動作し、外部メモリ１
２へのアクセスや、内部デジタル・プロセッサ回路１４
によるアクセスを内部調停回路１６により調停する。
ッサ装置は、外部プロセッサ４２のメモリ・アクセス・
ライン、データ・ライン及びアドレス・ラインの夫々に
接続される外部アクセス可能な接続部３６、３８及び４
０も具えている。これにより、処理装置１０は、一層汎
用的なマイクロプロセッサと共に動作し、外部メモリ１
２へのアクセスや、内部デジタル・プロセッサ回路１４
によるアクセスを内部調停回路１６により調停する。
【００２０】外部装置をイネーブルして、任意の瞬間に
どの回路が外部メモリ１２をアクセスしたかを判断させ
るために、調停回路１６は、その回路の識別を表す信号
を発生する。すなわち、調停回路１６は、デジタル・プ
ロセッサ回路１４、メモリ・リフレッシュ・ロジック回
路１８又は外部プロセッサ４２のいずれが任意の瞬間に
外部メモリ１２をアクセスしたかを表す信号を発生す
る。既知のロジック設計により、アクセス情報は、外部
メモリ１２をアクセスできる多くの回路に夫々対応する
複数の内部ライン４４の１つのビットとしての行形式で
通常現れるので、好適には、処理装置１０をＭ対Ｎライ
ン・エンコーダ４６と共に設けて、外部メモリ１２をア
クセスする回路を識別するのに必要な外部アクセス可能
な接続部（タグ接続部）４８の数を最少にする。なお、
Ｍは、行情報を与える内部ライン４４の数を表し、Ｎ
は、外部アクセス可能な接続部４８の数を表す。好適に
は、２進エンコードを用いるので、例えば、８本の内部
ライン４４があれば、必要とする外部アクセス可能な接
続部４８は、わずか３本である。
どの回路が外部メモリ１２をアクセスしたかを判断させ
るために、調停回路１６は、その回路の識別を表す信号
を発生する。すなわち、調停回路１６は、デジタル・プ
ロセッサ回路１４、メモリ・リフレッシュ・ロジック回
路１８又は外部プロセッサ４２のいずれが任意の瞬間に
外部メモリ１２をアクセスしたかを表す信号を発生す
る。既知のロジック設計により、アクセス情報は、外部
メモリ１２をアクセスできる多くの回路に夫々対応する
複数の内部ライン４４の１つのビットとしての行形式で
通常現れるので、好適には、処理装置１０をＭ対Ｎライ
ン・エンコーダ４６と共に設けて、外部メモリ１２をア
クセスする回路を識別するのに必要な外部アクセス可能
な接続部（タグ接続部）４８の数を最少にする。なお、
Ｍは、行情報を与える内部ライン４４の数を表し、Ｎ
は、外部アクセス可能な接続部４８の数を表す。好適に
は、２進エンコードを用いるので、例えば、８本の内部
ライン４４があれば、必要とする外部アクセス可能な接
続部４８は、わずか３本である。
【００２１】本発明により、集積化されたデジタル処理
装置１０の動作を試験する好適な方法は、既知の形式の
ロジック・アナライザ５０を用いる。かかるロジック・
アナライザは、ロジック信号ラインに接続されるのに適
した複数のロジック入力ライン５２を有する。これらラ
インの１組５４を外部メモリの制御ライン２６、データ
・ライン２８及びアドレス・ライン３０に夫々接続し
て、任意の瞬間におけるこれらラインのロジック・レベ
ルを表示したり、記録する。さらに、ロジック入力ライ
ン５２の別の１組５６をタグ・ライン（タグ接続部）４
８に接続して、その瞬間にどの装置がそのロジック・レ
ベルを発生したかを判断する試験を行う。ロジック入力
ライン５６を対応するタグ・ラインに接続し、ロジック
入力ライン５２のロジック・レベルを、その瞬間にこれ
らロジック・レベルを発生した装置と相関させて、処理
装置の動作を試験する。
装置１０の動作を試験する好適な方法は、既知の形式の
ロジック・アナライザ５０を用いる。かかるロジック・
アナライザは、ロジック信号ラインに接続されるのに適
した複数のロジック入力ライン５２を有する。これらラ
インの１組５４を外部メモリの制御ライン２６、データ
・ライン２８及びアドレス・ライン３０に夫々接続し
て、任意の瞬間におけるこれらラインのロジック・レベ
ルを表示したり、記録する。さらに、ロジック入力ライ
ン５２の別の１組５６をタグ・ライン（タグ接続部）４
８に接続して、その瞬間にどの装置がそのロジック・レ
ベルを発生したかを判断する試験を行う。ロジック入力
ライン５６を対応するタグ・ラインに接続し、ロジック
入力ライン５２のロジック・レベルを、その瞬間にこれ
らロジック・レベルを発生した装置と相関させて、処理
装置の動作を試験する。
【００２２】さらに、ロジック・アナライザ５０は、好
適には、１組のライン５６が識別した対応装置及び１組
のライン５４のロジック・レベルを表すデータを蓄積す
るメモリを含んでいる。ロジック・アナライザの出力ポ
ート５８のデータを後処理するために、このデータを他
のコンピュータに供給して、そのデータを分析してもよ
い。
適には、１組のライン５６が識別した対応装置及び１組
のライン５４のロジック・レベルを表すデータを蓄積す
るメモリを含んでいる。ロジック・アナライザの出力ポ
ート５８のデータを後処理するために、このデータを他
のコンピュータに供給して、そのデータを分析してもよ
い。
【００２３】本発明の好適実施例について上述したが、
本発明の要旨を逸脱することなく種々の変形変更が可能
であり、本発明は、各構成要素の均等物を排除するもの
ではない。
本発明の要旨を逸脱することなく種々の変形変更が可能
であり、本発明は、各構成要素の均等物を排除するもの
ではない。
【００２４】
【発明の効果】上述の如く本発明によれば、集積化され
たデジタル処理装置内外のどの回路が、この処理装置内
のメモリ調停回路を介して、外部メモリをアクセスして
いるかの情報を得ることができると共に、この情報によ
り集積化マルチ処理装置のデジタル処理システムを試験
できる。
たデジタル処理装置内外のどの回路が、この処理装置内
のメモリ調停回路を介して、外部メモリをアクセスして
いるかの情報を得ることができると共に、この情報によ
り集積化マルチ処理装置のデジタル処理システムを試験
できる。
【図１】本発明によるデジタル処理装置のブロック図で
ある。
ある。
１０ デジタル処理装置 １２ 外部メモリ １４ デジタル・プロセッサ回路 １６ 調停回路 １８ リフレッシュ・ロジック回路 ４２ マイクロプロセッサ ４６ エンコーダ ４８ タグ接続部 ５０ ロジック・アナライザ
フロントページの続き (72)発明者 ジョン・ディアクス アメリカ合衆国 オレゴン州 97005 ビ ーバートン サウスウェスト ワンハンド レッドサーティナインス・アベニュー 1990
Claims (3)
- 【請求項１】 外部メモリと通信を行う集積化デジタル
処理装置であって、 上記デジタル処理装置内に配置された複数のデジタル・
プロセッサ回路と、 どの回路が上記外部メモリにアクセスしたかを判断する
外部メモリ・アクセス用調停回路と、 該調停回路に結合され、どの回路が上記外部メモリにア
クセスしたかを表す信号を発生する１個又はそれ以上の
外部アクセス可能なタグ接続部とを具えた集積化デジタ
ル処理装置。 - 【請求項２】 外部メモリと通信を行い、複数のデジタ
ル・プロセッサ回路を有すると共に、どの回路が上記外
部メモリにアクセスしたかを判断する外部メモリ・アク
セス用調停回路を有する集積化デジタル処理装置であっ
て、 上記調停回路に結合され、どの回路が上記外部メモリに
アクセスしたかを表す信号を発生する１個又はそれ以上
の外部アクセス可能なタグ接続部を具えた集積化デジタ
ル処理装置。 - 【請求項３】 外部メモリと通信を行い、複数のデジタ
ル・プロセッサ回路を有すると共に、どの回路が上記外
部メモリにアクセスしたかを判断する外部メモリ・アク
セス用調停回路を有する集積化デジタル処理装置と、外
部メモリの接続部を介して上記デジタル処理装置に結合
されたメモリ回路とを具えたデジタル処理システムの動
作を試験する方法であって、 上記処理装置の外部にアクセス可能な上記調停回路にタ
グ接続を行い、どの回路が上記外部メモリにアクセスし
たかを表す信号を発生し、 上記外部メモリの接続部における信号を検出しながら、
上記タグ接続部の信号を検出して、どの回路が上記外部
メモリにアクセスしたかを判断することを特徴とする動
作試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/638,058 US5771345A (en) | 1996-04-25 | 1996-04-25 | Integrated digital processing device and method for examining the operation thereof |
| US08/638,058 | 1996-04-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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