JPH1084352A - 異常状態伝送方法及びその装置 - Google Patents
異常状態伝送方法及びその装置Info
- Publication number
- JPH1084352A JPH1084352A JP8237861A JP23786196A JPH1084352A JP H1084352 A JPH1084352 A JP H1084352A JP 8237861 A JP8237861 A JP 8237861A JP 23786196 A JP23786196 A JP 23786196A JP H1084352 A JPH1084352 A JP H1084352A
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- JP
- Japan
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- station
- secondary station
- transmission
- cpu
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- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 ホットラインを張ることなく、既設の伝送路
を用いて二次局側のＣＰＵの異常を一次局へ伝える。 【解決手段】 一次局と複数の二次局との間で一定周期
で通信を行うトークンパッシング方式の伝送路に於い
て、二次局２０側に於いてはＣＰＵ２７が一定周期で起
動するウオッチドッグタイマの信号でラインドライバー
の出力をディスエーブルすることでＣＰＵの故障に伴う
ウオッチタイマーエラーを一次局１０に伝え、一次局は
二次局からの受信タイミングでスケルチ信号を監視し二
次局からの伝送が行われていない状態をラッチし二次局
側のＣＰＵ２７の異常を検出することを特徴とする異常
状態伝送方法。
を用いて二次局側のＣＰＵの異常を一次局へ伝える。 【解決手段】 一次局と複数の二次局との間で一定周期
で通信を行うトークンパッシング方式の伝送路に於い
て、二次局２０側に於いてはＣＰＵ２７が一定周期で起
動するウオッチドッグタイマの信号でラインドライバー
の出力をディスエーブルすることでＣＰＵの故障に伴う
ウオッチタイマーエラーを一次局１０に伝え、一次局は
二次局からの受信タイミングでスケルチ信号を監視し二
次局からの伝送が行われていない状態をラッチし二次局
側のＣＰＵ２７の異常を検出することを特徴とする異常
状態伝送方法。
Description
【０００１】
【発明の属する技術分野】本発明は、一次局、二次局間
で伝送路を用いて通信を行なう伝送システムにおいて、
通常の伝送に加えて特に、二次局側のＣＰＵ等の異常を
伝送路を介して一次局側に送信し、一次局側で検出する
ことのできる異常状態伝送技術に関する。
で伝送路を用いて通信を行なう伝送システムにおいて、
通常の伝送に加えて特に、二次局側のＣＰＵ等の異常を
伝送路を介して一次局側に送信し、一次局側で検出する
ことのできる異常状態伝送技術に関する。
【０００２】
【従来の技術】従来、一次局と複数の二次局との間で一
定周期で通信を行うトークンパッシング方式において、
二次局のＣＰＵの異常を伝える手法としては二次局側の
異常を伝えるホットラインを伝送路とは別に敷設してい
た。
定周期で通信を行うトークンパッシング方式において、
二次局のＣＰＵの異常を伝える手法としては二次局側の
異常を伝えるホットラインを伝送路とは別に敷設してい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、伝送路
として光フアイバーを使用したり、また長距離を伝送す
る場合など、別にホットライン用の信号線を張ることは
工事、時間、費用等に問題が有り、そのために、ホット
ラインを張らない適切な方法で二次局側のＣＰＵの異常
を一次局へ伝えたいという要求がある。本発明の課題
は、ホットラインを張ることなく、既設の伝送路を用い
て二次局側のＣＰＵの異常を一次局へ伝えることのでき
る異常状態伝送方法および装置を提供することにある。
として光フアイバーを使用したり、また長距離を伝送す
る場合など、別にホットライン用の信号線を張ることは
工事、時間、費用等に問題が有り、そのために、ホット
ラインを張らない適切な方法で二次局側のＣＰＵの異常
を一次局へ伝えたいという要求がある。本発明の課題
は、ホットラインを張ることなく、既設の伝送路を用い
て二次局側のＣＰＵの異常を一次局へ伝えることのでき
る異常状態伝送方法および装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するために、一次局と複数の二次局との間で一定周期
で通信を行うトークンパッシング方式の伝送路に於い
て、二次局側に於いてはＣＰＵが一定周期で起動するウ
オッチドッグタイマの信号でラインドライバーの出力を
ディスエーブルすることでＣＰＵの故障に伴うウオッチ
タイマーエラーを一次局に伝え、一次局は二次局からの
受信タイミングでスケルチ信号を監視し二次局からの伝
送が行われていない状態をラッチし二次局側のＣＰＵの
異常を検出することを特徴とする異常状態伝送方法およ
びその装置である。さらに、前記二次局のウオッチドッ
クタイマーがエラーとなったとき、二次局側から伝送路
には発生しないデーターパターンを本来送信すべきデー
タの代わりに送信し、一次局はこのデータパターンを判
断してこの状態をラッチし二次局側のウオッチドックタ
イマーの異常をも検出することを特徴とする異常状態伝
送方法およびその装置である。
決するために、一次局と複数の二次局との間で一定周期
で通信を行うトークンパッシング方式の伝送路に於い
て、二次局側に於いてはＣＰＵが一定周期で起動するウ
オッチドッグタイマの信号でラインドライバーの出力を
ディスエーブルすることでＣＰＵの故障に伴うウオッチ
タイマーエラーを一次局に伝え、一次局は二次局からの
受信タイミングでスケルチ信号を監視し二次局からの伝
送が行われていない状態をラッチし二次局側のＣＰＵの
異常を検出することを特徴とする異常状態伝送方法およ
びその装置である。さらに、前記二次局のウオッチドッ
クタイマーがエラーとなったとき、二次局側から伝送路
には発生しないデーターパターンを本来送信すべきデー
タの代わりに送信し、一次局はこのデータパターンを判
断してこの状態をラッチし二次局側のウオッチドックタ
イマーの異常をも検出することを特徴とする異常状態伝
送方法およびその装置である。
【０００５】本発明によれば、従来、ＤＭＡ等で伝送が
ＣＰＵを介さずに行っているシステムではＣＰＵが停止
しても伝送は続けられるが、このような場合でも二次局
側のＣＰＵの異常を上位の一次局に伝えることができ
る。
ＣＰＵを介さずに行っているシステムではＣＰＵが停止
しても伝送は続けられるが、このような場合でも二次局
側のＣＰＵの異常を上位の一次局に伝えることができ
る。
【０００６】
【発明の実施の形態】本発明の第１実施例について図面
に基づいて説明する。図１は本発明の第１実施例の構成
を示す回路構成図で、一次局１局と二次局２局が示され
ている。同図において、１０は一次局、２０、３０はと
もに同じな二次局で、一次、二次局は伝送路４０によっ
て接続されている。一次局１０において、１１は伝送Ｌ
ＳＩ、１２および１３は伝送ＬＳＩ１のラインドライバ
およびラインレシーバ、１４は二次局異常検出手段、１
５はスケルチ回路、１６はＣＰＵ１７と伝送ＬＳＩ１と
を結ぶバス、そして１７はＣＰＵである。また、二次局
２０において、２１は伝送ＬＳＩ、２２および２３は伝
送ＬＳＩ２１のラインドライバおよびラインレシーバ、
２４はウオッチドッグタイマ（ＷＤＴ）、２５はアンド
ゲート、２７はＣＰＵである。二次局３０についても二
次局２０と同じであるので、これからの説明は二次局２
０に基づいて行なうことにする。
に基づいて説明する。図１は本発明の第１実施例の構成
を示す回路構成図で、一次局１局と二次局２局が示され
ている。同図において、１０は一次局、２０、３０はと
もに同じな二次局で、一次、二次局は伝送路４０によっ
て接続されている。一次局１０において、１１は伝送Ｌ
ＳＩ、１２および１３は伝送ＬＳＩ１のラインドライバ
およびラインレシーバ、１４は二次局異常検出手段、１
５はスケルチ回路、１６はＣＰＵ１７と伝送ＬＳＩ１と
を結ぶバス、そして１７はＣＰＵである。また、二次局
２０において、２１は伝送ＬＳＩ、２２および２３は伝
送ＬＳＩ２１のラインドライバおよびラインレシーバ、
２４はウオッチドッグタイマ（ＷＤＴ）、２５はアンド
ゲート、２７はＣＰＵである。二次局３０についても二
次局２０と同じであるので、これからの説明は二次局２
０に基づいて行なうことにする。
【０００７】本実施例の従来例と異なる特徴は、一次局
に於いては二次局異常検出手段１４、二次局に於いては
ウオッチドッグタイマ（ＷＤＴ）２４とアンドゲート２
５を設けたことにある。第１実施例の作用について図１
を参照して簡単に説明する。二次局２０においてはＷＤ
Ｔ２４の出力と伝送ＬＳＩ２１のデータ送受端ＤＴ／Ｒ
からの制御信号との積をアンドゲート２５によって取
る。アンドゲート２５の出力はラインドライバ２２をイ
ネーブルにし一次局１０に対して応答する。従来のもの
にあってはラインドライバのイネーブルはＤＴ／Ｒのみ
で行われる。これでは伝送ＬＳＩ２１がＤＭＡモードで
動作するときにＣＰＵ２７が故障しても伝送は続けられ
る。本実施例では、二次局のＣＰＵ２７によって一定周
期で起動されるＷＤＴ２４の出力が、ラインドライバ２
２のオン・オフ制御をすることになる。
に於いては二次局異常検出手段１４、二次局に於いては
ウオッチドッグタイマ（ＷＤＴ）２４とアンドゲート２
５を設けたことにある。第１実施例の作用について図１
を参照して簡単に説明する。二次局２０においてはＷＤ
Ｔ２４の出力と伝送ＬＳＩ２１のデータ送受端ＤＴ／Ｒ
からの制御信号との積をアンドゲート２５によって取
る。アンドゲート２５の出力はラインドライバ２２をイ
ネーブルにし一次局１０に対して応答する。従来のもの
にあってはラインドライバのイネーブルはＤＴ／Ｒのみ
で行われる。これでは伝送ＬＳＩ２１がＤＭＡモードで
動作するときにＣＰＵ２７が故障しても伝送は続けられ
る。本実施例では、二次局のＣＰＵ２７によって一定周
期で起動されるＷＤＴ２４の出力が、ラインドライバ２
２のオン・オフ制御をすることになる。
【０００８】ＣＰＵ２７が正常時は常に出力する信号／
０ＵＴＷＤでＷＤＴ２４をたたいているが、ＣＰＵ２７
が異常になると信号／０ＵＴＷＤでＷＤＴ２４をたたく
こともなく、ＷＤＴ２４の出力は落ちアンドゲート２５
の出力はラインドライバ２２をディスエーブルにするの
で、二次局２０からの伝送が行えないこととなる。一次
局１０に於いてはこの二次局からの伝送が無いことを検
出すれば良い。一次局１０では伝送路４０のキャリアを
検出するスケルチ回路１５で伝送路４０に信号が来てい
るか否かを検出する。この伝送信号を伝送のタイミング
に同期してサンプリングすることで、二次局からの伝送
が無いことを検出すれば本発明の目的は達せられる。図
２は一次局内部の二次局異常検出手段を具体的構成を示
す回路図であり、図３はその動作タイミングを示すチャ
ートである。
０ＵＴＷＤでＷＤＴ２４をたたいているが、ＣＰＵ２７
が異常になると信号／０ＵＴＷＤでＷＤＴ２４をたたく
こともなく、ＷＤＴ２４の出力は落ちアンドゲート２５
の出力はラインドライバ２２をディスエーブルにするの
で、二次局２０からの伝送が行えないこととなる。一次
局１０に於いてはこの二次局からの伝送が無いことを検
出すれば良い。一次局１０では伝送路４０のキャリアを
検出するスケルチ回路１５で伝送路４０に信号が来てい
るか否かを検出する。この伝送信号を伝送のタイミング
に同期してサンプリングすることで、二次局からの伝送
が無いことを検出すれば本発明の目的は達せられる。図
２は一次局内部の二次局異常検出手段を具体的構成を示
す回路図であり、図３はその動作タイミングを示すチャ
ートである。
【０００９】図２において、３１は２進カウンタ、３２
および３３はモノマルチ、３４はアドレッサブルラッ
チ、３５は微分器、３６はオアゲートである。このシス
テムにおいては二次局は８局とし８局目ヘの送信が完了
するごとに割り込み用信号／ＤＥＮＩＮＴが発生する。
これはデータ長と局数が固定であり一定周期で発生す
る。この信号でカウンター３１をクリアーする。以下一
次局内部の二次局異常検出手段の作用について、図３を
参照しながら説明する。 伝送ＬＳＩ１１の送信信号ＤＴ／Ｒの立ち下がりエッ
ジでインバータを介してカウンター３１は７から０にな
るとともにモノマルチ３２を起動する。 モノマルチ３２の出力の立ち下がりエッジでモノマル
チ３３を起動する。 この時の起動条件に、ＣＡＲＲＩＥＲ信号がＨにある
ことを要する。 モノマルチ３３の出力は、送信信号ＤＴ／Ｒを微分す
る微分器３５の出力でサンプリングされアドレッサブル
ラッチ３４にラッチされる。これはカウンター３１の出
力に相当する番地にモノマルチ３３の出力を書き込むも
のである。即ち８局内の相当する番地からのデータの送
出ＣＡＲＲＩＥＲ信号の有無を記憶することであり、二
次局のＣＰＵ２７がＷＤＴ２４を正常に起動しているこ
とを検出することとなる。 点線部の様に、２局目のデータの受信時間にＣＡＲＲ
ＩＥＲ信号が無いと送信信号ＤＴ／Ｒの立ち上がりでは
アドレッサブルラッチ３４にはＬが書き込まれる。アド
レッサブルラッチ３４の出力は二次局の数だけのアンド
をとり、すなわちＬがあることをＮＡＮＤゲート３６で
検出しシステムの異常信号ＡＬＭとなる。
および３３はモノマルチ、３４はアドレッサブルラッ
チ、３５は微分器、３６はオアゲートである。このシス
テムにおいては二次局は８局とし８局目ヘの送信が完了
するごとに割り込み用信号／ＤＥＮＩＮＴが発生する。
これはデータ長と局数が固定であり一定周期で発生す
る。この信号でカウンター３１をクリアーする。以下一
次局内部の二次局異常検出手段の作用について、図３を
参照しながら説明する。 伝送ＬＳＩ１１の送信信号ＤＴ／Ｒの立ち下がりエッ
ジでインバータを介してカウンター３１は７から０にな
るとともにモノマルチ３２を起動する。 モノマルチ３２の出力の立ち下がりエッジでモノマル
チ３３を起動する。 この時の起動条件に、ＣＡＲＲＩＥＲ信号がＨにある
ことを要する。 モノマルチ３３の出力は、送信信号ＤＴ／Ｒを微分す
る微分器３５の出力でサンプリングされアドレッサブル
ラッチ３４にラッチされる。これはカウンター３１の出
力に相当する番地にモノマルチ３３の出力を書き込むも
のである。即ち８局内の相当する番地からのデータの送
出ＣＡＲＲＩＥＲ信号の有無を記憶することであり、二
次局のＣＰＵ２７がＷＤＴ２４を正常に起動しているこ
とを検出することとなる。 点線部の様に、２局目のデータの受信時間にＣＡＲＲ
ＩＥＲ信号が無いと送信信号ＤＴ／Ｒの立ち上がりでは
アドレッサブルラッチ３４にはＬが書き込まれる。アド
レッサブルラッチ３４の出力は二次局の数だけのアンド
をとり、すなわちＬがあることをＮＡＮＤゲート３６で
検出しシステムの異常信号ＡＬＭとなる。
【００１０】本発明に於いては単にＣＡＲＲＩＥＲの検
出を行うので二次局２０が送信を行つていることを確認
しているだけであり、伝送ＬＳＩ２１内部の受信フラグ
のように誤り訂正符号を用いるサイクリック符号（ＣＲ
Ｃ）演算の条件が無いのでたとえノイズが乗ったとして
も二次局の異常とはならない。本発明の第２実施例につ
いて図面を参照して説明する。図４は第２実施例の構成
を示す回路構成図である。同図には一次局１局と二次局
の１局のみ（外の二次局は不図示）示されており、１０
は一次局、２０は二次局で、一次、二次局は伝送路４０
によって接続されている。第２実施例の特徴は、第１実
施例において二次局に設けたウオッチドックタイマーが
エラーとなった場合の異常をも一次局に送信することで
ある。
出を行うので二次局２０が送信を行つていることを確認
しているだけであり、伝送ＬＳＩ２１内部の受信フラグ
のように誤り訂正符号を用いるサイクリック符号（ＣＲ
Ｃ）演算の条件が無いのでたとえノイズが乗ったとして
も二次局の異常とはならない。本発明の第２実施例につ
いて図面を参照して説明する。図４は第２実施例の構成
を示す回路構成図である。同図には一次局１局と二次局
の１局のみ（外の二次局は不図示）示されており、１０
は一次局、２０は二次局で、一次、二次局は伝送路４０
によって接続されている。第２実施例の特徴は、第１実
施例において二次局に設けたウオッチドックタイマーが
エラーとなった場合の異常をも一次局に送信することで
ある。
【００１１】一次局１０において、４１は伝送ＬＳＩ、
４２および４３は伝送ＬＳＩ４１のラインドライバおよ
びラインレシーバ、４４はデータ検出手段、４５はＣＰ
Ｕ４６と伝送ＬＳＩ４１とを結ぶバス、そして４６はＣ
ＰＵである。また、二次局２０において、５１は伝送Ｌ
ＳＩ、５２および５３は伝送ＬＳＩ５１のラインドライ
バおよびラインレシーバ、５４はウオッチドッグタイマ
（ＷＤＴ）、５５は二次局側のＣＰＵが故障したことを
予め表わすデータを発生するデータ発生器、５７はＣＰ
Ｕである。不図示の外の二次局についても二次局２０と
同じであり、これからの説明は二次局２０に基づいて行
なうことにする。第２実施例の作用について図４を参照
して簡単に説明する。いま、二次局のＣＰＵ５７が故障
し、第１実施例と同様に、ＷＤＴ５４の出力が落ちると
二次局２０の送信すべきデータとして、データ発生器５
５の発生する故障を表わすデータ、例えば「ＦＦｈ」の
連続した１つのデータを送るようにする。これはＨＤＬ
Ｃ（ハイレベルデータリンク制御手順）では通常存在し
ないパターンであり、一次局側ではこれを検出すること
で二次局のＷＤＴ５４が落ちたことが判明する。これが
ＣＰＵ５７の故障に通じることは第１実施例で既に述ベ
た通りである。
４２および４３は伝送ＬＳＩ４１のラインドライバおよ
びラインレシーバ、４４はデータ検出手段、４５はＣＰ
Ｕ４６と伝送ＬＳＩ４１とを結ぶバス、そして４６はＣ
ＰＵである。また、二次局２０において、５１は伝送Ｌ
ＳＩ、５２および５３は伝送ＬＳＩ５１のラインドライ
バおよびラインレシーバ、５４はウオッチドッグタイマ
（ＷＤＴ）、５５は二次局側のＣＰＵが故障したことを
予め表わすデータを発生するデータ発生器、５７はＣＰ
Ｕである。不図示の外の二次局についても二次局２０と
同じであり、これからの説明は二次局２０に基づいて行
なうことにする。第２実施例の作用について図４を参照
して簡単に説明する。いま、二次局のＣＰＵ５７が故障
し、第１実施例と同様に、ＷＤＴ５４の出力が落ちると
二次局２０の送信すべきデータとして、データ発生器５
５の発生する故障を表わすデータ、例えば「ＦＦｈ」の
連続した１つのデータを送るようにする。これはＨＤＬ
Ｃ（ハイレベルデータリンク制御手順）では通常存在し
ないパターンであり、一次局側ではこれを検出すること
で二次局のＷＤＴ５４が落ちたことが判明する。これが
ＣＰＵ５７の故障に通じることは第１実施例で既に述ベ
た通りである。
【００１２】故障データの送信については、伝送路にお
ける割り込み手法を用いても実施することができる。
ける割り込み手法を用いても実施することができる。
【００１３】
【発明の効果】伝送路を用いた伝送システムに於いて、
伝送路のみを用いて二次局のＣＰＵの異常についても一
次局に対して伝えることができ、また別にホットライン
等を設ける必要がなくなるという効果がある。
伝送路のみを用いて二次局のＣＰＵの異常についても一
次局に対して伝えることができ、また別にホットライン
等を設ける必要がなくなるという効果がある。
【図１】第１実施例の構成を示す回路構成図
【図２】一次局内部の二次局異常検出手段を具体的構成
を示す回路図
を示す回路図
【図３】各部での動作を表わすタイミングチャート
【図４】第２実施例の構成を示す回路構成図
１０ 一次局 １１、４１ 伝送ＬＳＩ １２、４２ ラインドライバ １３、４３ ラインレシーバ １４ 二次異常検出手段 １５ スケルチ回路 １６、４５ バス １７、４６ ＣＰＵ ２０、３０ 二次局 ２１、５１ 伝送ＬＳＩ ２２、５２ ラインドライバ ２３、５３ ラインレシーバ ２４ ウオッチドッグタイマ（ＷＤＴ） ２５ アンドゲート ２６、５６ バス ２７、５７ ＣＰＵ ３１ カウンタ ３２ 、３３ モノマルチ ３４ アドレッサブルラッチ ３５ 微分器 ３６ オアゲート ４０ 伝送路 ４４ データ検出手段 ５４ ウオッチドッグタイマ（ＷＤＴ） ５５ データ発生器
Claims (4)
- 【請求項１】 一次局と複数の二次局との間で一定周期
で通信を行うトークンパッシング方式の伝送路に於い
て、 二次局側に於いてはＣＰＵが一定周期で起動するウオッ
チドッグタイマの信号でラインドライバーの出力をディ
スエーブルすることでＣＰＵの故障に伴うウオッチタイ
マーエラーを一次局に伝え、 一次局は二次局からの受信タイミングでスケルチ信号を
監視し二次局からの伝送が行われていない状態をラッチ
し二次局側のＣＰＵの異常を検出することを特徴とする
異常状態伝送方法。 - 【請求項２】 一次局と複数の二次局との間で一定周期
で通信を行うトークンパッシング方式の伝送路と、 二次局側はＣＰＵが一定周期で起動するウオッチドッグ
タイマと、該ウオッチドッグタイマの出力信号で制御さ
れるラインドライバーとを有し、 一次局側は前記二次局からの受信タイミングでスケルチ
信号を監視するスケルチ回路を有し、二次局からの伝送
が行われていない状態をラッチし二次局側のＣＰＵの異
常を検出することを特徴とする異常状態伝送装置。 - 【請求項３】 請求項１記載の異常状態伝送方法におい
て、前記二次局のウオッチドックタイマーがエラーとな
ったとき、二次局側から伝送路には発生しないデーター
パターンを本来送信すべきデータの代わりに送信し、 一次局はこのデータパターンを判断してこの状態をラッ
チし二次局側のウオッチドックタイマーの異常をも検出
することを特徴とする異常状態伝送方法。 - 【請求項４】 請求項２記載の異常状態伝送装置におい
て、前記二次局側は、さらにウオッチドックタイマーが
エラーとなったとき、二次局側から伝送路には発生しな
いデーターパターンを発生するパターン発生器を有し、
本来送信すべきデータの代わりに送信し、一次局はこの
データパターンを判断してこの状態をラッチし二次局側
のウオッチドックタイマーの異常をも検出することを特
徴とする異常状態伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237861A JPH1084352A (ja) | 1996-09-09 | 1996-09-09 | 異常状態伝送方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237861A JPH1084352A (ja) | 1996-09-09 | 1996-09-09 | 異常状態伝送方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084352A true JPH1084352A (ja) | 1998-03-31 |
Family
ID=17021511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8237861A Pending JPH1084352A (ja) | 1996-09-09 | 1996-09-09 | 異常状態伝送方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100403703C (zh) * | 2004-12-29 | 2008-07-16 | 华为技术有限公司 | 一种通信设备单板及其控制方法 |
-
1996
- 1996-09-09 JP JP8237861A patent/JPH1084352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100403703C (zh) * | 2004-12-29 | 2008-07-16 | 华为技术有限公司 | 一种通信设备单板及其控制方法 |
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