JPH1084276A - 計数回路の入力回路 - Google Patents
計数回路の入力回路Info
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- JPH1084276A JPH1084276A JP8238838A JP23883896A JPH1084276A JP H1084276 A JPH1084276 A JP H1084276A JP 8238838 A JP8238838 A JP 8238838A JP 23883896 A JP23883896 A JP 23883896A JP H1084276 A JPH1084276 A JP H1084276A
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- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Superheterodyne Receivers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 フロントエンドの出力形式が１個と２個のい
ずれのタイプでも対応できるＰＬＬシンセサイザＩＣな
どの計数回路用の入力回路を提供する。 【解決手段】 第１および第２の入力端子１、２と、該
第１および第２の入力端子にそれぞれ接続される高域周
波数特性を有する第１の増幅回路３および低域周波数特
性を有する第２の増幅回路４と、前記第１および第２の
増幅回路にそれぞれ含まれる自己バイアス用の第１およ
び第２の帰還抵抗Ｒ１、Ｒ２および該増幅回路の出力を
遮断し得る第１および第２のスイッチング素子ＳＷ１、
ＳＷ２と、前記第１および第２の入力端子のそれぞれの
間に接続される第３のスイッチング素子ＳＷ３とからな
り、前記第１および第２の入力端子への信号の入力に応
じて該信号を前記第１および第２の増幅回路に振り分け
るため、前記各スイッチング素子のオンオフを制御する
制御手段が設けられている。
ずれのタイプでも対応できるＰＬＬシンセサイザＩＣな
どの計数回路用の入力回路を提供する。 【解決手段】 第１および第２の入力端子１、２と、該
第１および第２の入力端子にそれぞれ接続される高域周
波数特性を有する第１の増幅回路３および低域周波数特
性を有する第２の増幅回路４と、前記第１および第２の
増幅回路にそれぞれ含まれる自己バイアス用の第１およ
び第２の帰還抵抗Ｒ１、Ｒ２および該増幅回路の出力を
遮断し得る第１および第２のスイッチング素子ＳＷ１、
ＳＷ２と、前記第１および第２の入力端子のそれぞれの
間に接続される第３のスイッチング素子ＳＷ３とからな
り、前記第１および第２の入力端子への信号の入力に応
じて該信号を前記第１および第２の増幅回路に振り分け
るため、前記各スイッチング素子のオンオフを制御する
制御手段が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は周波数シンセサイザ
ＩＣなどの計数回路の入力回路に関する。さらに詳しく
は、たとえばＡＭ帯とＦＭ帯のように周波数帯域が離れ
た２つの周波数帯域の信号が１個の出力端子により出力
される場合でも、それぞれの周波数帯域が２個の出力端
子により別々に出力される場合でも、そのまま接続し得
る計数回路の入力回路に関する。
ＩＣなどの計数回路の入力回路に関する。さらに詳しく
は、たとえばＡＭ帯とＦＭ帯のように周波数帯域が離れ
た２つの周波数帯域の信号が１個の出力端子により出力
される場合でも、それぞれの周波数帯域が２個の出力端
子により別々に出力される場合でも、そのまま接続し得
る計数回路の入力回路に関する。
【０００２】
【従来の技術】最近ラジオの受信機などのオーディオ用
のチューナ部の殆どはデジタルシンセサイザ化され、Ｐ
ＬＬ回路を有するデジタル シンセサイザ チューナ用Ｉ
Ｃが用いられている。このデジタルシンセサイザ化は、
まずフロントエンドでローカルオシレータであるＶＣＯ
と、アンテナにより受信した信号とにより中間周波の信
号を作成する。たとえばラジオの受信機において、ＡＭ
放送帯とＦＭ放送帯との両方を受信する場合、前述のロ
ーカルオシレータはＡＭ帯とＦＭ帯の両方が用いられ、
それぞれの中間周波の信号が作成される。このローカル
オシレータであるＶＣＯの出力はＩＣの計数回路に使用
される。
のチューナ部の殆どはデジタルシンセサイザ化され、Ｐ
ＬＬ回路を有するデジタル シンセサイザ チューナ用Ｉ
Ｃが用いられている。このデジタルシンセサイザ化は、
まずフロントエンドでローカルオシレータであるＶＣＯ
と、アンテナにより受信した信号とにより中間周波の信
号を作成する。たとえばラジオの受信機において、ＡＭ
放送帯とＦＭ放送帯との両方を受信する場合、前述のロ
ーカルオシレータはＡＭ帯とＦＭ帯の両方が用いられ、
それぞれの中間周波の信号が作成される。このローカル
オシレータであるＶＣＯの出力はＩＣの計数回路に使用
される。
【０００３】ＰＬＬ回路で増幅する場合、たとえばＡＭ
帯とＦＭ帯とで周波数域が離れており、ＭＯＳＦＥＴが
使用される増幅回路の周波数特性が異なるため、通常高
周波域用と低周波域用の別々の増幅回路が用いられてい
る。一方、前述のフロントエンドの出力は、その構成に
よりＶＣＯのＡＭ帯およびＦＭ帯の信号が１個の出力端
子で出力される場合と、ＡＭ帯とＦＭ帯の信号がそれぞ
れ別々に２個の出力端子で出力される場合とがある。し
たがって、ＶＣＯに２個の出力端子を有するフロントエ
ンドの場合には、それぞれ別々の入力端子を有するＰＬ
Ｌシンセサイザ用ＩＣを使用し、１個の出力端子を有す
るフロントエンドからの出力は、１個の入力端子を有
し、ＰＬＬ回路内で、高周波域と低周波域のそれぞれの
周波数の入力によりロジック的に周波数特性の切替えを
行うＩＣを用いることになる。それぞれの例を図３に示
す。
帯とＦＭ帯とで周波数域が離れており、ＭＯＳＦＥＴが
使用される増幅回路の周波数特性が異なるため、通常高
周波域用と低周波域用の別々の増幅回路が用いられてい
る。一方、前述のフロントエンドの出力は、その構成に
よりＶＣＯのＡＭ帯およびＦＭ帯の信号が１個の出力端
子で出力される場合と、ＡＭ帯とＦＭ帯の信号がそれぞ
れ別々に２個の出力端子で出力される場合とがある。し
たがって、ＶＣＯに２個の出力端子を有するフロントエ
ンドの場合には、それぞれ別々の入力端子を有するＰＬ
Ｌシンセサイザ用ＩＣを使用し、１個の出力端子を有す
るフロントエンドからの出力は、１個の入力端子を有
し、ＰＬＬ回路内で、高周波域と低周波域のそれぞれの
周波数の入力によりロジック的に周波数特性の切替えを
行うＩＣを用いることになる。それぞれの例を図３に示
す。
【０００４】図３（ａ）は、フロントエンド１１の出力
として、ＡＭ帯とＦＭ帯の別々に出力端子１２、１３が
設けられたもので、ＰＬＬ回路２１は端子１２、１３に
対応して入力端子２２、２３がそれぞれ設けられたＩＣ
が用いられる。なお、図ではＶＣＯの端子のみが示され
ており、中間周波の端子は示されていないが、中間周波
についても、たとえばＦＭ帯とＡＭ帯とは１０.７ＭＨ
ｚと４５０ｋＨｚの差があり、同様に別々の端子が用い
られる。図３（ａ）において、１４は受信用のアンテ
ナ、１５、１６はそれぞれ結合用のコンデンサである。
として、ＡＭ帯とＦＭ帯の別々に出力端子１２、１３が
設けられたもので、ＰＬＬ回路２１は端子１２、１３に
対応して入力端子２２、２３がそれぞれ設けられたＩＣ
が用いられる。なお、図ではＶＣＯの端子のみが示され
ており、中間周波の端子は示されていないが、中間周波
についても、たとえばＦＭ帯とＡＭ帯とは１０.７ＭＨ
ｚと４５０ｋＨｚの差があり、同様に別々の端子が用い
られる。図３（ａ）において、１４は受信用のアンテ
ナ、１５、１６はそれぞれ結合用のコンデンサである。
【０００５】図３（ｂ）はフロントエンド１１の出力と
してＡＭ帯とＦＭ帯で共通の１つの出力端子１７が設け
られたもので、フロントエンド１１内にＡＭ帯とＦＭ帯
の出力を切り替えるスイッチ１８が設けられ、どちらか
が出力される構成になっている。それに伴い、ＰＬＬ回
路２１も１個の入力端子２４を有するＩＣが用いられ、
前述のようにＰＬＬ回路２１内でロジック的に切替えが
行われる。この切替えの例は、たとえば実公平４−３８
６０６号公報や、実公平４−４５３０５号公報などに記
載されている。なお、１９は結合用のコンデンサであ
る。
してＡＭ帯とＦＭ帯で共通の１つの出力端子１７が設け
られたもので、フロントエンド１１内にＡＭ帯とＦＭ帯
の出力を切り替えるスイッチ１８が設けられ、どちらか
が出力される構成になっている。それに伴い、ＰＬＬ回
路２１も１個の入力端子２４を有するＩＣが用いられ、
前述のようにＰＬＬ回路２１内でロジック的に切替えが
行われる。この切替えの例は、たとえば実公平４−３８
６０６号公報や、実公平４−４５３０５号公報などに記
載されている。なお、１９は結合用のコンデンサであ
る。
【０００６】
【発明が解決しようとする課題】前述のように、フロン
トエンドによって、出力端子が１個のものと、２個のも
のとがあり、それに伴ってＰＬＬ回路を有する周波数シ
ンセサイザＩＣを使い分けなければならないという問題
がある。
トエンドによって、出力端子が１個のものと、２個のも
のとがあり、それに伴ってＰＬＬ回路を有する周波数シ
ンセサイザＩＣを使い分けなければならないという問題
がある。
【０００７】一方、前述の２個の出力端子のフロントエ
ンドの出力端子を１個にするためには、図４（ａ）に示
されるように、それぞれの出力端子側に抵抗とコンデン
サＲ１１、Ｃ１１およびＲ１２、Ｃ１２をそれぞれ接続
して結合し、１個の出力端子１７とすることもできる。
また、逆に１個の出力端子１７のフロントエンドの出力
端子を２個にするためには、図４（ｂ）に示されるよう
に、抵抗Ｒ１３、Ｒ１４およびコンデンサＣ１３、Ｃ１
４をそれぞれ接続し、２個の出力端子１２、１３とする
ことができる。しかし、このような抵抗とコンデンサに
よるフィルタ回路を接続してＰＬＬ回路２１につながる
出力端子の数を増やしたり減らしたりすると、（１）フ
ロントエンドの出力レベルが減衰する、（２）両信号が
それぞれの他方の帯域側に漏れ込み干渉する、（３）外
部に抵抗およびコンデンサを接続しなければならず、外
部素子が増加する、などの問題がある。
ンドの出力端子を１個にするためには、図４（ａ）に示
されるように、それぞれの出力端子側に抵抗とコンデン
サＲ１１、Ｃ１１およびＲ１２、Ｃ１２をそれぞれ接続
して結合し、１個の出力端子１７とすることもできる。
また、逆に１個の出力端子１７のフロントエンドの出力
端子を２個にするためには、図４（ｂ）に示されるよう
に、抵抗Ｒ１３、Ｒ１４およびコンデンサＣ１３、Ｃ１
４をそれぞれ接続し、２個の出力端子１２、１３とする
ことができる。しかし、このような抵抗とコンデンサに
よるフィルタ回路を接続してＰＬＬ回路２１につながる
出力端子の数を増やしたり減らしたりすると、（１）フ
ロントエンドの出力レベルが減衰する、（２）両信号が
それぞれの他方の帯域側に漏れ込み干渉する、（３）外
部に抵抗およびコンデンサを接続しなければならず、外
部素子が増加する、などの問題がある。
【０００８】本発明はこのような問題を解決するために
なされたもので、フロントエンドの出力形式が１個と２
個のいずれのタイプでも対応できるＰＬＬシンセサイザ
ＩＣなどの計数回路の入力回路を提供することを目的と
する。
なされたもので、フロントエンドの出力形式が１個と２
個のいずれのタイプでも対応できるＰＬＬシンセサイザ
ＩＣなどの計数回路の入力回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明による計数回路の
入力回路は、第１および第２の入力端子と、該第１およ
び第２の入力端子にそれぞれ接続される第１の増幅回路
および第１の増幅回路よりも低域の周波数特性を有する
第２の増幅回路と、前記第１および第２の増幅回路にそ
れぞれ内蔵される自己バイアス用の第１および第２の帰
還抵抗と、前記第１および第２の増幅回路にそれぞれ内
蔵され、または外部接続され、該増幅回路の出力を遮断
し得る第１および第２のスイッチング素子と、前記第１
および第２の入力端子の間に接続される第３のスイッチ
ング素子とからなり、前記第１および第２の入力端子へ
の信号の入力に応じて該信号を前記第１および第２の増
幅回路に振り分けるため前記スイッチング素子のオンオ
フを制御する制御手段が設けられている。
入力回路は、第１および第２の入力端子と、該第１およ
び第２の入力端子にそれぞれ接続される第１の増幅回路
および第１の増幅回路よりも低域の周波数特性を有する
第２の増幅回路と、前記第１および第２の増幅回路にそ
れぞれ内蔵される自己バイアス用の第１および第２の帰
還抵抗と、前記第１および第２の増幅回路にそれぞれ内
蔵され、または外部接続され、該増幅回路の出力を遮断
し得る第１および第２のスイッチング素子と、前記第１
および第２の入力端子の間に接続される第３のスイッチ
ング素子とからなり、前記第１および第２の入力端子へ
の信号の入力に応じて該信号を前記第１および第２の増
幅回路に振り分けるため前記スイッチング素子のオンオ
フを制御する制御手段が設けられている。
【００１０】前記制御手段は、前記第１の入力端子に周
波数の異なる複数の信号が共通に入力される場合に、第
３のスイッチング素子がオフのとき第１のスイッチング
素子がオンで第２のスイッチング素子がオフとなり、第
３のスイッチング素子がオンのとき第１のスイッチング
素子がオフで第２のスイッチング素子がオンになるよう
に設定され、また、前記第１および第２の入力端子に信
号がそれぞれ別々に入力される場合に、前記第１の入力
端子の信号を処理するとき第２のスイッチング素子をオ
フにして第１のスイッチング素子をオンにし、前記第２
の入力端子の信号を処理するとき第１のスイッチング素
子をオフにして第２のスイッチング素子をオンにするよ
うに設定されることにより、たとえばＡＭ帯とＦＭ帯が
１個の出力端子で出力されるフロントエンドの場合で
も、それぞれ別々の２個の出力端子により出力されるフ
ロントエンドの場合でも、第１〜第３のスイッチング素
子のオンオフだけで、たとえばＦＭ帯を第１の増幅回路
側に、ＡＭ帯を第２の増幅回路側に分離して、減衰や干
渉をすることなくそれぞれの周波数帯域側で増幅し計数
化することができる。
波数の異なる複数の信号が共通に入力される場合に、第
３のスイッチング素子がオフのとき第１のスイッチング
素子がオンで第２のスイッチング素子がオフとなり、第
３のスイッチング素子がオンのとき第１のスイッチング
素子がオフで第２のスイッチング素子がオンになるよう
に設定され、また、前記第１および第２の入力端子に信
号がそれぞれ別々に入力される場合に、前記第１の入力
端子の信号を処理するとき第２のスイッチング素子をオ
フにして第１のスイッチング素子をオンにし、前記第２
の入力端子の信号を処理するとき第１のスイッチング素
子をオフにして第２のスイッチング素子をオンにするよ
うに設定されることにより、たとえばＡＭ帯とＦＭ帯が
１個の出力端子で出力されるフロントエンドの場合で
も、それぞれ別々の２個の出力端子により出力されるフ
ロントエンドの場合でも、第１〜第３のスイッチング素
子のオンオフだけで、たとえばＦＭ帯を第１の増幅回路
側に、ＡＭ帯を第２の増幅回路側に分離して、減衰や干
渉をすることなくそれぞれの周波数帯域側で増幅し計数
化することができる。
【００１１】前記第１および／または第２の帰還抵抗
が、前記第１および／または第２のスイッチング素子の
抵抗をそれぞれ利用することにより前記第１および／ま
たは第２のスイッチング素子と兼用されていることが、
回路規模を縮小することができるため好ましい。
が、前記第１および／または第２のスイッチング素子の
抵抗をそれぞれ利用することにより前記第１および／ま
たは第２のスイッチング素子と兼用されていることが、
回路規模を縮小することができるため好ましい。
【００１２】前記第１および／または第２の入力端子と
アース間に第４および／または第５のスイッチング素子
が接続され、該第４および第５のスイッチング素子は該
スイッチング素子の接続される前記入力端子および前記
増幅回路に信号が入力されないときはオンにされる手段
が前記同期手段に設けられていることが、使用しない帯
域側のラインを入力端子部でプルダウンして完全に不使
用状態にすることができ、ノイズなどの入力や干渉など
をより防止することができるため好ましい。
アース間に第４および／または第５のスイッチング素子
が接続され、該第４および第５のスイッチング素子は該
スイッチング素子の接続される前記入力端子および前記
増幅回路に信号が入力されないときはオンにされる手段
が前記同期手段に設けられていることが、使用しない帯
域側のラインを入力端子部でプルダウンして完全に不使
用状態にすることができ、ノイズなどの入力や干渉など
をより防止することができるため好ましい。
【００１３】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の計数回路の入力回路について説明をする。
明の計数回路の入力回路について説明をする。
【００１４】図１は、本発明の計数回路の入力回路の一
実施形態の回路図である。図１において、１、２はそれ
ぞれ第１および第２の入力端子、３、４は一端が入力端
子１、２にそれぞれ接続される第１および第２の増幅回
路で、第１の増幅回路３は周波数特性が良く、たとえば
ＦＭ帯に適するように設けられた高域周波数用増幅器Ａ
１および自己バイアス用の第１の帰還抵抗Ｒ１からな
り、第２の増幅回路４は周波数特性を抑えてたとえばＡ
Ｍ帯に適するように設けられた、低域周波数用増幅器Ａ
２および自己バイアス用の第２の帰還抵抗Ｒ２からなっ
ている。図１に示される例では、それぞれの増幅回路
３、４は、それぞれの増幅回路の出力を遮断し得る第１
および第２のスイッチング素子ＳＷ１、ＳＷ２を帰還回
路内に有しているが、このスイッチング素子ＳＷ１、Ｓ
Ｗ２は前記機能を有すれば増幅回路３、４の外に接続さ
れていてもよい。ＳＷ３は第１の入力端子１と第２の入
力端子２との間に接続され、第１の入力端子１に入力さ
れた信号の周波数帯により、第１の増幅回路３側と第２
の増幅回路４側とにスイッチングする第３のスイッチン
グ素子である。Ｑ１、Ｑ２は第１および第２の入力端子
１、２とアースとの間にそれぞれ接続されたトランジス
タで、トランジスタＱ１、Ｑ２がオンのときは入力端子
１、２をアースと接続するプルダウン抵抗となり、トラ
ンジスタＱ１、Ｑ２がオフのときは入力端子１、２を使
用可能状態にするスイッチング素子（第４および第５の
スイッチング素子）の作用をする。なお、図１におい
て、Ａ３、Ａ４はインバータ回路で、Ｃ１、Ｃ２は結合
のためのコンデンサである。
実施形態の回路図である。図１において、１、２はそれ
ぞれ第１および第２の入力端子、３、４は一端が入力端
子１、２にそれぞれ接続される第１および第２の増幅回
路で、第１の増幅回路３は周波数特性が良く、たとえば
ＦＭ帯に適するように設けられた高域周波数用増幅器Ａ
１および自己バイアス用の第１の帰還抵抗Ｒ１からな
り、第２の増幅回路４は周波数特性を抑えてたとえばＡ
Ｍ帯に適するように設けられた、低域周波数用増幅器Ａ
２および自己バイアス用の第２の帰還抵抗Ｒ２からなっ
ている。図１に示される例では、それぞれの増幅回路
３、４は、それぞれの増幅回路の出力を遮断し得る第１
および第２のスイッチング素子ＳＷ１、ＳＷ２を帰還回
路内に有しているが、このスイッチング素子ＳＷ１、Ｓ
Ｗ２は前記機能を有すれば増幅回路３、４の外に接続さ
れていてもよい。ＳＷ３は第１の入力端子１と第２の入
力端子２との間に接続され、第１の入力端子１に入力さ
れた信号の周波数帯により、第１の増幅回路３側と第２
の増幅回路４側とにスイッチングする第３のスイッチン
グ素子である。Ｑ１、Ｑ２は第１および第２の入力端子
１、２とアースとの間にそれぞれ接続されたトランジス
タで、トランジスタＱ１、Ｑ２がオンのときは入力端子
１、２をアースと接続するプルダウン抵抗となり、トラ
ンジスタＱ１、Ｑ２がオフのときは入力端子１、２を使
用可能状態にするスイッチング素子（第４および第５の
スイッチング素子）の作用をする。なお、図１におい
て、Ａ３、Ａ４はインバータ回路で、Ｃ１、Ｃ２は結合
のためのコンデンサである。
【００１５】スイッチング素子ＳＷ１〜ＳＷ３は、たと
えばＭＯＳＦＥＴなどのトランジスタによりアナログス
イッチ回路として構成され、そのオンオフにより接続と
非接続の切り替えを行う。第１の増幅回路３の具体例を
図２に示す。図２において、Ａ１は図１の第１の増幅器
で、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるトランジ
スタＱ３、Ｑ４が電源電圧と基準電位間に直列接続され
たＣＭＯＳインバータの構成になっている。スイッチン
グ素子ＳＷ１はＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからな
るトランジスタＱ５、Ｑ６のソースおよびドレインが並
列接続され、それぞれのゲートには制御信号ＳＳが、一
方は直接に、他方はインバータ素子Ｉ１を介して印加さ
れる構成になっている。したがって、制御信号ＳＳが印
加されれば、トランジスタＱ５、Ｑ６が共にオンまたは
オフになり、第１のスイッチング素子ＳＷ１がオンのと
きに帰還回路が閉じ、自己バイアスが印加されて増幅器
Ａ１が動作する。この制御信号ＳＳと同様な制御信号を
第２および第３のスイッチング素子ＳＷ２、ＳＷ３にイ
ンバータ素子を介して後述するオンオフ状態になるよう
に印加することにより、各スイッチング素子のオンオフ
を制御信号だけにより制御する論理的な制御手段を構成
することができる。
えばＭＯＳＦＥＴなどのトランジスタによりアナログス
イッチ回路として構成され、そのオンオフにより接続と
非接続の切り替えを行う。第１の増幅回路３の具体例を
図２に示す。図２において、Ａ１は図１の第１の増幅器
で、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるトランジ
スタＱ３、Ｑ４が電源電圧と基準電位間に直列接続され
たＣＭＯＳインバータの構成になっている。スイッチン
グ素子ＳＷ１はＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからな
るトランジスタＱ５、Ｑ６のソースおよびドレインが並
列接続され、それぞれのゲートには制御信号ＳＳが、一
方は直接に、他方はインバータ素子Ｉ１を介して印加さ
れる構成になっている。したがって、制御信号ＳＳが印
加されれば、トランジスタＱ５、Ｑ６が共にオンまたは
オフになり、第１のスイッチング素子ＳＷ１がオンのと
きに帰還回路が閉じ、自己バイアスが印加されて増幅器
Ａ１が動作する。この制御信号ＳＳと同様な制御信号を
第２および第３のスイッチング素子ＳＷ２、ＳＷ３にイ
ンバータ素子を介して後述するオンオフ状態になるよう
に印加することにより、各スイッチング素子のオンオフ
を制御信号だけにより制御する論理的な制御手段を構成
することができる。
【００１６】つぎに、図１に示される本発明の入力回路
の動作について説明をする。
の動作について説明をする。
【００１７】まず、フロントエンドのＶＣＯの出力端子
がＡＭ帯とＦＭ帯の信号をまとめて１個の出力端子とさ
れた場合、その出力端子を本発明の図１に示される回路
の第１の入力端子１に接続し、第２の入力端子２はオー
プンにする。
がＡＭ帯とＦＭ帯の信号をまとめて１個の出力端子とさ
れた場合、その出力端子を本発明の図１に示される回路
の第１の入力端子１に接続し、第２の入力端子２はオー
プンにする。
【００１８】このフロントエンドから送られてくる信号
がＦＭ帯の場合には、第３のスイッチング素子ＳＷ３を
オフにし、第１のスイッチング素子ＳＷ１をオン、第２
のスイッチング素子ＳＷ２をオフにする。また、トラン
ジスタＱ１（第４のスイッチング素子）はオフ、トラン
ジスタＱ２（第５のスイッチング素子）をオンにする。
その結果、第１の入力端子１に入力されたＦＭ帯の信号
は、第３のスイッチング素子ＳＷ３を進むことができ
ず、第１の増幅器Ａ１に進む。第１のスイッチング素子
ＳＷ１はオンになって第１の増幅回路３は第１の帰還抵
抗Ｒ１を介して帰還回路が形成され自己バイアスがかか
ることにより、高域周波数特性のリニアアンプとして動
作するので、増幅された信号はさらに増幅器Ａ３の方に
進み、図示しない計数回路に入力される。このとき、第
２の増幅回路４側では、第２の入力端子２がトランジス
タＱ２のオンによりプルダウンされており、何も入力さ
れず、第３のスイッチング素子ＳＷ３もオフになってい
るため、第１の入力端子１側に入力された信号もこない
が、さらに、第２のスイッチング素子ＳＷ２もオフにさ
れており、たとえ何らかの信号が漏れてきても第２の増
幅回路４は動作せず、干渉したりノイズが発生しないよ
うになっている。
がＦＭ帯の場合には、第３のスイッチング素子ＳＷ３を
オフにし、第１のスイッチング素子ＳＷ１をオン、第２
のスイッチング素子ＳＷ２をオフにする。また、トラン
ジスタＱ１（第４のスイッチング素子）はオフ、トラン
ジスタＱ２（第５のスイッチング素子）をオンにする。
その結果、第１の入力端子１に入力されたＦＭ帯の信号
は、第３のスイッチング素子ＳＷ３を進むことができ
ず、第１の増幅器Ａ１に進む。第１のスイッチング素子
ＳＷ１はオンになって第１の増幅回路３は第１の帰還抵
抗Ｒ１を介して帰還回路が形成され自己バイアスがかか
ることにより、高域周波数特性のリニアアンプとして動
作するので、増幅された信号はさらに増幅器Ａ３の方に
進み、図示しない計数回路に入力される。このとき、第
２の増幅回路４側では、第２の入力端子２がトランジス
タＱ２のオンによりプルダウンされており、何も入力さ
れず、第３のスイッチング素子ＳＷ３もオフになってい
るため、第１の入力端子１側に入力された信号もこない
が、さらに、第２のスイッチング素子ＳＷ２もオフにさ
れており、たとえ何らかの信号が漏れてきても第２の増
幅回路４は動作せず、干渉したりノイズが発生しないよ
うになっている。
【００１９】つぎに、フロントエンドから送られてくる
信号がＡＭ帯の場合には、第３のスイッチング素子ＳＷ
３をオンにし、第１のスイッチング素子ＳＷ１をオフ、
第２のスイッチング素子ＳＷ２をオンにする。また、ト
ランジスタＱ１（第４のスイッチング素子）はオフ、ト
ランジスタＱ２（第５のスイッチング素子）もオフにす
る。その結果、第１の入力端子１に入力された信号は、
第３のスイッチング素子ＳＷ３を経て第２の増幅回路４
側に進み、第２のスイッチング素子ＳＷ２もオンになっ
ているため、第２の増幅回路４は第２の帰還抵抗Ｒ２に
よりその帰還回路が形成され自己バイアスがかかること
により、低域周波数特性のリニアアンプとして動作する
ので、増幅された信号はさらに増幅器Ａ４の方に進み、
図示しない計数回路に入力される。このとき、第１の増
幅回路３側では、第１のスイッチング素子ＳＷ１がオフ
にされており、第１の増幅回路３は自己バイアスが印加
されず、動作しない。その結果、第１の増幅器Ａ１側に
ＡＭ帯の信号が入ってきても第１の増幅器Ａ１から先に
進むことができず、ＦＭ受信機側にＡＭ信号が混信し、
干渉したりノイズとなることはない。
信号がＡＭ帯の場合には、第３のスイッチング素子ＳＷ
３をオンにし、第１のスイッチング素子ＳＷ１をオフ、
第２のスイッチング素子ＳＷ２をオンにする。また、ト
ランジスタＱ１（第４のスイッチング素子）はオフ、ト
ランジスタＱ２（第５のスイッチング素子）もオフにす
る。その結果、第１の入力端子１に入力された信号は、
第３のスイッチング素子ＳＷ３を経て第２の増幅回路４
側に進み、第２のスイッチング素子ＳＷ２もオンになっ
ているため、第２の増幅回路４は第２の帰還抵抗Ｒ２に
よりその帰還回路が形成され自己バイアスがかかること
により、低域周波数特性のリニアアンプとして動作する
ので、増幅された信号はさらに増幅器Ａ４の方に進み、
図示しない計数回路に入力される。このとき、第１の増
幅回路３側では、第１のスイッチング素子ＳＷ１がオフ
にされており、第１の増幅回路３は自己バイアスが印加
されず、動作しない。その結果、第１の増幅器Ａ１側に
ＡＭ帯の信号が入ってきても第１の増幅器Ａ１から先に
進むことができず、ＦＭ受信機側にＡＭ信号が混信し、
干渉したりノイズとなることはない。
【００２０】一方、フロントエンドのＶＣＯの出力端子
がＡＭ帯とＦＭ帯の信号をそれぞれ別々の端子とし、２
個の出力端子とされている場合について説明をする。こ
の場合には、その２個の出力端子を本発明の図１に示さ
れる回路の第１および第２の入力端子１、２にそれぞれ
接続する。
がＡＭ帯とＦＭ帯の信号をそれぞれ別々の端子とし、２
個の出力端子とされている場合について説明をする。こ
の場合には、その２個の出力端子を本発明の図１に示さ
れる回路の第１および第２の入力端子１、２にそれぞれ
接続する。
【００２１】まず、第１の入力端子１にＦＭ帯の信号が
入力された場合は、前述と同様に、第３および第２のス
イッチング素子ＳＷ３、ＳＷ２をオフにし、第１のスイ
ッチング素子ＳＷ１をオンにし、トランジスタＱ１をオ
フ、トランジスタＱ２をオンにする。動作は前述と同じ
である。
入力された場合は、前述と同様に、第３および第２のス
イッチング素子ＳＷ３、ＳＷ２をオフにし、第１のスイ
ッチング素子ＳＷ１をオンにし、トランジスタＱ１をオ
フ、トランジスタＱ２をオンにする。動作は前述と同じ
である。
【００２２】つぎに、第２の入力端子２にＡＭ帯の信号
が入力された場合、第１のスイッチング素子ＳＷ１をオ
フにし、第２のおよび第３のスイッチング素子ＳＷ２、
ＳＷ３をオンにするように制御する。また、トランジス
タＱ１、Ｑ２をオフにする。その結果、第２の入力端子
２から入力され、第２の増幅回路４側に進んだＡＭ帯の
信号は、第２のスイッチング素子ＳＷ２がオンになって
いるため、第２の増幅回路４の帰還回路が形成され、自
己バイアスがかかることにより、低域周波数特性のリニ
アアンプとして動作する。そして、前述と同様に増幅さ
れたＡＭ帯の信号が図示しない計数回路側に送られる。
一方、第１の増幅回路３側では、第１のスイッチング素
子ＳＷ１がオフにされているため、動作せず遮断され
る。そのため、ＦＭ帯側の受信回路にＡＭ帯の信号が入
り、混信や干渉を起こすことはない。
が入力された場合、第１のスイッチング素子ＳＷ１をオ
フにし、第２のおよび第３のスイッチング素子ＳＷ２、
ＳＷ３をオンにするように制御する。また、トランジス
タＱ１、Ｑ２をオフにする。その結果、第２の入力端子
２から入力され、第２の増幅回路４側に進んだＡＭ帯の
信号は、第２のスイッチング素子ＳＷ２がオンになって
いるため、第２の増幅回路４の帰還回路が形成され、自
己バイアスがかかることにより、低域周波数特性のリニ
アアンプとして動作する。そして、前述と同様に増幅さ
れたＡＭ帯の信号が図示しない計数回路側に送られる。
一方、第１の増幅回路３側では、第１のスイッチング素
子ＳＷ１がオフにされているため、動作せず遮断され
る。そのため、ＦＭ帯側の受信回路にＡＭ帯の信号が入
り、混信や干渉を起こすことはない。
【００２３】このような制御手段を用いることにより、
ＡＭ帯の信号が第１の入力端子１に入力されても同じ制
御手段によりＡＭ帯の信号を低域周波数特性の第２の増
幅回路４により増幅することができる（フロントエンド
のＶＣＯの出力端子がＡＭ帯とＦＭ帯の信号をまとめた
１個の出力端子で第１の入力端子１に接続された場合と
同じ制御手段で制御することができる）。しかし、ＡＭ
帯が第２の入力端子２に入力されるとき第３および第１
のスイッチング素子ＳＷ３、ＳＷ１をオフにし、第２の
スイッチング素子ＳＷ２をオンにし、トランジスタＱ１
をオン、Ｑ２をオフにするように制御してもよい。この
場合、入力端子２側からの入力は第３のスイッチング素
子ＳＷ３により遮断されており、また入力端子１には信
号は入力されないが、たとえノイズが入力されてもトラ
ンジスタＱ１がオンになっているため、プルダウンさ
れ、第１の増幅回路３側には何も入力されず、一層ＦＭ
帯側への混信を防ぐことができる。
ＡＭ帯の信号が第１の入力端子１に入力されても同じ制
御手段によりＡＭ帯の信号を低域周波数特性の第２の増
幅回路４により増幅することができる（フロントエンド
のＶＣＯの出力端子がＡＭ帯とＦＭ帯の信号をまとめた
１個の出力端子で第１の入力端子１に接続された場合と
同じ制御手段で制御することができる）。しかし、ＡＭ
帯が第２の入力端子２に入力されるとき第３および第１
のスイッチング素子ＳＷ３、ＳＷ１をオフにし、第２の
スイッチング素子ＳＷ２をオンにし、トランジスタＱ１
をオン、Ｑ２をオフにするように制御してもよい。この
場合、入力端子２側からの入力は第３のスイッチング素
子ＳＷ３により遮断されており、また入力端子１には信
号は入力されないが、たとえノイズが入力されてもトラ
ンジスタＱ１がオンになっているため、プルダウンさ
れ、第１の増幅回路３側には何も入力されず、一層ＦＭ
帯側への混信を防ぐことができる。
【００２４】前述の第１〜第３のスイッチング素子ＳＷ
１〜ＳＷ３およびトランジスタＱ１、Ｑ２（第４および
第５のスイッチング素子）のオンオフの制御は、前述の
ように、図２に示されるようなＮＭＯＳＦＥＴ、ＰＭＯ
ＳＦＥＴおよびインバータ素子とからなるアナログスイ
ッチ回路のゲートへの入力信号を制御信号ＳＳにより同
期させる制御手段により行われる。
１〜ＳＷ３およびトランジスタＱ１、Ｑ２（第４および
第５のスイッチング素子）のオンオフの制御は、前述の
ように、図２に示されるようなＮＭＯＳＦＥＴ、ＰＭＯ
ＳＦＥＴおよびインバータ素子とからなるアナログスイ
ッチ回路のゲートへの入力信号を制御信号ＳＳにより同
期させる制御手段により行われる。
【００２５】以上の例では、ＶＣＯの出力信号であった
が、これに限らず、中間周波の信号でも１０.７ＭＨｚ
と４５０ｋＨｚと大きな差があり、増幅回路を高域周波
数対応と低域周波数対応とに分けることが好ましく、そ
の場合には同様に本発明の入力回路を使用することがで
きる。また、ＡＭ帯とＦＭ帯のラジオ受信機に限定され
るものではなく、離れた周波数帯域の信号をＭＯＳＦＥ
Ｔにより増幅する周波数シンセサイザＩＣに同様に本発
明の入力回路を用いることができる。
が、これに限らず、中間周波の信号でも１０.７ＭＨｚ
と４５０ｋＨｚと大きな差があり、増幅回路を高域周波
数対応と低域周波数対応とに分けることが好ましく、そ
の場合には同様に本発明の入力回路を使用することがで
きる。また、ＡＭ帯とＦＭ帯のラジオ受信機に限定され
るものではなく、離れた周波数帯域の信号をＭＯＳＦＥ
Ｔにより増幅する周波数シンセサイザＩＣに同様に本発
明の入力回路を用いることができる。
【００２６】さらに、前述の例では第１および第２のス
イッチング素子ＳＷ１、ＳＷ２と第１および第２の帰還
抵抗Ｒ１、Ｒ２をそれぞれ別々に設けたが、スイッチン
グ素子の抵抗分を帰還抵抗として用い、第１および／ま
たは第２の帰還抵抗を第１および／または第２のスイッ
チング素子と兼用することができる。
イッチング素子ＳＷ１、ＳＷ２と第１および第２の帰還
抵抗Ｒ１、Ｒ２をそれぞれ別々に設けたが、スイッチン
グ素子の抵抗分を帰還抵抗として用い、第１および／ま
たは第２の帰還抵抗を第１および／または第２のスイッ
チング素子と兼用することができる。
【００２７】
【発明の効果】本発明によれば、入力端子間に挿入した
スイッチング素子と増幅回路の出力を遮断し得るスイッ
チング素子との組み合わせにより信号の進行を制御して
いるため、高域周波数帯と低域周波数帯の２周波数帯の
信号が１個の出力端子により出力されている場合でも２
個の出力端子により出力されている場合でもどちらにも
対応することができる。その結果、ラジオ受信機のフロ
ントエンドなどの出力形式にかかわらず、ＰＬＬ回路を
有するシンセサイザＩＣを変更したり、他の部品を追加
したりすることなく、しかも入力レベルの減衰や干渉の
問題を殆ど気にしないでそのまま次段の回路に接続する
ことができる。
スイッチング素子と増幅回路の出力を遮断し得るスイッ
チング素子との組み合わせにより信号の進行を制御して
いるため、高域周波数帯と低域周波数帯の２周波数帯の
信号が１個の出力端子により出力されている場合でも２
個の出力端子により出力されている場合でもどちらにも
対応することができる。その結果、ラジオ受信機のフロ
ントエンドなどの出力形式にかかわらず、ＰＬＬ回路を
有するシンセサイザＩＣを変更したり、他の部品を追加
したりすることなく、しかも入力レベルの減衰や干渉の
問題を殆ど気にしないでそのまま次段の回路に接続する
ことができる。
【図１】本発明の計数回路の入力回路の一実施形態の説
明図である。
明図である。
【図２】図１の第１のスイッチング素子の部分の具体例
を示す回路図である。
を示す回路図である。
【図３】従来のフロントエンドとＰＬＬ回路の接続例を
示す図である。
示す図である。
【図４】従来のフロントエンドとＰＬＬ回路との接続に
おいて、ＰＬＬ回路の入力端子の数に合せてフロントエ
ンドの数を調整する例を示す図である。
おいて、ＰＬＬ回路の入力端子の数に合せてフロントエ
ンドの数を調整する例を示す図である。
１ 第１の入力端子 ２ 第２の入力端子 ３ 第１の増幅回路 ４ 第２の増幅回路 ＳＷ１ 第１のスイッチング素子 ＳＷ２ 第２のスイッチング素子 ＳＷ３ 第３のスイッチング素子 Ｑ１ トランジスタ（第４のスイッチング素子） Ｑ２ トランジスタ（第５のスイッチング素子） Ｒ１ 第１の帰還抵抗 Ｒ２ 第２の帰還抵抗
Claims (4)
- 【請求項１】 第１および第２の入力端子と、該第１お
よび第２の入力端子にそれぞれ接続される第１の増幅回
路および該第１の増幅回路よりも低域の周波数特性を有
する第２の増幅回路と、前記第１および第２の増幅回路
にそれぞれ内蔵される自己バイアス用の第１および第２
の帰還抵抗と、前記第１および第２の増幅回路にそれぞ
れ内蔵され、または外部接続され、該増幅回路の出力を
遮断し得る第１および第２のスイッチング素子と、前記
第１および第２の入力端子の間に接続される第３のスイ
ッチング素子とからなり、前記第１および第２の入力端
子への信号の入力に応じて該信号を前記第１および第２
の増幅回路に振り分けるため前記スイッチング素子のオ
ンオフを制御する制御手段が設けられてなる計数回路の
入力回路。 - 【請求項２】 前記第１の入力端子に周波数の異なる複
数の信号が共通に入力される場合に、前記制御手段は、
第３のスイッチング素子がオフのとき第１のスイッチン
グ素子がオンで第２のスイッチング素子がオフとなり、
第３のスイッチング素子がオンのとき第１のスイッチン
グ素子がオフで第２のスイッチング素子がオンになるよ
うに設定され、前記第１および第２の入力端子に信号が
それぞれ別々に入力される場合に、前記制御手段は、前
記第１の入力端子の信号を処理するとき第２のスイッチ
ング素子をオフにして第１のスイッチング素子をオンに
し、前記第２の入力端子の信号を処理するとき第１のス
イッチング素子をオフにして第２のスイッチング素子を
オンにするように設定されてなる請求項１記載の計数回
路の入力回路。 - 【請求項３】 前記第１および／または第２の帰還抵抗
が、前記第１および／または第２のスイッチング素子の
抵抗をそれぞれ利用することにより前記第１および／ま
たは第２のスイッチング素子と兼用されてなる請求項１
または２記載の入力回路。 - 【請求項４】 前記第１および／または第２の入力端子
とアース間に第４および／または第５のスイッチング素
子が接続され、該第４および第５のスイッチング素子は
該スイッチング素子の接続される前記入力端子および前
記増幅回路に信号が入力されないときはオンにされる手
段が前記制御手段に設けられてなる請求項１、２または
３記載の入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23883896A JP3559396B2 (ja) | 1996-09-10 | 1996-09-10 | 計数回路の入力回路 |
| US08/923,334 US5986482A (en) | 1996-09-10 | 1997-09-04 | Input circuit of counter circuit, and integrated circuit for frequency synthesizer using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23883896A JP3559396B2 (ja) | 1996-09-10 | 1996-09-10 | 計数回路の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084276A true JPH1084276A (ja) | 1998-03-31 |
| JP3559396B2 JP3559396B2 (ja) | 2004-09-02 |
Family
ID=17036034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23883896A Expired - Fee Related JP3559396B2 (ja) | 1996-09-10 | 1996-09-10 | 計数回路の入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5986482A (ja) |
| JP (1) | JP3559396B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532477B1 (ko) * | 2003-10-24 | 2005-12-01 | 삼성전자주식회사 | 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법 |
| US9557358B2 (en) * | 2011-04-20 | 2017-01-31 | Tektronix, Inc. | Minimal reconfiguration spectrum stitching with overlapped bands |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333150A (en) * | 1980-01-28 | 1982-06-01 | Westinghouse Electric Corp. | Signal receiving apparatus and method |
| US5857003A (en) * | 1993-07-30 | 1999-01-05 | Aria Wireless Systems, Inc. | Digital radio having improved modulation and detection processes |
| US5838735A (en) * | 1996-07-08 | 1998-11-17 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for compensating for a varying d.c. offset in a sampled signal |
| US5751178A (en) * | 1996-12-05 | 1998-05-12 | Motorola, Inc. | Apparatus and method for shifting signal levels |
-
1996
- 1996-09-10 JP JP23883896A patent/JP3559396B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-04 US US08/923,334 patent/US5986482A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3559396B2 (ja) | 2004-09-02 |
| US5986482A (en) | 1999-11-16 |
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