JP3559396B2

JP3559396B2 - 計数回路の入力回路

Info

Publication number: JP3559396B2
Application number: JP23883896A
Authority: JP
Inventors: 保鈴木
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1996-09-10
Filing date: 1996-09-10
Publication date: 2004-09-02
Anticipated expiration: 2016-09-10
Also published as: JPH1084276A; US5986482A

Description

【０００１】
【発明の属する技術分野】
本発明は周波数シンセサイザＩＣなどの計数回路の入力回路に関する。さらに詳しくは、たとえばＡＭ帯とＦＭ帯のように周波数帯域が離れた２つの周波数帯域の信号が１個の出力端子により出力される場合でも、それぞれの周波数帯域が２個の出力端子により別々に出力される場合でも、そのまま接続し得る計数回路の入力回路に関する。
【０００２】
【従来の技術】
最近ラジオの受信機などのオーディオ用のチューナ部の殆どはデジタルシンセサイザ化され、ＰＬＬ回路を有するデジタルシンセサイザチューナ用ＩＣが用いられている。このデジタルシンセサイザ化は、まずフロントエンドでローカルオシレータであるＶＣＯと、アンテナにより受信した信号とにより中間周波の信号を作成する。たとえばラジオの受信機において、ＡＭ放送帯とＦＭ放送帯との両方を受信する場合、前述のローカルオシレータはＡＭ帯とＦＭ帯の両方が用いられ、それぞれの中間周波の信号が作成される。このローカルオシレータであるＶＣＯの出力はＩＣの計数回路に使用される。
【０００３】
ＰＬＬ回路で増幅する場合、たとえばＡＭ帯とＦＭ帯とで周波数域が離れており、ＭＯＳＦＥＴが使用される増幅回路の周波数特性が異なるため、通常高周波域用と低周波域用の別々の増幅回路が用いられている。一方、前述のフロントエンドの出力は、その構成によりＶＣＯのＡＭ帯およびＦＭ帯の信号が１個の出力端子で出力される場合と、ＡＭ帯とＦＭ帯の信号がそれぞれ別々に２個の出力端子で出力される場合とがある。したがって、ＶＣＯに２個の出力端子を有するフロントエンドの場合には、それぞれ別々の入力端子を有するＰＬＬシンセサイザ用ＩＣを使用し、１個の出力端子を有するフロントエンドからの出力は、１個の入力端子を有し、ＰＬＬ回路内で、高周波域と低周波域のそれぞれの周波数の入力によりロジック的に周波数特性の切替えを行うＩＣを用いることになる。それぞれの例を図３に示す。
【０００４】
図３（ａ）は、フロントエンド１１の出力として、ＡＭ帯とＦＭ帯の別々に出力端子１２、１３が設けられたもので、ＰＬＬ回路２１は端子１２、１３に対応して入力端子２２、２３がそれぞれ設けられたＩＣが用いられる。なお、図ではＶＣＯの端子のみが示されており、中間周波の端子は示されていないが、中間周波についても、たとえばＦＭ帯とＡＭ帯とは１０．７ＭＨｚと４５０ｋＨｚの差があり、同様に別々の端子が用いられる。図３（ａ）において、１４は受信用のアンテナ、１５、１６はそれぞれ結合用のコンデンサである。
【０００５】
図３（ｂ）はフロントエンド１１の出力としてＡＭ帯とＦＭ帯で共通の１つの出力端子１７が設けられたもので、フロントエンド１１内にＡＭ帯とＦＭ帯の出力を切り替えるスイッチ１８が設けられ、どちらかが出力される構成になっている。それに伴い、ＰＬＬ回路２１も１個の入力端子２４を有するＩＣが用いられ、前述のようにＰＬＬ回路２１内でロジック的に切替えが行われる。この切替えの例は、たとえば実公平４−３８６０６号公報や、実公平４−４５３０５号公報などに記載されている。なお、１９は結合用のコンデンサである。
【０００６】
【発明が解決しようとする課題】
前述のように、フロントエンドによって、出力端子が１個のものと、２個のものとがあり、それに伴ってＰＬＬ回路を有する周波数シンセサイザＩＣを使い分けなければならないという問題がある。
【０００７】
一方、前述の２個の出力端子のフロントエンドの出力端子を１個にするためには、図４（ａ）に示されるように、それぞれの出力端子側に抵抗とコンデンサＲ１１、Ｃ１１およびＲ１２、Ｃ１２をそれぞれ接続して結合し、１個の出力端子１７とすることもできる。また、逆に１個の出力端子１７のフロントエンドの出力端子を２個にするためには、図４（ｂ）に示されるように、抵抗Ｒ１３、Ｒ１４およびコンデンサＣ１３、Ｃ１４をそれぞれ接続し、２個の出力端子１２、１３とすることができる。しかし、このような抵抗とコンデンサによるフィルタ回路を接続してＰＬＬ回路２１につながる出力端子の数を増やしたり減らしたりすると、（１）フロントエンドの出力レベルが減衰する、（２）両信号がそれぞれの他方の帯域側に漏れ込み干渉する、（３）外部に抵抗およびコンデンサを接続しなければならず、外部素子が増加する、などの問題がある。
【０００８】
本発明はこのような問題を解決するためになされたもので、フロントエンドの出力形式が１個と２個のいずれのタイプでも対応できるＰＬＬシンセサイザＩＣなどの計数回路の入力回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明による計数回路の入力回路は、第１および第２の入力端子と、該第１および第２の入力端子にそれぞれ接続される第１の増幅回路および第１の増幅回路よりも低域の周波数特性を有する第２の増幅回路と、前記第１および第２の増幅回路にそれぞれ内蔵される自己バイアス用の第１および第２の帰還抵抗と、前記第１および第２の増幅回路にそれぞれ内蔵され、または外部接続され、該増幅回路の出力を遮断し得る第１および第２のスイッチング素子と、前記第１および第２の入力端子の間に接続される第３のスイッチング素子とからなり、前記第１および第２の入力端子への信号の入力に応じて該信号を前記第１および第２の増幅回路に振り分けるため前記スイッチング素子のオンオフを制御する制御手段が設けられている。
【００１０】
前記制御手段は、前記第１の入力端子に周波数の異なる複数の信号が共通に入力される場合に、第３のスイッチング素子がオフのとき第１のスイッチング素子がオンで第２のスイッチング素子がオフとなり、第３のスイッチング素子がオンのとき第１のスイッチング素子がオフで第２のスイッチング素子がオンになるように設定され、また、前記第１および第２の入力端子に信号がそれぞれ別々に入力される場合に、前記第１の入力端子の信号を処理するとき第２のスイッチング素子をオフにして第１のスイッチング素子をオンにし、前記第２の入力端子の信号を処理するとき第１のスイッチング素子をオフにして第２のスイッチング素子をオンにするように設定されることにより、たとえばＡＭ帯とＦＭ帯が１個の出力端子で出力されるフロントエンドの場合でも、それぞれ別々の２個の出力端子により出力されるフロントエンドの場合でも、第１〜第３のスイッチング素子のオンオフだけで、たとえばＦＭ帯を第１の増幅回路側に、ＡＭ帯を第２の増幅回路側に分離して、減衰や干渉をすることなくそれぞれの周波数帯域側で増幅し計数化することができる。
【００１１】
前記第１および／または第２の帰還抵抗が、前記第１および／または第２のスイッチング素子の抵抗をそれぞれ利用することにより前記第１および／または第２のスイッチング素子と兼用されていることが、回路規模を縮小することができるため好ましい。
【００１２】
前記第１および／または第２の入力端子とアース間に第４および／または第５のスイッチング素子が接続され、該第４および第５のスイッチング素子は該スイッチング素子の接続される前記入力端子および前記増幅回路に信号が入力されないときはオンにされる手段が前記同期手段に設けられていることが、使用しない帯域側のラインを入力端子部でプルダウンして完全に不使用状態にすることができ、ノイズなどの入力や干渉などをより防止することができるため好ましい。
【００１３】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の計数回路の入力回路について説明をする。
【００１４】
図１は、本発明の計数回路の入力回路の一実施形態の回路図である。図１において、１、２はそれぞれ第１および第２の入力端子、３、４は一端が入力端子１、２にそれぞれ接続される第１および第２の増幅回路で、第１の増幅回路３は周波数特性が良く、たとえばＦＭ帯に適するように設けられた高域周波数用増幅器Ａ１および自己バイアス用の第１の帰還抵抗Ｒ１からなり、第２の増幅回路４は周波数特性を抑えてたとえばＡＭ帯に適するように設けられた、低域周波数用増幅器Ａ２および自己バイアス用の第２の帰還抵抗Ｒ２からなっている。図１に示される例では、それぞれの増幅回路３、４は、それぞれの増幅回路の出力を遮断し得る第１および第２のスイッチング素子ＳＷ１、ＳＷ２を帰還回路内に有しているが、このスイッチング素子ＳＷ１、ＳＷ２は前記機能を有すれば増幅回路３、４の外に接続されていてもよい。ＳＷ３は第１の入力端子１と第２の入力端子２との間に接続され、第１の入力端子１に入力された信号の周波数帯により、第１の増幅回路３側と第２の増幅回路４側とにスイッチングする第３のスイッチング素子である。Ｑ１、Ｑ２は第１および第２の入力端子１、２とアースとの間にそれぞれ接続されたトランジスタで、トランジスタＱ１、Ｑ２がオンのときは入力端子１、２をアースと接続するプルダウン抵抗となり、トランジスタＱ１、Ｑ２がオフのときは入力端子１、２を使用可能状態にするスイッチング素子（第４および第５のスイッチング素子）の作用をする。なお、図１において、Ａ３、Ａ４はインバータ回路で、Ｃ１、Ｃ２は結合のためのコンデンサである。
【００１５】
スイッチング素子ＳＷ１〜ＳＷ３は、たとえばＭＯＳＦＥＴなどのトランジスタによりアナログスイッチ回路として構成され、そのオンオフにより接続と非接続の切り替えを行う。第１の増幅回路３の具体例を図２に示す。図２において、Ａ１は図１の第１の増幅器で、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるトランジスタＱ３、Ｑ４が電源電圧と基準電位間に直列接続されたＣＭＯＳインバータの構成になっている。スイッチング素子ＳＷ１はＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなるトランジスタＱ５、Ｑ６のソースおよびドレインが並列接続され、それぞれのゲートには制御信号ＳＳが、一方は直接に、他方はインバータ素子Ｉ１を介して印加される構成になっている。したがって、制御信号ＳＳが印加されれば、トランジスタＱ５、Ｑ６が共にオンまたはオフになり、第１のスイッチング素子ＳＷ１がオンのときに帰還回路が閉じ、自己バイアスが印加されて増幅器Ａ１が動作する。この制御信号ＳＳと同様な制御信号を第２および第３のスイッチング素子ＳＷ２、ＳＷ３にインバータ素子を介して後述するオンオフ状態になるように印加することにより、各スイッチング素子のオンオフを制御信号だけにより制御する論理的な制御手段を構成することができる。
【００１６】
つぎに、図１に示される本発明の入力回路の動作について説明をする。
【００１７】
まず、フロントエンドのＶＣＯの出力端子がＡＭ帯とＦＭ帯の信号をまとめて１個の出力端子とされた場合、その出力端子を本発明の図１に示される回路の第１の入力端子１に接続し、第２の入力端子２はオープンにする。
【００１８】
このフロントエンドから送られてくる信号がＦＭ帯の場合には、第３のスイッチング素子ＳＷ３をオフにし、第１のスイッチング素子ＳＷ１をオン、第２のスイッチング素子ＳＷ２をオフにする。また、トランジスタＱ１（第４のスイッチング素子）はオフ、トランジスタＱ２（第５のスイッチング素子）をオンにする。その結果、第１の入力端子１に入力されたＦＭ帯の信号は、第３のスイッチング素子ＳＷ３を進むことができず、第１の増幅器Ａ１に進む。第１のスイッチング素子ＳＷ１はオンになって第１の増幅回路３は第１の帰還抵抗Ｒ１を介して帰還回路が形成され自己バイアスがかかることにより、高域周波数特性のリニアアンプとして動作するので、増幅された信号はさらに増幅器Ａ３の方に進み、図示しない計数回路に入力される。このとき、第２の増幅回路４側では、第２の入力端子２がトランジスタＱ２のオンによりプルダウンされており、何も入力されず、第３のスイッチング素子ＳＷ３もオフになっているため、第１の入力端子１側に入力された信号もこないが、さらに、第２のスイッチング素子ＳＷ２もオフにされており、たとえ何らかの信号が漏れてきても第２の増幅回路４は動作せず、干渉したりノイズが発生しないようになっている。
【００１９】
つぎに、フロントエンドから送られてくる信号がＡＭ帯の場合には、第３のスイッチング素子ＳＷ３をオンにし、第１のスイッチング素子ＳＷ１をオフ、第２のスイッチング素子ＳＷ２をオンにする。また、トランジスタＱ１（第４のスイッチング素子）はオフ、トランジスタＱ２（第５のスイッチング素子）もオフにする。その結果、第１の入力端子１に入力された信号は、第３のスイッチング素子ＳＷ３を経て第２の増幅回路４側に進み、第２のスイッチング素子ＳＷ２もオンになっているため、第２の増幅回路４は第２の帰還抵抗Ｒ２によりその帰還回路が形成され自己バイアスがかかることにより、低域周波数特性のリニアアンプとして動作するので、増幅された信号はさらに増幅器Ａ４の方に進み、図示しない計数回路に入力される。このとき、第１の増幅回路３側では、第１のスイッチング素子ＳＷ１がオフにされており、第１の増幅回路３は自己バイアスが印加されず、動作しない。その結果、第１の増幅器Ａ１側にＡＭ帯の信号が入ってきても第１の増幅器Ａ１から先に進むことができず、ＦＭ受信機側にＡＭ信号が混信し、干渉したりノイズとなることはない。
【００２０】
一方、フロントエンドのＶＣＯの出力端子がＡＭ帯とＦＭ帯の信号をそれぞれ別々の端子とし、２個の出力端子とされている場合について説明をする。この場合には、その２個の出力端子を本発明の図１に示される回路の第１および第２の入力端子１、２にそれぞれ接続する。
【００２１】
まず、第１の入力端子１にＦＭ帯の信号が入力された場合は、前述と同様に、第３および第２のスイッチング素子ＳＷ３、ＳＷ２をオフにし、第１のスイッチング素子ＳＷ１をオンにし、トランジスタＱ１をオフ、トランジスタＱ２をオンにする。動作は前述と同じである。
【００２２】
つぎに、第２の入力端子２にＡＭ帯の信号が入力された場合、第１のスイッチング素子ＳＷ１をオフにし、第２のおよび第３のスイッチング素子ＳＷ２、ＳＷ３をオンにするように制御する。また、トランジスタＱ１、Ｑ２をオフにする。その結果、第２の入力端子２から入力され、第２の増幅回路４側に進んだＡＭ帯の信号は、第２のスイッチング素子ＳＷ２がオンになっているため、第２の増幅回路４の帰還回路が形成され、自己バイアスがかかることにより、低域周波数特性のリニアアンプとして動作する。そして、前述と同様に増幅されたＡＭ帯の信号が図示しない計数回路側に送られる。一方、第１の増幅回路３側では、第１のスイッチング素子ＳＷ１がオフにされているため、動作せず遮断される。そのため、ＦＭ帯側の受信回路にＡＭ帯の信号が入り、混信や干渉を起こすことはない。
【００２３】
このような制御手段を用いることにより、ＡＭ帯の信号が第１の入力端子１に入力されても同じ制御手段によりＡＭ帯の信号を低域周波数特性の第２の増幅回路４により増幅することができる（フロントエンドのＶＣＯの出力端子がＡＭ帯とＦＭ帯の信号をまとめた１個の出力端子で第１の入力端子１に接続された場合と同じ制御手段で制御することができる）。しかし、ＡＭ帯が第２の入力端子２に入力されるとき第３および第１のスイッチング素子ＳＷ３、ＳＷ１をオフにし、第２のスイッチング素子ＳＷ２をオンにし、トランジスタＱ１をオン、Ｑ２をオフにするように制御してもよい。この場合、入力端子２側からの入力は第３のスイッチング素子ＳＷ３により遮断されており、また入力端子１には信号は入力されないが、たとえノイズが入力されてもトランジスタＱ１がオンになっているため、プルダウンされ、第１の増幅回路３側には何も入力されず、一層ＦＭ帯側への混信を防ぐことができる。
【００２４】
前述の第１〜第３のスイッチング素子ＳＷ１〜ＳＷ３およびトランジスタＱ１、Ｑ２（第４および第５のスイッチング素子）のオンオフの制御は、前述のように、図２に示されるようなＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴおよびインバータ素子とからなるアナログスイッチ回路のゲートへの入力信号を制御信号ＳＳにより同期させる制御手段により行われる。
【００２５】
以上の例では、ＶＣＯの出力信号であったが、これに限らず、中間周波の信号でも１０．７ＭＨｚと４５０ｋＨｚと大きな差があり、増幅回路を高域周波数対応と低域周波数対応とに分けることが好ましく、その場合には同様に本発明の入力回路を使用することができる。また、ＡＭ帯とＦＭ帯のラジオ受信機に限定されるものではなく、離れた周波数帯域の信号をＭＯＳＦＥＴにより増幅する周波数シンセサイザＩＣに同様に本発明の入力回路を用いることができる。
【００２６】
さらに、前述の例では第１および第２のスイッチング素子ＳＷ１、ＳＷ２と第１および第２の帰還抵抗Ｒ１、Ｒ２をそれぞれ別々に設けたが、スイッチング素子の抵抗分を帰還抵抗として用い、第１および／または第２の帰還抵抗を第１および／または第２のスイッチング素子と兼用することができる。
【００２７】
【発明の効果】
本発明によれば、入力端子間に挿入したスイッチング素子と増幅回路の出力を遮断し得るスイッチング素子との組み合わせにより信号の進行を制御しているため、高域周波数帯と低域周波数帯の２周波数帯の信号が１個の出力端子により出力されている場合でも２個の出力端子により出力されている場合でもどちらにも対応することができる。その結果、ラジオ受信機のフロントエンドなどの出力形式にかかわらず、ＰＬＬ回路を有するシンセサイザＩＣを変更したり、他の部品を追加したりすることなく、しかも入力レベルの減衰や干渉の問題を殆ど気にしないでそのまま次段の回路に接続することができる。
【図面の簡単な説明】
【図１】本発明の計数回路の入力回路の一実施形態の説明図である。
【図２】図１の第１のスイッチング素子の部分の具体例を示す回路図である。
【図３】従来のフロントエンドとＰＬＬ回路の接続例を示す図である。
【図４】従来のフロントエンドとＰＬＬ回路との接続において、ＰＬＬ回路の入力端子の数に合せてフロントエンドの数を調整する例を示す図である。
【符号の説明】
１第１の入力端子
２第２の入力端子
３第１の増幅回路
４第２の増幅回路
ＳＷ１第１のスイッチング素子
ＳＷ２第２のスイッチング素子
ＳＷ３第３のスイッチング素子
Ｑ１トランジスタ（第４のスイッチング素子）
Ｑ２トランジスタ（第５のスイッチング素子）
Ｒ１第１の帰還抵抗
Ｒ２第２の帰還抵抗

Claims

第１および第２の入力端子と、該第１および第２の入力端子にそれぞれ接続される第１の増幅回路および該第１の増幅回路よりも低域の周波数特性を有する第２の増幅回路と、前記第１および第２の増幅回路にそれぞれ内蔵される自己バイアス用の第１および第２の帰還抵抗と、前記第１および第２の増幅回路にそれぞれ内蔵され、または外部接続され、該増幅回路の出力を遮断し得る第１および第２のスイッチング素子と、前記第１および第２の入力端子の間に接続される第３のスイッチング素子とからなり、前記第１および第２の入力端子への信号の入力に応じて該信号を前記第１および第２の増幅回路に振り分けるため前記スイッチング素子のオンオフを制御する制御手段が設けられてなる計数回路の入力回路。
前記第１の入力端子に周波数の異なる複数の信号が共通に入力される場合に、前記制御手段は、第３のスイッチング素子がオフのとき第１のスイッチング素子がオンで第２のスイッチング素子がオフとなり、第３のスイッチング素子がオンのとき第１のスイッチング素子がオフで第２のスイッチング素子がオンになるように設定され、前記第１および第２の入力端子に信号がそれぞれ別々に入力される場合に、前記制御手段は、前記第１の入力端子の信号を処理するとき第２のスイッチング素子をオフにして第１のスイッチング素子をオンにし、前記第２の入力端子の信号を処理するとき第１のスイッチング素子をオフにして第２のスイッチング素子をオンにするように設定されてなる請求項１記載の計数回路の入力回路。
前記第１および／または第２の帰還抵抗が、前記第１および／または第２のスイッチング素子の抵抗をそれぞれ利用することにより前記第１および／または第２のスイッチング素子と兼用されてなる請求項１または２記載の入力回路。
前記第１および／または第２の入力端子とアース間に第４および／または第５のスイッチング素子が接続され、該第４および第５のスイッチング素子は該スイッチング素子の接続される前記入力端子および前記増幅回路に信号が入力されないときはオンにされる手段が前記制御手段に設けられてなる請求項１、２または３記載の入力回路。