JP3559396B2 - 計数回路の入力回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は周波数シンセサイザICなどの計数回路の入力回路に関する。さらに詳しくは、たとえばAM帯とFM帯のように周波数帯域が離れた2つの周波数帯域の信号が1個の出力端子により出力される場合でも、それぞれの周波数帯域が2個の出力端子により別々に出力される場合でも、そのまま接続し得る計数回路の入力回路に関する。
【0002】
【従来の技術】
最近ラジオの受信機などのオーディオ用のチューナ部の殆どはデジタルシンセサイザ化され、PLL回路を有するデジタル シンセサイザ チューナ用ICが用いられている。このデジタルシンセサイザ化は、まずフロントエンドでローカルオシレータであるVCOと、アンテナにより受信した信号とにより中間周波の信号を作成する。たとえばラジオの受信機において、AM放送帯とFM放送帯との両方を受信する場合、前述のローカルオシレータはAM帯とFM帯の両方が用いられ、それぞれの中間周波の信号が作成される。このローカルオシレータであるVCOの出力はICの計数回路に使用される。
【0003】
PLL回路で増幅する場合、たとえばAM帯とFM帯とで周波数域が離れており、MOSFETが使用される増幅回路の周波数特性が異なるため、通常高周波域用と低周波域用の別々の増幅回路が用いられている。一方、前述のフロントエンドの出力は、その構成によりVCOのAM帯およびFM帯の信号が1個の出力端子で出力される場合と、AM帯とFM帯の信号がそれぞれ別々に2個の出力端子で出力される場合とがある。したがって、VCOに2個の出力端子を有するフロントエンドの場合には、それぞれ別々の入力端子を有するPLLシンセサイザ用ICを使用し、1個の出力端子を有するフロントエンドからの出力は、1個の入力端子を有し、PLL回路内で、高周波域と低周波域のそれぞれの周波数の入力によりロジック的に周波数特性の切替えを行うICを用いることになる。それぞれの例を図3に示す。
【0004】
図3(a)は、フロントエンド11の出力として、AM帯とFM帯の別々に出力端子12、13が設けられたもので、PLL回路21は端子12、13に対応して入力端子22、23がそれぞれ設けられたICが用いられる。なお、図ではVCOの端子のみが示されており、中間周波の端子は示されていないが、中間周波についても、たとえばFM帯とAM帯とは10.7MHzと450kHzの差があり、同様に別々の端子が用いられる。図3(a)において、14は受信用のアンテナ、15、16はそれぞれ結合用のコンデンサである。
【0005】
図3(b)はフロントエンド11の出力としてAM帯とFM帯で共通の1つの出力端子17が設けられたもので、フロントエンド11内にAM帯とFM帯の出力を切り替えるスイッチ18が設けられ、どちらかが出力される構成になっている。それに伴い、PLL回路21も1個の入力端子24を有するICが用いられ、前述のようにPLL回路21内でロジック的に切替えが行われる。この切替えの例は、たとえば実公平4−38606号公報や、実公平4−45305号公報などに記載されている。なお、19は結合用のコンデンサである。
【0006】
【発明が解決しようとする課題】
前述のように、フロントエンドによって、出力端子が1個のものと、2個のものとがあり、それに伴ってPLL回路を有する周波数シンセサイザICを使い分けなければならないという問題がある。
【0007】
一方、前述の2個の出力端子のフロントエンドの出力端子を1個にするためには、図4(a)に示されるように、それぞれの出力端子側に抵抗とコンデンサR11、C11およびR12、C12をそれぞれ接続して結合し、1個の出力端子17とすることもできる。また、逆に1個の出力端子17のフロントエンドの出力端子を2個にするためには、図4(b)に示されるように、抵抗R13、R14およびコンデンサC13、C14をそれぞれ接続し、2個の出力端子12、13とすることができる。しかし、このような抵抗とコンデンサによるフィルタ回路を接続してPLL回路21につながる出力端子の数を増やしたり減らしたりすると、(1)フロントエンドの出力レベルが減衰する、(2)両信号がそれぞれの他方の帯域側に漏れ込み干渉する、(3)外部に抵抗およびコンデンサを接続しなければならず、外部素子が増加する、などの問題がある。
【0008】
本発明はこのような問題を解決するためになされたもので、フロントエンドの出力形式が1個と2個のいずれのタイプでも対応できるPLLシンセサイザICなどの計数回路の入力回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明による計数回路の入力回路は、第1および第2の入力端子と、該第1および第2の入力端子にそれぞれ接続される第1の増幅回路および第1の増幅回路よりも低域の周波数特性を有する第2の増幅回路と、前記第1および第2の増幅回路にそれぞれ内蔵される自己バイアス用の第1および第2の帰還抵抗と、前記第1および第2の増幅回路にそれぞれ内蔵され、または外部接続され、該増幅回路の出力を遮断し得る第1および第2のスイッチング素子と、前記第1および第2の入力端子の間に接続される第3のスイッチング素子とからなり、前記第1および第2の入力端子への信号の入力に応じて該信号を前記第1および第2の増幅回路に振り分けるため前記スイッチング素子のオンオフを制御する制御手段が設けられている。
【0010】
前記制御手段は、前記第1の入力端子に周波数の異なる複数の信号が共通に入力される場合に、第3のスイッチング素子がオフのとき第1のスイッチング素子がオンで第2のスイッチング素子がオフとなり、第3のスイッチング素子がオンのとき第1のスイッチング素子がオフで第2のスイッチング素子がオンになるように設定され、また、前記第1および第2の入力端子に信号がそれぞれ別々に入力される場合に、前記第1の入力端子の信号を処理するとき第2のスイッチング素子をオフにして第1のスイッチング素子をオンにし、前記第2の入力端子の信号を処理するとき第1のスイッチング素子をオフにして第2のスイッチング素子をオンにするように設定されることにより、たとえばAM帯とFM帯が1個の出力端子で出力されるフロントエンドの場合でも、それぞれ別々の2個の出力端子により出力されるフロントエンドの場合でも、第1〜第3のスイッチング素子のオンオフだけで、たとえばFM帯を第1の増幅回路側に、AM帯を第2の増幅回路側に分離して、減衰や干渉をすることなくそれぞれの周波数帯域側で増幅し計数化することができる。
【0011】
前記第1および/または第2の帰還抵抗が、前記第1および/または第2のスイッチング素子の抵抗をそれぞれ利用することにより前記第1および/または第2のスイッチング素子と兼用されていることが、回路規模を縮小することができるため好ましい。
【0012】
前記第1および/または第2の入力端子とアース間に第4および/または第5のスイッチング素子が接続され、該第4および第5のスイッチング素子は該スイッチング素子の接続される前記入力端子および前記増幅回路に信号が入力されないときはオンにされる手段が前記同期手段に設けられていることが、使用しない帯域側のラインを入力端子部でプルダウンして完全に不使用状態にすることができ、ノイズなどの入力や干渉などをより防止することができるため好ましい。
【0013】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の計数回路の入力回路について説明をする。
【0014】
図1は、本発明の計数回路の入力回路の一実施形態の回路図である。図1において、1、2はそれぞれ第1および第2の入力端子、3、4は一端が入力端子1、2にそれぞれ接続される第1および第2の増幅回路で、第1の増幅回路3は周波数特性が良く、たとえばFM帯に適するように設けられた高域周波数用増幅器A1および自己バイアス用の第1の帰還抵抗R1からなり、第2の増幅回路4は周波数特性を抑えてたとえばAM帯に適するように設けられた、低域周波数用増幅器A2および自己バイアス用の第2の帰還抵抗R2からなっている。図1に示される例では、それぞれの増幅回路3、4は、それぞれの増幅回路の出力を遮断し得る第1および第2のスイッチング素子SW1、SW2を帰還回路内に有しているが、このスイッチング素子SW1、SW2は前記機能を有すれば増幅回路3、4の外に接続されていてもよい。SW3は第1の入力端子1と第2の入力端子2との間に接続され、第1の入力端子1に入力された信号の周波数帯により、第1の増幅回路3側と第2の増幅回路4側とにスイッチングする第3のスイッチング素子である。Q1、Q2は第1および第2の入力端子1、2とアースとの間にそれぞれ接続されたトランジスタで、トランジスタQ1、Q2がオンのときは入力端子1、2をアースと接続するプルダウン抵抗となり、トランジスタQ1、Q2がオフのときは入力端子1、2を使用可能状態にするスイッチング素子(第4および第5のスイッチング素子)の作用をする。なお、図1において、A3、A4はインバータ回路で、C1、C2は結合のためのコンデンサである。
【0015】
スイッチング素子SW1〜SW3は、たとえばMOSFETなどのトランジスタによりアナログスイッチ回路として構成され、そのオンオフにより接続と非接続の切り替えを行う。第1の増幅回路3の具体例を図2に示す。図2において、A1は図1の第1の増幅器で、PMOSFETとNMOSFETからなるトランジスタQ3、Q4が電源電圧と基準電位間に直列接続されたCMOSインバータの構成になっている。スイッチング素子SW1はPMOSFETとNMOSFETからなるトランジスタQ5、Q6のソースおよびドレインが並列接続され、それぞれのゲートには制御信号SSが、一方は直接に、他方はインバータ素子I1を介して印加される構成になっている。したがって、制御信号SSが印加されれば、トランジスタQ5、Q6が共にオンまたはオフになり、第1のスイッチング素子SW1がオンのときに帰還回路が閉じ、自己バイアスが印加されて増幅器A1が動作する。この制御信号SSと同様な制御信号を第2および第3のスイッチング素子SW2、SW3にインバータ素子を介して後述するオンオフ状態になるように印加することにより、各スイッチング素子のオンオフを制御信号だけにより制御する論理的な制御手段を構成することができる。
【0016】
つぎに、図1に示される本発明の入力回路の動作について説明をする。
【0017】
まず、フロントエンドのVCOの出力端子がAM帯とFM帯の信号をまとめて1個の出力端子とされた場合、その出力端子を本発明の図1に示される回路の第1の入力端子1に接続し、第2の入力端子2はオープンにする。
【0018】
このフロントエンドから送られてくる信号がFM帯の場合には、第3のスイッチング素子SW3をオフにし、第1のスイッチング素子SW1をオン、第2のスイッチング素子SW2をオフにする。また、トランジスタQ1(第4のスイッチング素子)はオフ、トランジスタQ2(第5のスイッチング素子)をオンにする。その結果、第1の入力端子1に入力されたFM帯の信号は、第3のスイッチング素子SW3を進むことができず、第1の増幅器A1に進む。第1のスイッチング素子SW1はオンになって第1の増幅回路3は第1の帰還抵抗R1を介して帰還回路が形成され自己バイアスがかかることにより、高域周波数特性のリニアアンプとして動作するので、増幅された信号はさらに増幅器A3の方に進み、図示しない計数回路に入力される。このとき、第2の増幅回路4側では、第2の入力端子2がトランジスタQ2のオンによりプルダウンされており、何も入力されず、第3のスイッチング素子SW3もオフになっているため、第1の入力端子1側に入力された信号もこないが、さらに、第2のスイッチング素子SW2もオフにされており、たとえ何らかの信号が漏れてきても第2の増幅回路4は動作せず、干渉したりノイズが発生しないようになっている。
【0019】
つぎに、フロントエンドから送られてくる信号がAM帯の場合には、第3のスイッチング素子SW3をオンにし、第1のスイッチング素子SW1をオフ、第2のスイッチング素子SW2をオンにする。また、トランジスタQ1(第4のスイッチング素子)はオフ、トランジスタQ2(第5のスイッチング素子)もオフにする。その結果、第1の入力端子1に入力された信号は、第3のスイッチング素子SW3を経て第2の増幅回路4側に進み、第2のスイッチング素子SW2もオンになっているため、第2の増幅回路4は第2の帰還抵抗R2によりその帰還回路が形成され自己バイアスがかかることにより、低域周波数特性のリニアアンプとして動作するので、増幅された信号はさらに増幅器A4の方に進み、図示しない計数回路に入力される。このとき、第1の増幅回路3側では、第1のスイッチング素子SW1がオフにされており、第1の増幅回路3は自己バイアスが印加されず、動作しない。その結果、第1の増幅器A1側にAM帯の信号が入ってきても第1の増幅器A1から先に進むことができず、FM受信機側にAM信号が混信し、干渉したりノイズとなることはない。
【0020】
一方、フロントエンドのVCOの出力端子がAM帯とFM帯の信号をそれぞれ別々の端子とし、2個の出力端子とされている場合について説明をする。この場合には、その2個の出力端子を本発明の図1に示される回路の第1および第2の入力端子1、2にそれぞれ接続する。
【0021】
まず、第1の入力端子1にFM帯の信号が入力された場合は、前述と同様に、第3および第2のスイッチング素子SW3、SW2をオフにし、第1のスイッチング素子SW1をオンにし、トランジスタQ1をオフ、トランジスタQ2をオンにする。動作は前述と同じである。
【0022】
つぎに、第2の入力端子2にAM帯の信号が入力された場合、第1のスイッチング素子SW1をオフにし、第2のおよび第3のスイッチング素子SW2、SW3をオンにするように制御する。また、トランジスタQ1、Q2をオフにする。その結果、第2の入力端子2から入力され、第2の増幅回路4側に進んだAM帯の信号は、第2のスイッチング素子SW2がオンになっているため、第2の増幅回路4の帰還回路が形成され、自己バイアスがかかることにより、低域周波数特性のリニアアンプとして動作する。そして、前述と同様に増幅されたAM帯の信号が図示しない計数回路側に送られる。一方、第1の増幅回路3側では、第1のスイッチング素子SW1がオフにされているため、動作せず遮断される。そのため、FM帯側の受信回路にAM帯の信号が入り、混信や干渉を起こすことはない。
【0023】
このような制御手段を用いることにより、AM帯の信号が第1の入力端子1に入力されても同じ制御手段によりAM帯の信号を低域周波数特性の第2の増幅回路4により増幅することができる(フロントエンドのVCOの出力端子がAM帯とFM帯の信号をまとめた1個の出力端子で第1の入力端子1に接続された場合と同じ制御手段で制御することができる)。しかし、AM帯が第2の入力端子2に入力されるとき第3および第1のスイッチング素子SW3、SW1をオフにし、第2のスイッチング素子SW2をオンにし、トランジスタQ1をオン、Q2をオフにするように制御してもよい。この場合、入力端子2側からの入力は第3のスイッチング素子SW3により遮断されており、また入力端子1には信号は入力されないが、たとえノイズが入力されてもトランジスタQ1がオンになっているため、プルダウンされ、第1の増幅回路3側には何も入力されず、一層FM帯側への混信を防ぐことができる。
【0024】
前述の第1〜第3のスイッチング素子SW1〜SW3およびトランジスタQ1、Q2(第4および第5のスイッチング素子)のオンオフの制御は、前述のように、図2に示されるようなNMOSFET、PMOSFETおよびインバータ素子とからなるアナログスイッチ回路のゲートへの入力信号を制御信号SSにより同期させる制御手段により行われる。
【0025】
以上の例では、VCOの出力信号であったが、これに限らず、中間周波の信号でも10.7MHzと450kHzと大きな差があり、増幅回路を高域周波数対応と低域周波数対応とに分けることが好ましく、その場合には同様に本発明の入力回路を使用することができる。また、AM帯とFM帯のラジオ受信機に限定されるものではなく、離れた周波数帯域の信号をMOSFETにより増幅する周波数シンセサイザICに同様に本発明の入力回路を用いることができる。
【0026】
さらに、前述の例では第1および第2のスイッチング素子SW1、SW2と第1および第2の帰還抵抗R1、R2をそれぞれ別々に設けたが、スイッチング素子の抵抗分を帰還抵抗として用い、第1および/または第2の帰還抵抗を第1および/または第2のスイッチング素子と兼用することができる。
【0027】
【発明の効果】
本発明によれば、入力端子間に挿入したスイッチング素子と増幅回路の出力を遮断し得るスイッチング素子との組み合わせにより信号の進行を制御しているため、高域周波数帯と低域周波数帯の2周波数帯の信号が1個の出力端子により出力されている場合でも2個の出力端子により出力されている場合でもどちらにも対応することができる。その結果、ラジオ受信機のフロントエンドなどの出力形式にかかわらず、PLL回路を有するシンセサイザICを変更したり、他の部品を追加したりすることなく、しかも入力レベルの減衰や干渉の問題を殆ど気にしないでそのまま次段の回路に接続することができる。
【図面の簡単な説明】
【図1】本発明の計数回路の入力回路の一実施形態の説明図である。
【図2】図1の第1のスイッチング素子の部分の具体例を示す回路図である。
【図3】従来のフロントエンドとPLL回路の接続例を示す図である。
【図4】従来のフロントエンドとPLL回路との接続において、PLL回路の入力端子の数に合せてフロントエンドの数を調整する例を示す図である。
【符号の説明】
1 第1の入力端子
2 第2の入力端子
3 第1の増幅回路
4 第2の増幅回路
SW1 第1のスイッチング素子
SW2 第2のスイッチング素子
SW3 第3のスイッチング素子
Q1 トランジスタ(第4のスイッチング素子)
Q2 トランジスタ(第5のスイッチング素子)
R1 第1の帰還抵抗
R2 第2の帰還抵抗
【発明の属する技術分野】
本発明は周波数シンセサイザICなどの計数回路の入力回路に関する。さらに詳しくは、たとえばAM帯とFM帯のように周波数帯域が離れた2つの周波数帯域の信号が1個の出力端子により出力される場合でも、それぞれの周波数帯域が2個の出力端子により別々に出力される場合でも、そのまま接続し得る計数回路の入力回路に関する。
【0002】
【従来の技術】
最近ラジオの受信機などのオーディオ用のチューナ部の殆どはデジタルシンセサイザ化され、PLL回路を有するデジタル シンセサイザ チューナ用ICが用いられている。このデジタルシンセサイザ化は、まずフロントエンドでローカルオシレータであるVCOと、アンテナにより受信した信号とにより中間周波の信号を作成する。たとえばラジオの受信機において、AM放送帯とFM放送帯との両方を受信する場合、前述のローカルオシレータはAM帯とFM帯の両方が用いられ、それぞれの中間周波の信号が作成される。このローカルオシレータであるVCOの出力はICの計数回路に使用される。
【0003】
PLL回路で増幅する場合、たとえばAM帯とFM帯とで周波数域が離れており、MOSFETが使用される増幅回路の周波数特性が異なるため、通常高周波域用と低周波域用の別々の増幅回路が用いられている。一方、前述のフロントエンドの出力は、その構成によりVCOのAM帯およびFM帯の信号が1個の出力端子で出力される場合と、AM帯とFM帯の信号がそれぞれ別々に2個の出力端子で出力される場合とがある。したがって、VCOに2個の出力端子を有するフロントエンドの場合には、それぞれ別々の入力端子を有するPLLシンセサイザ用ICを使用し、1個の出力端子を有するフロントエンドからの出力は、1個の入力端子を有し、PLL回路内で、高周波域と低周波域のそれぞれの周波数の入力によりロジック的に周波数特性の切替えを行うICを用いることになる。それぞれの例を図3に示す。
【0004】
図3(a)は、フロントエンド11の出力として、AM帯とFM帯の別々に出力端子12、13が設けられたもので、PLL回路21は端子12、13に対応して入力端子22、23がそれぞれ設けられたICが用いられる。なお、図ではVCOの端子のみが示されており、中間周波の端子は示されていないが、中間周波についても、たとえばFM帯とAM帯とは10.7MHzと450kHzの差があり、同様に別々の端子が用いられる。図3(a)において、14は受信用のアンテナ、15、16はそれぞれ結合用のコンデンサである。
【0005】
図3(b)はフロントエンド11の出力としてAM帯とFM帯で共通の1つの出力端子17が設けられたもので、フロントエンド11内にAM帯とFM帯の出力を切り替えるスイッチ18が設けられ、どちらかが出力される構成になっている。それに伴い、PLL回路21も1個の入力端子24を有するICが用いられ、前述のようにPLL回路21内でロジック的に切替えが行われる。この切替えの例は、たとえば実公平4−38606号公報や、実公平4−45305号公報などに記載されている。なお、19は結合用のコンデンサである。
【0006】
【発明が解決しようとする課題】
前述のように、フロントエンドによって、出力端子が1個のものと、2個のものとがあり、それに伴ってPLL回路を有する周波数シンセサイザICを使い分けなければならないという問題がある。
【0007】
一方、前述の2個の出力端子のフロントエンドの出力端子を1個にするためには、図4(a)に示されるように、それぞれの出力端子側に抵抗とコンデンサR11、C11およびR12、C12をそれぞれ接続して結合し、1個の出力端子17とすることもできる。また、逆に1個の出力端子17のフロントエンドの出力端子を2個にするためには、図4(b)に示されるように、抵抗R13、R14およびコンデンサC13、C14をそれぞれ接続し、2個の出力端子12、13とすることができる。しかし、このような抵抗とコンデンサによるフィルタ回路を接続してPLL回路21につながる出力端子の数を増やしたり減らしたりすると、(1)フロントエンドの出力レベルが減衰する、(2)両信号がそれぞれの他方の帯域側に漏れ込み干渉する、(3)外部に抵抗およびコンデンサを接続しなければならず、外部素子が増加する、などの問題がある。
【0008】
本発明はこのような問題を解決するためになされたもので、フロントエンドの出力形式が1個と2個のいずれのタイプでも対応できるPLLシンセサイザICなどの計数回路の入力回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明による計数回路の入力回路は、第1および第2の入力端子と、該第1および第2の入力端子にそれぞれ接続される第1の増幅回路および第1の増幅回路よりも低域の周波数特性を有する第2の増幅回路と、前記第1および第2の増幅回路にそれぞれ内蔵される自己バイアス用の第1および第2の帰還抵抗と、前記第1および第2の増幅回路にそれぞれ内蔵され、または外部接続され、該増幅回路の出力を遮断し得る第1および第2のスイッチング素子と、前記第1および第2の入力端子の間に接続される第3のスイッチング素子とからなり、前記第1および第2の入力端子への信号の入力に応じて該信号を前記第1および第2の増幅回路に振り分けるため前記スイッチング素子のオンオフを制御する制御手段が設けられている。
【0010】
前記制御手段は、前記第1の入力端子に周波数の異なる複数の信号が共通に入力される場合に、第3のスイッチング素子がオフのとき第1のスイッチング素子がオンで第2のスイッチング素子がオフとなり、第3のスイッチング素子がオンのとき第1のスイッチング素子がオフで第2のスイッチング素子がオンになるように設定され、また、前記第1および第2の入力端子に信号がそれぞれ別々に入力される場合に、前記第1の入力端子の信号を処理するとき第2のスイッチング素子をオフにして第1のスイッチング素子をオンにし、前記第2の入力端子の信号を処理するとき第1のスイッチング素子をオフにして第2のスイッチング素子をオンにするように設定されることにより、たとえばAM帯とFM帯が1個の出力端子で出力されるフロントエンドの場合でも、それぞれ別々の2個の出力端子により出力されるフロントエンドの場合でも、第1〜第3のスイッチング素子のオンオフだけで、たとえばFM帯を第1の増幅回路側に、AM帯を第2の増幅回路側に分離して、減衰や干渉をすることなくそれぞれの周波数帯域側で増幅し計数化することができる。
【0011】
前記第1および/または第2の帰還抵抗が、前記第1および/または第2のスイッチング素子の抵抗をそれぞれ利用することにより前記第1および/または第2のスイッチング素子と兼用されていることが、回路規模を縮小することができるため好ましい。
【0012】
前記第1および/または第2の入力端子とアース間に第4および/または第5のスイッチング素子が接続され、該第4および第5のスイッチング素子は該スイッチング素子の接続される前記入力端子および前記増幅回路に信号が入力されないときはオンにされる手段が前記同期手段に設けられていることが、使用しない帯域側のラインを入力端子部でプルダウンして完全に不使用状態にすることができ、ノイズなどの入力や干渉などをより防止することができるため好ましい。
【0013】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の計数回路の入力回路について説明をする。
【0014】
図1は、本発明の計数回路の入力回路の一実施形態の回路図である。図1において、1、2はそれぞれ第1および第2の入力端子、3、4は一端が入力端子1、2にそれぞれ接続される第1および第2の増幅回路で、第1の増幅回路3は周波数特性が良く、たとえばFM帯に適するように設けられた高域周波数用増幅器A1および自己バイアス用の第1の帰還抵抗R1からなり、第2の増幅回路4は周波数特性を抑えてたとえばAM帯に適するように設けられた、低域周波数用増幅器A2および自己バイアス用の第2の帰還抵抗R2からなっている。図1に示される例では、それぞれの増幅回路3、4は、それぞれの増幅回路の出力を遮断し得る第1および第2のスイッチング素子SW1、SW2を帰還回路内に有しているが、このスイッチング素子SW1、SW2は前記機能を有すれば増幅回路3、4の外に接続されていてもよい。SW3は第1の入力端子1と第2の入力端子2との間に接続され、第1の入力端子1に入力された信号の周波数帯により、第1の増幅回路3側と第2の増幅回路4側とにスイッチングする第3のスイッチング素子である。Q1、Q2は第1および第2の入力端子1、2とアースとの間にそれぞれ接続されたトランジスタで、トランジスタQ1、Q2がオンのときは入力端子1、2をアースと接続するプルダウン抵抗となり、トランジスタQ1、Q2がオフのときは入力端子1、2を使用可能状態にするスイッチング素子(第4および第5のスイッチング素子)の作用をする。なお、図1において、A3、A4はインバータ回路で、C1、C2は結合のためのコンデンサである。
【0015】
スイッチング素子SW1〜SW3は、たとえばMOSFETなどのトランジスタによりアナログスイッチ回路として構成され、そのオンオフにより接続と非接続の切り替えを行う。第1の増幅回路3の具体例を図2に示す。図2において、A1は図1の第1の増幅器で、PMOSFETとNMOSFETからなるトランジスタQ3、Q4が電源電圧と基準電位間に直列接続されたCMOSインバータの構成になっている。スイッチング素子SW1はPMOSFETとNMOSFETからなるトランジスタQ5、Q6のソースおよびドレインが並列接続され、それぞれのゲートには制御信号SSが、一方は直接に、他方はインバータ素子I1を介して印加される構成になっている。したがって、制御信号SSが印加されれば、トランジスタQ5、Q6が共にオンまたはオフになり、第1のスイッチング素子SW1がオンのときに帰還回路が閉じ、自己バイアスが印加されて増幅器A1が動作する。この制御信号SSと同様な制御信号を第2および第3のスイッチング素子SW2、SW3にインバータ素子を介して後述するオンオフ状態になるように印加することにより、各スイッチング素子のオンオフを制御信号だけにより制御する論理的な制御手段を構成することができる。
【0016】
つぎに、図1に示される本発明の入力回路の動作について説明をする。
【0017】
まず、フロントエンドのVCOの出力端子がAM帯とFM帯の信号をまとめて1個の出力端子とされた場合、その出力端子を本発明の図1に示される回路の第1の入力端子1に接続し、第2の入力端子2はオープンにする。
【0018】
このフロントエンドから送られてくる信号がFM帯の場合には、第3のスイッチング素子SW3をオフにし、第1のスイッチング素子SW1をオン、第2のスイッチング素子SW2をオフにする。また、トランジスタQ1(第4のスイッチング素子)はオフ、トランジスタQ2(第5のスイッチング素子)をオンにする。その結果、第1の入力端子1に入力されたFM帯の信号は、第3のスイッチング素子SW3を進むことができず、第1の増幅器A1に進む。第1のスイッチング素子SW1はオンになって第1の増幅回路3は第1の帰還抵抗R1を介して帰還回路が形成され自己バイアスがかかることにより、高域周波数特性のリニアアンプとして動作するので、増幅された信号はさらに増幅器A3の方に進み、図示しない計数回路に入力される。このとき、第2の増幅回路4側では、第2の入力端子2がトランジスタQ2のオンによりプルダウンされており、何も入力されず、第3のスイッチング素子SW3もオフになっているため、第1の入力端子1側に入力された信号もこないが、さらに、第2のスイッチング素子SW2もオフにされており、たとえ何らかの信号が漏れてきても第2の増幅回路4は動作せず、干渉したりノイズが発生しないようになっている。
【0019】
つぎに、フロントエンドから送られてくる信号がAM帯の場合には、第3のスイッチング素子SW3をオンにし、第1のスイッチング素子SW1をオフ、第2のスイッチング素子SW2をオンにする。また、トランジスタQ1(第4のスイッチング素子)はオフ、トランジスタQ2(第5のスイッチング素子)もオフにする。その結果、第1の入力端子1に入力された信号は、第3のスイッチング素子SW3を経て第2の増幅回路4側に進み、第2のスイッチング素子SW2もオンになっているため、第2の増幅回路4は第2の帰還抵抗R2によりその帰還回路が形成され自己バイアスがかかることにより、低域周波数特性のリニアアンプとして動作するので、増幅された信号はさらに増幅器A4の方に進み、図示しない計数回路に入力される。このとき、第1の増幅回路3側では、第1のスイッチング素子SW1がオフにされており、第1の増幅回路3は自己バイアスが印加されず、動作しない。その結果、第1の増幅器A1側にAM帯の信号が入ってきても第1の増幅器A1から先に進むことができず、FM受信機側にAM信号が混信し、干渉したりノイズとなることはない。
【0020】
一方、フロントエンドのVCOの出力端子がAM帯とFM帯の信号をそれぞれ別々の端子とし、2個の出力端子とされている場合について説明をする。この場合には、その2個の出力端子を本発明の図1に示される回路の第1および第2の入力端子1、2にそれぞれ接続する。
【0021】
まず、第1の入力端子1にFM帯の信号が入力された場合は、前述と同様に、第3および第2のスイッチング素子SW3、SW2をオフにし、第1のスイッチング素子SW1をオンにし、トランジスタQ1をオフ、トランジスタQ2をオンにする。動作は前述と同じである。
【0022】
つぎに、第2の入力端子2にAM帯の信号が入力された場合、第1のスイッチング素子SW1をオフにし、第2のおよび第3のスイッチング素子SW2、SW3をオンにするように制御する。また、トランジスタQ1、Q2をオフにする。その結果、第2の入力端子2から入力され、第2の増幅回路4側に進んだAM帯の信号は、第2のスイッチング素子SW2がオンになっているため、第2の増幅回路4の帰還回路が形成され、自己バイアスがかかることにより、低域周波数特性のリニアアンプとして動作する。そして、前述と同様に増幅されたAM帯の信号が図示しない計数回路側に送られる。一方、第1の増幅回路3側では、第1のスイッチング素子SW1がオフにされているため、動作せず遮断される。そのため、FM帯側の受信回路にAM帯の信号が入り、混信や干渉を起こすことはない。
【0023】
このような制御手段を用いることにより、AM帯の信号が第1の入力端子1に入力されても同じ制御手段によりAM帯の信号を低域周波数特性の第2の増幅回路4により増幅することができる(フロントエンドのVCOの出力端子がAM帯とFM帯の信号をまとめた1個の出力端子で第1の入力端子1に接続された場合と同じ制御手段で制御することができる)。しかし、AM帯が第2の入力端子2に入力されるとき第3および第1のスイッチング素子SW3、SW1をオフにし、第2のスイッチング素子SW2をオンにし、トランジスタQ1をオン、Q2をオフにするように制御してもよい。この場合、入力端子2側からの入力は第3のスイッチング素子SW3により遮断されており、また入力端子1には信号は入力されないが、たとえノイズが入力されてもトランジスタQ1がオンになっているため、プルダウンされ、第1の増幅回路3側には何も入力されず、一層FM帯側への混信を防ぐことができる。
【0024】
前述の第1〜第3のスイッチング素子SW1〜SW3およびトランジスタQ1、Q2(第4および第5のスイッチング素子)のオンオフの制御は、前述のように、図2に示されるようなNMOSFET、PMOSFETおよびインバータ素子とからなるアナログスイッチ回路のゲートへの入力信号を制御信号SSにより同期させる制御手段により行われる。
【0025】
以上の例では、VCOの出力信号であったが、これに限らず、中間周波の信号でも10.7MHzと450kHzと大きな差があり、増幅回路を高域周波数対応と低域周波数対応とに分けることが好ましく、その場合には同様に本発明の入力回路を使用することができる。また、AM帯とFM帯のラジオ受信機に限定されるものではなく、離れた周波数帯域の信号をMOSFETにより増幅する周波数シンセサイザICに同様に本発明の入力回路を用いることができる。
【0026】
さらに、前述の例では第1および第2のスイッチング素子SW1、SW2と第1および第2の帰還抵抗R1、R2をそれぞれ別々に設けたが、スイッチング素子の抵抗分を帰還抵抗として用い、第1および/または第2の帰還抵抗を第1および/または第2のスイッチング素子と兼用することができる。
【0027】
【発明の効果】
本発明によれば、入力端子間に挿入したスイッチング素子と増幅回路の出力を遮断し得るスイッチング素子との組み合わせにより信号の進行を制御しているため、高域周波数帯と低域周波数帯の2周波数帯の信号が1個の出力端子により出力されている場合でも2個の出力端子により出力されている場合でもどちらにも対応することができる。その結果、ラジオ受信機のフロントエンドなどの出力形式にかかわらず、PLL回路を有するシンセサイザICを変更したり、他の部品を追加したりすることなく、しかも入力レベルの減衰や干渉の問題を殆ど気にしないでそのまま次段の回路に接続することができる。
【図面の簡単な説明】
【図1】本発明の計数回路の入力回路の一実施形態の説明図である。
【図2】図1の第1のスイッチング素子の部分の具体例を示す回路図である。
【図3】従来のフロントエンドとPLL回路の接続例を示す図である。
【図4】従来のフロントエンドとPLL回路との接続において、PLL回路の入力端子の数に合せてフロントエンドの数を調整する例を示す図である。
【符号の説明】
1 第1の入力端子
2 第2の入力端子
3 第1の増幅回路
4 第2の増幅回路
SW1 第1のスイッチング素子
SW2 第2のスイッチング素子
SW3 第3のスイッチング素子
Q1 トランジスタ(第4のスイッチング素子)
Q2 トランジスタ(第5のスイッチング素子)
R1 第1の帰還抵抗
R2 第2の帰還抵抗
Claims (4)
- 第1および第2の入力端子と、該第1および第2の入力端子にそれぞれ接続される第1の増幅回路および該第1の増幅回路よりも低域の周波数特性を有する第2の増幅回路と、前記第1および第2の増幅回路にそれぞれ内蔵される自己バイアス用の第1および第2の帰還抵抗と、前記第1および第2の増幅回路にそれぞれ内蔵され、または外部接続され、該増幅回路の出力を遮断し得る第1および第2のスイッチング素子と、前記第1および第2の入力端子の間に接続される第3のスイッチング素子とからなり、前記第1および第2の入力端子への信号の入力に応じて該信号を前記第1および第2の増幅回路に振り分けるため前記スイッチング素子のオンオフを制御する制御手段が設けられてなる計数回路の入力回路。
- 前記第1の入力端子に周波数の異なる複数の信号が共通に入力される場合に、前記制御手段は、第3のスイッチング素子がオフのとき第1のスイッチング素子がオンで第2のスイッチング素子がオフとなり、第3のスイッチング素子がオンのとき第1のスイッチング素子がオフで第2のスイッチング素子がオンになるように設定され、前記第1および第2の入力端子に信号がそれぞれ別々に入力される場合に、前記制御手段は、前記第1の入力端子の信号を処理するとき第2のスイッチング素子をオフにして第1のスイッチング素子をオンにし、前記第2の入力端子の信号を処理するとき第1のスイッチング素子をオフにして第2のスイッチング素子をオンにするように設定されてなる請求項1記載の計数回路の入力回路。
- 前記第1および/または第2の帰還抵抗が、前記第1および/または第2のスイッチング素子の抵抗をそれぞれ利用することにより前記第1および/または第2のスイッチング素子と兼用されてなる請求項1または2記載の入力回路。
- 前記第1および/または第2の入力端子とアース間に第4および/または第5のスイッチング素子が接続され、該第4および第5のスイッチング素子は該スイッチング素子の接続される前記入力端子および前記増幅回路に信号が入力されないときはオンにされる手段が前記制御手段に設けられてなる請求項1、2または3記載の入力回路。
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