JPH1079576A - 半導体パッケージ用プリント回路基板 - Google Patents
半導体パッケージ用プリント回路基板Info
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- JPH1079576A JPH1079576A JP8234459A JP23445996A JPH1079576A JP H1079576 A JPH1079576 A JP H1079576A JP 8234459 A JP8234459 A JP 8234459A JP 23445996 A JP23445996 A JP 23445996A JP H1079576 A JPH1079576 A JP H1079576A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- insulating resin
- resin layer
- chip
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 半導体パッケージ用基板をプリント配線板を
用いて簡単な方法で作製する。 【解決手段】 ビアホールが設けられた絶縁性樹脂層の
ビアホール内及びビアホール上に存在する金属体からな
る第１の層、前記絶縁樹脂層上に形成された感光性絶縁
性樹脂層に設けられたフォトビアに無電解めっきにより
形成された第２の導電体層、及び前記絶縁性樹脂層及び
第１の導電体層上に設けられた異方導電膜からなること
を特徴とする半導体パッケージ用プリント回路基板。
用いて簡単な方法で作製する。 【解決手段】 ビアホールが設けられた絶縁性樹脂層の
ビアホール内及びビアホール上に存在する金属体からな
る第１の層、前記絶縁樹脂層上に形成された感光性絶縁
性樹脂層に設けられたフォトビアに無電解めっきにより
形成された第２の導電体層、及び前記絶縁性樹脂層及び
第１の導電体層上に設けられた異方導電膜からなること
を特徴とする半導体パッケージ用プリント回路基板。
Description
【０００１】
【発明の属する技術分野】本発明は二つの導電体層より
なる半導体パッケージ用プリント配線基板およびその製
造方法に係わり、特にレーザーによるビアホールを有す
る層と感光性樹脂を用いたフォトビアを有するビルドア
ップによるプリント配線基板およびその製造方法に関す
ものである。
なる半導体パッケージ用プリント配線基板およびその製
造方法に係わり、特にレーザーによるビアホールを有す
る層と感光性樹脂を用いたフォトビアを有するビルドア
ップによるプリント配線基板およびその製造方法に関す
ものである。
【０００２】
【従来の技術】近年、電子技術の進歩に伴い、パーソナ
ルコンピュータ、携帯電話等をはじめとする電子機器に
対する高密度実装化が進んでいる。このような状況の下
で表面実装用として開発されてきたＱＦＰ、ＴＳＯＰな
どの小型パッケージでさえ多ピン化、狭ピッチ化の動向
の中で限界に直面している。小サイズ化の究極の形とし
てはベアチップ実装が注目されているが、ベアチップで
はパッケージにかかるコストなども削減できる反面、Ｋ
ＧＤ（known-good-die）の補償方法およびその検査コス
トやベアチップのリペア性（修復性）、ハンドリング性
の面からなかなか加速されない。そこで、チップをチッ
プとほぼ同じ大きさにパッケージ化するチップスケール
パッケージ（以下、ＣＳＰと呼ぶ）の研究・開発が特に
活発化し、注目を浴びている。
ルコンピュータ、携帯電話等をはじめとする電子機器に
対する高密度実装化が進んでいる。このような状況の下
で表面実装用として開発されてきたＱＦＰ、ＴＳＯＰな
どの小型パッケージでさえ多ピン化、狭ピッチ化の動向
の中で限界に直面している。小サイズ化の究極の形とし
てはベアチップ実装が注目されているが、ベアチップで
はパッケージにかかるコストなども削減できる反面、Ｋ
ＧＤ（known-good-die）の補償方法およびその検査コス
トやベアチップのリペア性（修復性）、ハンドリング性
の面からなかなか加速されない。そこで、チップをチッ
プとほぼ同じ大きさにパッケージ化するチップスケール
パッケージ（以下、ＣＳＰと呼ぶ）の研究・開発が特に
活発化し、注目を浴びている。
【０００３】ＣＳＰの実現にはフリップチップの電極か
らマザーボードの基板実装面までの配線をいかに短縮化
して引き出し、かつ、マザーボードへ一括リフロー接続
できる格子ピッチを確保する必要がある。すなわち、フ
リップチップで実現された極小サイズ化された格子ピッ
チをプリント配線板に実装できるまでに最も効率的な配
線で拡大させるための技術が求められている。また、実
装されるマザーボードとしてガラス基材エポキシ樹脂プ
リント配線板などを使用できることが一般民生機器への
適用を考えれば必須条件である。
らマザーボードの基板実装面までの配線をいかに短縮化
して引き出し、かつ、マザーボードへ一括リフロー接続
できる格子ピッチを確保する必要がある。すなわち、フ
リップチップで実現された極小サイズ化された格子ピッ
チをプリント配線板に実装できるまでに最も効率的な配
線で拡大させるための技術が求められている。また、実
装されるマザーボードとしてガラス基材エポキシ樹脂プ
リント配線板などを使用できることが一般民生機器への
適用を考えれば必須条件である。
【０００４】フリップチップの電極とパッケージ側電極
とを接続する際に、従来ＱＦＰやＴＳＯＰなどで用いら
れてきた金細線をワイヤーボンディングする手法と異な
り、前述したように配線長を短くするためにフリップチ
ップ側電極から垂直配線でパッケージ側に配線すること
が必要である。そのためにはフリップチップの実装信頼
性を考えねばならず、フリップチップの電極に対してパ
ッケージ側電極が平行かつ同じ高さであること、すなわ
ちコプラナリティーが必要である。しかしながら、これ
までに提案されているような半田やインジウム合金、
銀、金などのバンプを用いる方法では高歩留まりで均一
なバンプを作るのは難しく、また、隣接電極とのショー
トや位置ずれ、コストアップなどの問題も多々ある。そ
の他、この接合部はフリップチップとマザーボードの熱
膨張係数の違いから温度や湿度の条件による熱応力を受
け、歪みを発生、クラック、断線を引き起こすことがあ
る。
とを接続する際に、従来ＱＦＰやＴＳＯＰなどで用いら
れてきた金細線をワイヤーボンディングする手法と異な
り、前述したように配線長を短くするためにフリップチ
ップ側電極から垂直配線でパッケージ側に配線すること
が必要である。そのためにはフリップチップの実装信頼
性を考えねばならず、フリップチップの電極に対してパ
ッケージ側電極が平行かつ同じ高さであること、すなわ
ちコプラナリティーが必要である。しかしながら、これ
までに提案されているような半田やインジウム合金、
銀、金などのバンプを用いる方法では高歩留まりで均一
なバンプを作るのは難しく、また、隣接電極とのショー
トや位置ずれ、コストアップなどの問題も多々ある。そ
の他、この接合部はフリップチップとマザーボードの熱
膨張係数の違いから温度や湿度の条件による熱応力を受
け、歪みを発生、クラック、断線を引き起こすことがあ
る。
【０００５】本発明ではこのパッケージ側電極をコア材
となる銅張積層板の銅箔等の金属箔をエッチングして作
成するために、図１に示したようにエッチングファクタ
ーより起こるフィレット形状が熱的応力を吸収できる。
また、銅箔等の金属箔そのものが電極となるために厚み
が非常に均一でありコプラナリティーをも十分に満足で
きる。また、ＬＳＩ電極との接続に異方導電フィルムま
たは異方導電ペーストを用いることにより、従来のよう
に金を使用した電極バンプ等を作成することなく一括接
続でき、かつ、接続後に注入するアンダーフィル剤も必
要なくなるため、低コスト化も実現できる。アンダーフ
ィル剤とはチップと基板の接続における接着剤であり機
械的強度を保持し信頼性を高める役割がある。本発明に
おいては接続に用いた異方導電フィルムまたは異方導電
ペーストに使用されているバインダー樹脂がこのアンダ
ーフィルの役割をになっている。よって、使用する異方
導電フィルムや異方導電ペーストは低温硬化型や光硬化
型の低応力タイプのものが好ましい。
となる銅張積層板の銅箔等の金属箔をエッチングして作
成するために、図１に示したようにエッチングファクタ
ーより起こるフィレット形状が熱的応力を吸収できる。
また、銅箔等の金属箔そのものが電極となるために厚み
が非常に均一でありコプラナリティーをも十分に満足で
きる。また、ＬＳＩ電極との接続に異方導電フィルムま
たは異方導電ペーストを用いることにより、従来のよう
に金を使用した電極バンプ等を作成することなく一括接
続でき、かつ、接続後に注入するアンダーフィル剤も必
要なくなるため、低コスト化も実現できる。アンダーフ
ィル剤とはチップと基板の接続における接着剤であり機
械的強度を保持し信頼性を高める役割がある。本発明に
おいては接続に用いた異方導電フィルムまたは異方導電
ペーストに使用されているバインダー樹脂がこのアンダ
ーフィルの役割をになっている。よって、使用する異方
導電フィルムや異方導電ペーストは低温硬化型や光硬化
型の低応力タイプのものが好ましい。
【０００６】
【課題を解決するための手段】本発明は、ビアホールが
設けられた絶縁性樹脂層のビアホール内及びビアホール
上に存在する金属体からなる第１の導電体層、前記絶縁
樹脂層の金属体と反対面に形成された感光性絶縁性樹脂
層に設けられたフォトビアに無電解めっきにより形成さ
れた第２の導電体層、及び前記絶縁性樹脂層及び第１の
導電体層上に設けられた異方導電膜からなることを特徴
とする半導体パッケージ用プリント回路基板を提供する
ものである。
設けられた絶縁性樹脂層のビアホール内及びビアホール
上に存在する金属体からなる第１の導電体層、前記絶縁
樹脂層の金属体と反対面に形成された感光性絶縁性樹脂
層に設けられたフォトビアに無電解めっきにより形成さ
れた第２の導電体層、及び前記絶縁性樹脂層及び第１の
導電体層上に設けられた異方導電膜からなることを特徴
とする半導体パッケージ用プリント回路基板を提供する
ものである。
【０００７】本発明の半導体パッケージ用プリント回路
基板を製造するための工程を以下に説明する。まず、金
属箔に厚さ１０〜２００μｍになるようにレーザーによ
るビアホール成形可能な絶縁性樹脂を塗布し、レーザー
によってビアホールを形成する。金属箔には電解銅箔を
はじめ、アルミ箔等電気伝導性の良いものが使用でき、
厚みは１０〜１００μｍ、好ましくは３５〜７０μｍで
ある。１０μｍ未満であると、強度的に弱い他、絶縁性
樹脂を成形する際にシワが入りやすいなどハンドリング
に欠点がある。１００μｍを越えると薄小化ができな
い。また、ビアホール形成のためのレーザーとしてはエ
キシマレーザー、炭酸ガスレーザー、プラズマなどが使
用可能である。このように、レーザー方式を用いること
により、第一層の絶縁性樹脂材料はエポキシ樹脂をはじ
めとして耐熱性樹脂の材質選択肢が幅広くなる。
基板を製造するための工程を以下に説明する。まず、金
属箔に厚さ１０〜２００μｍになるようにレーザーによ
るビアホール成形可能な絶縁性樹脂を塗布し、レーザー
によってビアホールを形成する。金属箔には電解銅箔を
はじめ、アルミ箔等電気伝導性の良いものが使用でき、
厚みは１０〜１００μｍ、好ましくは３５〜７０μｍで
ある。１０μｍ未満であると、強度的に弱い他、絶縁性
樹脂を成形する際にシワが入りやすいなどハンドリング
に欠点がある。１００μｍを越えると薄小化ができな
い。また、ビアホール形成のためのレーザーとしてはエ
キシマレーザー、炭酸ガスレーザー、プラズマなどが使
用可能である。このように、レーザー方式を用いること
により、第一層の絶縁性樹脂材料はエポキシ樹脂をはじ
めとして耐熱性樹脂の材質選択肢が幅広くなる。
【０００８】次にめっきレジストを金属箔側に貼り付
け、電解めっきによって先ほど作製したレーザーによる
ビアホールに銅を絶縁層厚まで成長させる。この場合も
銅に限らず、金、半田合金、錫等可能ではあるが、コス
ト、電気的信頼性の面から電解銅めっきが好ましい。
け、電解めっきによって先ほど作製したレーザーによる
ビアホールに銅を絶縁層厚まで成長させる。この場合も
銅に限らず、金、半田合金、錫等可能ではあるが、コス
ト、電気的信頼性の面から電解銅めっきが好ましい。
【０００９】そして、この絶縁層上に第二の導電体層と
なる感光性樹脂層を形成する。この密着力を高めるため
に、前記絶縁性樹脂層の表面を研磨する。研磨する方法
としてはバフロール研磨、ベルトサンダー等、機械的な
方法あるいは化学薬品によるミクロ粗化のいずれでもよ
い。
なる感光性樹脂層を形成する。この密着力を高めるため
に、前記絶縁性樹脂層の表面を研磨する。研磨する方法
としてはバフロール研磨、ベルトサンダー等、機械的な
方法あるいは化学薬品によるミクロ粗化のいずれでもよ
い。
【００１０】感光性樹脂の形成方法はスクリーン印刷、
カーテンコーター、ロールコーター、ディップコーター
等が使用可能である。または、フィルム状感光性樹脂を
ラミネート方式で形成することも可能である。但し、本
発明に用いられる感光性樹脂はアルカリ水溶液で現像可
能であり、無電解めっきのための過マンガン酸による粗
化、さらには無電解めっき可能なものが好ましい。この
ような素材は特願平６−２９１７２９号明細書、特願平
６−２９３５１７号明細書などに記載されている。
カーテンコーター、ロールコーター、ディップコーター
等が使用可能である。または、フィルム状感光性樹脂を
ラミネート方式で形成することも可能である。但し、本
発明に用いられる感光性樹脂はアルカリ水溶液で現像可
能であり、無電解めっきのための過マンガン酸による粗
化、さらには無電解めっき可能なものが好ましい。この
ような素材は特願平６−２９１７２９号明細書、特願平
６−２９３５１７号明細書などに記載されている。
【００１１】次に、その感光性樹脂層にパターンフィル
ムを用いて感光し、現像することによってビアホールを
形成する。次いで、表面を粗化後、無電解めっきによっ
て第二の導電体層を形成し、これにより第一の導電体層
と電気的接続が得られる。このめっきは無電解めっきの
みに限らず、電解めっきを組み合わせることによって効
率化を図ることが可能である。ここで、第一層の金属箔
に貼り付けためっきレジストを剥離し、両面に回路パタ
ーンを形成すべくエッチングレジストを形成する。そし
て、エッチングにより回路を形成する。最後に、金属箔
から形成された第一層の回路には異方導電膜を形成す
る。第二の回路層側にはソルダーレジストをスクリーン
印刷し、所定の位置に半田ボールを形成する。このよう
にして得られた半導体パッケージ用基板は構造がシンプ
ルであり各プロセスが単純である。また、第二の回路層
をアディティブ方式で形成するため高多層化が可能であ
る。
ムを用いて感光し、現像することによってビアホールを
形成する。次いで、表面を粗化後、無電解めっきによっ
て第二の導電体層を形成し、これにより第一の導電体層
と電気的接続が得られる。このめっきは無電解めっきの
みに限らず、電解めっきを組み合わせることによって効
率化を図ることが可能である。ここで、第一層の金属箔
に貼り付けためっきレジストを剥離し、両面に回路パタ
ーンを形成すべくエッチングレジストを形成する。そし
て、エッチングにより回路を形成する。最後に、金属箔
から形成された第一層の回路には異方導電膜を形成す
る。第二の回路層側にはソルダーレジストをスクリーン
印刷し、所定の位置に半田ボールを形成する。このよう
にして得られた半導体パッケージ用基板は構造がシンプ
ルであり各プロセスが単純である。また、第二の回路層
をアディティブ方式で形成するため高多層化が可能であ
る。
【００１２】図１は、本発明の半導体パッケージ用プリ
ント回路基板の使用状態を示す概略断面図であり、１１
は異方導電膜、２０はソルダーレジスト、２１は金属箔
のエッチングによる電極、２２はその上に形成された絶
縁性樹脂である。２３はＬＳＩチップの電極であり、２
５は電解めっき銅、２６は感光性樹脂、２８は無電解め
っき銅である。
ント回路基板の使用状態を示す概略断面図であり、１１
は異方導電膜、２０はソルダーレジスト、２１は金属箔
のエッチングによる電極、２２はその上に形成された絶
縁性樹脂である。２３はＬＳＩチップの電極であり、２
５は電解めっき銅、２６は感光性樹脂、２８は無電解め
っき銅である。
【００１３】図２の（１）〜（１３）は上記半導体パッ
ケージ用プリント回路基板の製造工程図である。本発明
の一例について製造工程を順に追って説明する。（１）
金属箔に３５μｍ電解銅箔１を用い、その反光沢面に、
絶縁性樹脂２としてエポキシ樹脂系ワニスをコンマコー
ターを用いて乾燥後の厚みが５０μｍとなるように塗布
し乾燥、硬化した。（２）エキシマレーザーによって５
０μｍのビアホール３を形成した。その後、電解銅箔の
光沢面に電解めっき用の電極となる部分だけを残してド
ライフィルム状のめっきレジスト４を貼り付けた。
（３）電解めっきにより絶縁性樹脂層の厚みと同じ厚み
の銅５を付着させた。（４）表面を一度バフロールで研
磨した後、感光性樹脂６をスクリーン印刷にて厚みが３
０μｍとなるように印刷し、８０℃、１５分間加熱して
でタックフリー状態とした。
ケージ用プリント回路基板の製造工程図である。本発明
の一例について製造工程を順に追って説明する。（１）
金属箔に３５μｍ電解銅箔１を用い、その反光沢面に、
絶縁性樹脂２としてエポキシ樹脂系ワニスをコンマコー
ターを用いて乾燥後の厚みが５０μｍとなるように塗布
し乾燥、硬化した。（２）エキシマレーザーによって５
０μｍのビアホール３を形成した。その後、電解銅箔の
光沢面に電解めっき用の電極となる部分だけを残してド
ライフィルム状のめっきレジスト４を貼り付けた。
（３）電解めっきにより絶縁性樹脂層の厚みと同じ厚み
の銅５を付着させた。（４）表面を一度バフロールで研
磨した後、感光性樹脂６をスクリーン印刷にて厚みが３
０μｍとなるように印刷し、８０℃、１５分間加熱して
でタックフリー状態とした。
【００１４】（５）次にパターンフィルムを用いて１０
００ｍＪのＵＶ光を照射して露光した。次いで１％水酸
化ナトリウム水溶液にて現像して直径７５μｍのビアホ
ール７を形成した。（６）このようにビアホールが形成
された感光性樹脂層６の表面を２．５％水酸化ナトリウ
ムでアルカリ性に調整した５％過マンガン酸塩水溶液に
ディップして化学的粗化を行った。このときの液温は６
０℃とした。水洗後、パラジウム触媒を付着し、アクセ
ラレーターで活性後、無電解銅めっきを行い３μｍ厚の
回路を得、その上に電解銅めっきによって１８μｍの導
電体を得た。（７）ここで、工程（２）で形成しためっ
きレジスト４を剥離した。（８）次に光硬化性の液状タ
イプのエッチングレジスト９を両面に形成し、パターン
フィルムを用いて露光、現像した。（９）エッチングに
よって回路を作成した。第一層側電極１ａは０．５ｍｍ
ピッチで、第二層側電極８ａは１．０ｍｍピッチで配線
した。エッチングレジストを剥離し、水洗乾燥した。
（１０）その後スクリーン印刷によって片面ずつ熱硬化
性のソルダーレジスト１０を印刷、硬化して両面にレジ
スト層を形成した。（１１）第一層側に得られた電極部
を半導体チップと接続するためにエッチングにより形成
した第一層の回路側に異方導電フィルム１１を仮圧着し
た。異方導電フィルムの代わりに異方導電ペーストを塗
布してもよい。（１２）ＬＳＩの電極２３と第一層回路
の電極１ａを異方導電膜１１を介して電気的接続を行っ
た。（１３）反対面の第二層８ａは所定の位置に既存の
方法で半田ボール１２（１９２個）のバンプを形成し
た。
００ｍＪのＵＶ光を照射して露光した。次いで１％水酸
化ナトリウム水溶液にて現像して直径７５μｍのビアホ
ール７を形成した。（６）このようにビアホールが形成
された感光性樹脂層６の表面を２．５％水酸化ナトリウ
ムでアルカリ性に調整した５％過マンガン酸塩水溶液に
ディップして化学的粗化を行った。このときの液温は６
０℃とした。水洗後、パラジウム触媒を付着し、アクセ
ラレーターで活性後、無電解銅めっきを行い３μｍ厚の
回路を得、その上に電解銅めっきによって１８μｍの導
電体を得た。（７）ここで、工程（２）で形成しためっ
きレジスト４を剥離した。（８）次に光硬化性の液状タ
イプのエッチングレジスト９を両面に形成し、パターン
フィルムを用いて露光、現像した。（９）エッチングに
よって回路を作成した。第一層側電極１ａは０．５ｍｍ
ピッチで、第二層側電極８ａは１．０ｍｍピッチで配線
した。エッチングレジストを剥離し、水洗乾燥した。
（１０）その後スクリーン印刷によって片面ずつ熱硬化
性のソルダーレジスト１０を印刷、硬化して両面にレジ
スト層を形成した。（１１）第一層側に得られた電極部
を半導体チップと接続するためにエッチングにより形成
した第一層の回路側に異方導電フィルム１１を仮圧着し
た。異方導電フィルムの代わりに異方導電ペーストを塗
布してもよい。（１２）ＬＳＩの電極２３と第一層回路
の電極１ａを異方導電膜１１を介して電気的接続を行っ
た。（１３）反対面の第二層８ａは所定の位置に既存の
方法で半田ボール１２（１９２個）のバンプを形成し
た。
【００１５】このようにして得られた半導体パッケージ
用プリント回路基板は０．５ｍｍピッチ、１９２ピンの
電極を有する７ｍｍ角の半導体チップを１４ｍｍ角のパ
ッケージとして提供することが可能となった。
用プリント回路基板は０．５ｍｍピッチ、１９２ピンの
電極を有する７ｍｍ角の半導体チップを１４ｍｍ角のパ
ッケージとして提供することが可能となった。
【００１６】
【発明の効果】ＱＦＰ、ＴＳＯＰなどの小型パッケージ
でさえ多ピン化、狭ピッチ化の動向の中で限界に直面し
ている。小サイズ化の究極の形としてはベアチップ実装
が注目されているが、ベアチップではパッケージにかか
るコストなども削減できる反面、ＫＧＤの補償方法およ
びその検査コストやベアチップのリペア性、ハンドリン
グ性の面からベアチップへの転換はなかなか進まない。
本発明によれば、チップをチップとほぼ同じ大きさにパ
ッケージ化するＣＳＰが可能となる。本発明による半導
体パッケージ用プリント回路基板およびその製造方法に
よれば、１４ｍｍ角で１９２ピンの小サイズ化パッケー
ジが可能となる。
でさえ多ピン化、狭ピッチ化の動向の中で限界に直面し
ている。小サイズ化の究極の形としてはベアチップ実装
が注目されているが、ベアチップではパッケージにかか
るコストなども削減できる反面、ＫＧＤの補償方法およ
びその検査コストやベアチップのリペア性、ハンドリン
グ性の面からベアチップへの転換はなかなか進まない。
本発明によれば、チップをチップとほぼ同じ大きさにパ
ッケージ化するＣＳＰが可能となる。本発明による半導
体パッケージ用プリント回路基板およびその製造方法に
よれば、１４ｍｍ角で１９２ピンの小サイズ化パッケー
ジが可能となる。
【００１７】レーザービア方式とフォトビア方式を併用
することにより、第一層の絶縁性樹脂材料はエポキシ樹
脂をはじめとして耐熱性樹脂の材質選択肢が幅広くな
る。また、本発明ではこのパッケージ側電極をコア材と
なる銅張積層板の銅箔をエッチングして作成するため
に、エッチングファクターより起こるフィレット形状が
熱的応力を吸収できる。また、銅張積層板の銅箔そのも
のが電極となるために厚みが非常に均一であり、コプラ
ナリティーをも十分に満足する。
することにより、第一層の絶縁性樹脂材料はエポキシ樹
脂をはじめとして耐熱性樹脂の材質選択肢が幅広くな
る。また、本発明ではこのパッケージ側電極をコア材と
なる銅張積層板の銅箔をエッチングして作成するため
に、エッチングファクターより起こるフィレット形状が
熱的応力を吸収できる。また、銅張積層板の銅箔そのも
のが電極となるために厚みが非常に均一であり、コプラ
ナリティーをも十分に満足する。
【００１８】また、ＬＳＩ電極との接続に異方導電フィ
ルムまたは異方導電ペーストを用いることにより、従来
のように金を使用した電極バンプ等を作成することなく
一括接続でき、かつ、接続後に注入するアンダーフィル
剤も必要なくなるため、低コスト化も実現できる。アン
ダーフィル剤とはチップと基板の接続における接着剤で
あり機械的強度を保持し信頼性を高める役割がある。本
発明においては接続に用いた異方導電フィルムまたは異
方導電ペーストに使用されているバインダー樹脂がこの
アンダーフィルの役割をになっている。よって、使用す
る異方導電フィルムや異方導電ペーストは低温硬化型や
光硬化型の低応力タイプのものが好ましい。
ルムまたは異方導電ペーストを用いることにより、従来
のように金を使用した電極バンプ等を作成することなく
一括接続でき、かつ、接続後に注入するアンダーフィル
剤も必要なくなるため、低コスト化も実現できる。アン
ダーフィル剤とはチップと基板の接続における接着剤で
あり機械的強度を保持し信頼性を高める役割がある。本
発明においては接続に用いた異方導電フィルムまたは異
方導電ペーストに使用されているバインダー樹脂がこの
アンダーフィルの役割をになっている。よって、使用す
る異方導電フィルムや異方導電ペーストは低温硬化型や
光硬化型の低応力タイプのものが好ましい。
【図１】 半導体パッケージ用プリント回路基板の使用
状態を示す概略断面図
状態を示す概略断面図
【図２】 上記半導体パッケージ用プリント回路基板の
製造工程を示す概略断面図
製造工程を示す概略断面図
１ 銅箔 １ａ 第一の導体回路 ２ 絶縁性樹脂 ３ レーザービア ４ めっきレジスト ５ 電解めっき銅 ６ 感光性樹脂 ７ フォトビア ８ 無電解めっき銅 ８ａ 第二の導体回路 ９ エッチングレジスト １０ ソルダーレジスト １１ 異方導電フィルムまたは異方導電ペースト １２ 半田ボール ２０ ソルダーレジスト ２１ フィレット電極 ２２ 絶縁性樹脂 ２３ ＬＳＩの電極 ２５ 電解めっき銅 ２６ 感光性樹脂 ２８ 無電解めっき銅
Claims (2)
- 【請求項１】 ビアホールが設けられた絶縁性樹脂層の
ビアホール内及びビアホール上に存在する金属体からな
る第１の導電体層、前記絶縁樹脂層の金属体と反対面に
形成された感光性絶縁性樹脂層に設けられたフォトビア
に無電解めっきにより形成された第２の導電体層、及び
前記絶縁性樹脂層及び第１の導電体層上に設けられた異
方導電膜からなることを特徴とする半導体パッケージ用
プリント回路基板。 - 【請求項２】 （１）金属箔上に形成された絶縁樹脂層
をレーザーによりビアを形成する工程、（２）金属箔の
樹脂層が形成されていない面にめっきレジストを塗布す
る工程、（３）工程（１）で形成されたビア内にめっき
によって導電体を形成する工程、（４）金属箔と前記工
程により形成されためっきによる導電体からなる第１の
導電体層上にフォトビア可能な感光性絶縁性樹脂を形成
する工程、（５）前記感光性樹脂層にフォトビアを形成
する工程、（６）前記感光性樹脂層を粗化する工程、
（７）前記感光性樹脂層にめっきによる第２の導電体層
を工程（３）で形成された第１の導電体層と接続して形
成する工程、（８）工程（３）で形成されためっきレジ
スト層を剥離する工程、（９）このようにして形成され
た構成物の両面にエッチングレジストを形成する工程、
（10）両面にエッチングにより回路を形成する工程、
（11）エッチングにより回路形成した第２の導電体層に
ソルダーレジスト層を形成する工程、（12）エッチング
により形成した第１の導電体層に異方導電膜を形成する
工程、（13）第１の導電体層の回路とＬＳＩチップの電
極とを異方導電膜を介して電気的接続を成し得るように
接合する工程、及び（１４）エッチングにより形成した
第２の導電体層の回路に半田ボールを形成する工程、か
らなることを特徴とする半導体パッケージ用プリント回
路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23445996A JP3685564B2 (ja) | 1996-09-04 | 1996-09-04 | 半導体パッケージ用プリント回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23445996A JP3685564B2 (ja) | 1996-09-04 | 1996-09-04 | 半導体パッケージ用プリント回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079576A true JPH1079576A (ja) | 1998-03-24 |
| JP3685564B2 JP3685564B2 (ja) | 2005-08-17 |
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ID=16971340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23445996A Expired - Fee Related JP3685564B2 (ja) | 1996-09-04 | 1996-09-04 | 半導体パッケージ用プリント回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3685564B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100651076B1 (ko) | 2002-12-24 | 2006-11-30 | 가시오게산키 가부시키가이샤 | 반도체장치 |
-
1996
- 1996-09-04 JP JP23445996A patent/JP3685564B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100651076B1 (ko) | 2002-12-24 | 2006-11-30 | 가시오게산키 가부시키가이샤 | 반도체장치 |
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| Publication number | Publication date |
|---|---|
| JP3685564B2 (ja) | 2005-08-17 |
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