JP3037603B2 - 半導体パッケージ用プリント回路基板 - Google Patents
半導体パッケージ用プリント回路基板Info
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- JP3037603B2 JP3037603B2 JP7311176A JP31117695A JP3037603B2 JP 3037603 B2 JP3037603 B2 JP 3037603B2 JP 7311176 A JP7311176 A JP 7311176A JP 31117695 A JP31117695 A JP 31117695A JP 3037603 B2 JP3037603 B2 JP 3037603B2
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
- H05K1/036—Multilayers with layers of different types
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は二層の導電体よりな
るプリント回路基板およびその製造方法に係わり、特に
レーザーによるビアホールを有する層と感光性樹脂を用
いたフォトビアホールを有する層との二層からなる半導
体パッケージ用プリント回路基板およびその製造方法に
関すものである。
るプリント回路基板およびその製造方法に係わり、特に
レーザーによるビアホールを有する層と感光性樹脂を用
いたフォトビアホールを有する層との二層からなる半導
体パッケージ用プリント回路基板およびその製造方法に
関すものである。
【０００２】
【従来の技術】近年、電子技術の進歩に伴い、パーソナ
ルコンピュータ、携帯電話等をはじめとする電子機器に
対する高密度実装化が進んでいる。このような状況の下
で表面実装用として開発されてきたＱＦＰ、ＴＳＯＰな
どの小型パッケージでさえ多ピン化、狭ピッチ化の動向
の中で限界に直面している。小サイズ化の究極の形とし
てはベアチップ実装が注目されているが、ベアチップで
はパッケージにかかるコストなども削減できる反面、Ｋ
ＧＤ（known-good-die）の補償方法およびその検査コス
トやベアチップのリペア性（修復性）、ハンドリング性
の面からなかなか加速されない。そこで、チップをチッ
プとほぼ同じ大きさにパッケージ化するチップスケール
パッケージ（以下、ＣＳＰと呼ぶ）の研究・開発が特に
活発化し、注目を浴びている。
ルコンピュータ、携帯電話等をはじめとする電子機器に
対する高密度実装化が進んでいる。このような状況の下
で表面実装用として開発されてきたＱＦＰ、ＴＳＯＰな
どの小型パッケージでさえ多ピン化、狭ピッチ化の動向
の中で限界に直面している。小サイズ化の究極の形とし
てはベアチップ実装が注目されているが、ベアチップで
はパッケージにかかるコストなども削減できる反面、Ｋ
ＧＤ（known-good-die）の補償方法およびその検査コス
トやベアチップのリペア性（修復性）、ハンドリング性
の面からなかなか加速されない。そこで、チップをチッ
プとほぼ同じ大きさにパッケージ化するチップスケール
パッケージ（以下、ＣＳＰと呼ぶ）の研究・開発が特に
活発化し、注目を浴びている。
【０００３】
【発明が解決しようとする課題】ＣＳＰの実現にはフリ
ップチップの電極バンプからマザーボードの基板実装面
までの配線をいかに短縮化して引き出し、かつ、マザー
ボードへ一括リフロー接続できる格子ピッチを確保する
必要がある。すなわち、フリップチップで実現された極
小サイズ化された格子ピッチをプリント配線板に実装で
きるまでに最も効率的な配線で拡大させるための技術が
求められている。また、実装されるマザーボードとして
ガラス基材エポキシ樹脂プリント配線板などを使用でき
ることが一般民生機器への適用を考えれば必須条件であ
る。
ップチップの電極バンプからマザーボードの基板実装面
までの配線をいかに短縮化して引き出し、かつ、マザー
ボードへ一括リフロー接続できる格子ピッチを確保する
必要がある。すなわち、フリップチップで実現された極
小サイズ化された格子ピッチをプリント配線板に実装で
きるまでに最も効率的な配線で拡大させるための技術が
求められている。また、実装されるマザーボードとして
ガラス基材エポキシ樹脂プリント配線板などを使用でき
ることが一般民生機器への適用を考えれば必須条件であ
る。
【０００４】フリップチップのバンプ電極とパッケージ
側電極とを接続する際に、従来ＱＦＰやＴＳＯＰなどで
用いられてきた金細線をワイヤーボンディングする手法
と異なり、前述したように配線長を短くするためにフリ
ップチップ側電極から垂直配線でパッケージ側に配線す
ることが必要である。そのためにはフリップチップの実
装信頼性を考えねばならず、フリップチップの電極バン
プに対してパッケージ側電極が平行かつ同じ高さである
こと、すなわちコプラナリティーが必要である。しかし
ながら、これまでに提案されているような半田やインジ
ウム合金、銀、金などのバンプを用いる方法では高歩留
まりで均一なバンプを作るのは難しく、また、隣接電極
とのショートや位置ずれ、コストアップなどの問題も多
々ある。その他、この接合部はフリップチップとマザー
ボードの熱膨張係数の違いから温度や湿度の条件による
熱応力を受け、歪みを発生、クラック、断線を引き起こ
すことがある。本発明ではこのパッケージ側電極をコア
材となる電解銅箔等の銅箔をエッチングして作成するた
めに、図１に示したようにエッチングファクターより起
こるフィレット形状が熱的応力を吸収できる。また、銅
箔そのものが電極となるために厚みが非常に均一であり
コプラナリティーをも十分に満足できる。
側電極とを接続する際に、従来ＱＦＰやＴＳＯＰなどで
用いられてきた金細線をワイヤーボンディングする手法
と異なり、前述したように配線長を短くするためにフリ
ップチップ側電極から垂直配線でパッケージ側に配線す
ることが必要である。そのためにはフリップチップの実
装信頼性を考えねばならず、フリップチップの電極バン
プに対してパッケージ側電極が平行かつ同じ高さである
こと、すなわちコプラナリティーが必要である。しかし
ながら、これまでに提案されているような半田やインジ
ウム合金、銀、金などのバンプを用いる方法では高歩留
まりで均一なバンプを作るのは難しく、また、隣接電極
とのショートや位置ずれ、コストアップなどの問題も多
々ある。その他、この接合部はフリップチップとマザー
ボードの熱膨張係数の違いから温度や湿度の条件による
熱応力を受け、歪みを発生、クラック、断線を引き起こ
すことがある。本発明ではこのパッケージ側電極をコア
材となる電解銅箔等の銅箔をエッチングして作成するた
めに、図１に示したようにエッチングファクターより起
こるフィレット形状が熱的応力を吸収できる。また、銅
箔そのものが電極となるために厚みが非常に均一であり
コプラナリティーをも十分に満足できる。
【０００５】
【課題を解決するための手段】本発明は、レーザーによ
るビアホールを形成し該ビアホールに電解めっきを施し
た絶縁性樹脂層と金属箔とからなり、該金属箔が半導体
チップを接続するために電極となる第一層と、感光性絶
縁性樹脂層にフォトビアホールを形成し、前記感光性絶
縁性樹脂層表面と前記ビアホールとに第一層の電解めっ
きされたビアホールと導通する導体回路を無電解めっき
により形成した第二層とが一体的に積層されてなり、前
記金属箔が一方の表面を、前記導体回路が他方の表面を
構成することを特徴とする半導体パッケージ用プリント
回路基板、およびその製造方法に関するものである。
るビアホールを形成し該ビアホールに電解めっきを施し
た絶縁性樹脂層と金属箔とからなり、該金属箔が半導体
チップを接続するために電極となる第一層と、感光性絶
縁性樹脂層にフォトビアホールを形成し、前記感光性絶
縁性樹脂層表面と前記ビアホールとに第一層の電解めっ
きされたビアホールと導通する導体回路を無電解めっき
により形成した第二層とが一体的に積層されてなり、前
記金属箔が一方の表面を、前記導体回路が他方の表面を
構成することを特徴とする半導体パッケージ用プリント
回路基板、およびその製造方法に関するものである。
【０００６】まず、金属箔に厚さ１０〜２００μｍにな
るようにレーザーによるビアホール成形可能な絶縁性樹
脂を塗布し、レーザーによってビアホールを作製する。
金属箔には電解銅箔をはじめ、アルミ箔等電気伝導性の
良いものが使用でき、厚みは１０〜１００μｍ、好まし
くは３５〜７０μｍである。１０μｍ以下であると、強
度的に弱い他、絶縁性樹脂を成形する際にシワが入りや
すいなどハンドリングに欠点がある。１００μｍ以上で
は薄小化ができない。また、ビアホール形成のためのレ
ーザーとしてはエキシマレーザー、炭酸ガスレーザー、
プラズマなどが使用可能である。このように、レーザー
方式を用いることにより、第一層の絶縁性樹脂材料はエ
ポキシ樹脂をはじめとして耐熱性樹脂の材質選択肢が幅
広くなる。
るようにレーザーによるビアホール成形可能な絶縁性樹
脂を塗布し、レーザーによってビアホールを作製する。
金属箔には電解銅箔をはじめ、アルミ箔等電気伝導性の
良いものが使用でき、厚みは１０〜１００μｍ、好まし
くは３５〜７０μｍである。１０μｍ以下であると、強
度的に弱い他、絶縁性樹脂を成形する際にシワが入りや
すいなどハンドリングに欠点がある。１００μｍ以上で
は薄小化ができない。また、ビアホール形成のためのレ
ーザーとしてはエキシマレーザー、炭酸ガスレーザー、
プラズマなどが使用可能である。このように、レーザー
方式を用いることにより、第一層の絶縁性樹脂材料はエ
ポキシ樹脂をはじめとして耐熱性樹脂の材質選択肢が幅
広くなる。
【０００７】次にメッキレジストを金属箔側に貼り付
け、電解メッキによって先ほど作製したレーザービア中
に銅を絶縁層厚まで成長させる。この場合も銅に限ら
ず、金、半田合金、錫等可能ではあるが、コスト、電気
的信頼性の面から電解銅メッキが好ましい。
け、電解メッキによって先ほど作製したレーザービア中
に銅を絶縁層厚まで成長させる。この場合も銅に限ら
ず、金、半田合金、錫等可能ではあるが、コスト、電気
的信頼性の面から電解銅メッキが好ましい。
【０００８】そして、この絶縁層上に第二の層となる感
光性樹脂層を形成する。この密着力を高めるために、第
一層の絶縁性樹脂層の表面を研磨する。研磨する方法と
してはバフロール研磨、ベルトサンダー等、機械的な方
法あるいは化学薬品によるミクロ粗化のいずれでもよ
い。
光性樹脂層を形成する。この密着力を高めるために、第
一層の絶縁性樹脂層の表面を研磨する。研磨する方法と
してはバフロール研磨、ベルトサンダー等、機械的な方
法あるいは化学薬品によるミクロ粗化のいずれでもよ
い。
【０００９】感光性樹脂の形成方法はスクリーン印刷、
カーテンコーター、ロールコーター、ディップコーター
等が使用可能である。または、フィルム状感光性樹脂を
ラミネート方式で形成することも可能である。但し、本
発明に用いられる感光性樹脂はアルカリ水溶液で現像可
能であり、無電解めっきのための過マンガン酸による粗
化、さらには無電解メッキ可能なものが好ましい。この
ような素材は特願平０６−２９１７２９号明細書、特願
平０６−２９３５１７号明細書などに記載されている。
カーテンコーター、ロールコーター、ディップコーター
等が使用可能である。または、フィルム状感光性樹脂を
ラミネート方式で形成することも可能である。但し、本
発明に用いられる感光性樹脂はアルカリ水溶液で現像可
能であり、無電解めっきのための過マンガン酸による粗
化、さらには無電解メッキ可能なものが好ましい。この
ような素材は特願平０６−２９１７２９号明細書、特願
平０６−２９３５１７号明細書などに記載されている。
【００１０】次に、その感光性樹脂層にパターンフィル
ムを用いて感光し、現像することによってビアホールを
形成する。次いで、表面を粗化後、無電解めっきによっ
て導電体を形成し、これにより第一層と電気的接続が得
られる。このめっきは無電解めっきのみに限らず、電解
めっきを組み合わせることによって効率化を図ることが
可能である。ここで、第一層の金属箔に貼り付けためっ
きレジストを剥離し、両面に回路パターンを形成すべく
エッチングレジストを形成する。そして、エッチングに
より回路を形成する。最後に、金属箔から形成された第
一層の回路には半田プリコートを、第二層側にはソルダ
ーレジストをスクリーン印刷し、所定の位置に半田ボー
ルを形成する。このようにして得られた半導体パッケー
ジ基板は構造がシンプルであり各プロセスが単純であ
る。また、第二層をアディティブ方式で形成するため高
多層化が可能である。
ムを用いて感光し、現像することによってビアホールを
形成する。次いで、表面を粗化後、無電解めっきによっ
て導電体を形成し、これにより第一層と電気的接続が得
られる。このめっきは無電解めっきのみに限らず、電解
めっきを組み合わせることによって効率化を図ることが
可能である。ここで、第一層の金属箔に貼り付けためっ
きレジストを剥離し、両面に回路パターンを形成すべく
エッチングレジストを形成する。そして、エッチングに
より回路を形成する。最後に、金属箔から形成された第
一層の回路には半田プリコートを、第二層側にはソルダ
ーレジストをスクリーン印刷し、所定の位置に半田ボー
ルを形成する。このようにして得られた半導体パッケー
ジ基板は構造がシンプルであり各プロセスが単純であ
る。また、第二層をアディティブ方式で形成するため高
多層化が可能である。
【００１１】
【発明の実施の形態】図２は本発明における半導体パッ
ケージ用プリント回路基板の概念的な断面構成図であ
り、１は第一層の金属箔をエッチングして得られた電極
である。２はその上に形成された絶縁性樹脂である。５
は電解メッキ銅、６はフォトビアが形成された第二層の
感光性樹脂、８は無電解めっき銅、１０はソルダーレジ
スト、１１はプリコートされた半田、１２は半田ボール
である。
ケージ用プリント回路基板の概念的な断面構成図であ
り、１は第一層の金属箔をエッチングして得られた電極
である。２はその上に形成された絶縁性樹脂である。５
は電解メッキ銅、６はフォトビアが形成された第二層の
感光性樹脂、８は無電解めっき銅、１０はソルダーレジ
スト、１１はプリコートされた半田、１２は半田ボール
である。
【００１２】図３の（１）〜（１１）は上記半導体パッ
ケージ用プリント回路基板の製造工程図である。本発明
をこの製造工程を順に追って説明する。（１）金属箔に
３５μｍ電解銅箔を用い、その反光沢面にエポキシ系熱
硬化タイプの絶縁性樹脂ワニスをコンマコーターを用い
て乾燥後の厚みが５０μｍとなるように塗布し乾燥、硬
化した。（２）エキシマレーザーによって５０μｍのビ
アホールを形成した。その後、電解銅箔の光沢面に電解
めっき用の電極となる部分だけを残してドライフィルム
状のメッキレジストを貼り付けた。（３）電解めっきに
より絶縁性樹脂層の厚み分の銅を付着成長させた。
（４）表面を一度バフロールで研磨した後、感光性樹脂
をスクリーン印刷にて厚みが３０μｍとなるように印刷
し、８０℃、１５分間加熱してでタックフリー状態とし
た。（５）次にパターンフィルムを用いて１０００ｍＪ
のＵＶ光を照射して露光した。次いで１％水酸化ナトリ
ウム水溶液にて現像して直径７５μｍのビアホールを形
成した。（６）このようにビアホールが形成された感光
性樹脂層の表面を２．５％水酸化ナトリウムでアルカリ
性に調整した５％過マンガン酸塩水溶液にディップして
化学的粗化を行った。このときの液温は６０℃とした。
水洗後、パラジウム触媒を付着し、アクセラレーターで
活性後、無電解銅めっきを行い３μｍ厚の回路を得、そ
の上に電解銅めっきによって１８μｍの導体を得た。
（７）ここで、（２）の工程で貼り付けたメッキレジス
トを剥離した。（８）次に光硬化性の液状タイプのエッ
チングレジストを両面に形成し、パターンフィルムを用
いて露光、現像、エッチングによって回路を作成した。
第一層側電極は０．５ｍｍピッチで第二層側電極は１．
０ｍｍピッチで配線した。（９）エッチングレジストを
剥離し、推薦乾燥し、（１０）その後スクリーン印刷に
よって片面ずつ熱硬化性のソルダーレジストを印刷、硬
化して両面にレジスト層を形成した。（１１）最後に第
一層側に得られた電極部を半導体チップとの接続をとる
ために半田プリコート処理をした。反対面の第二層側は
所定の位置に既存の方法で半田ボール１９２個のバンプ
を形成した。
ケージ用プリント回路基板の製造工程図である。本発明
をこの製造工程を順に追って説明する。（１）金属箔に
３５μｍ電解銅箔を用い、その反光沢面にエポキシ系熱
硬化タイプの絶縁性樹脂ワニスをコンマコーターを用い
て乾燥後の厚みが５０μｍとなるように塗布し乾燥、硬
化した。（２）エキシマレーザーによって５０μｍのビ
アホールを形成した。その後、電解銅箔の光沢面に電解
めっき用の電極となる部分だけを残してドライフィルム
状のメッキレジストを貼り付けた。（３）電解めっきに
より絶縁性樹脂層の厚み分の銅を付着成長させた。
（４）表面を一度バフロールで研磨した後、感光性樹脂
をスクリーン印刷にて厚みが３０μｍとなるように印刷
し、８０℃、１５分間加熱してでタックフリー状態とし
た。（５）次にパターンフィルムを用いて１０００ｍＪ
のＵＶ光を照射して露光した。次いで１％水酸化ナトリ
ウム水溶液にて現像して直径７５μｍのビアホールを形
成した。（６）このようにビアホールが形成された感光
性樹脂層の表面を２．５％水酸化ナトリウムでアルカリ
性に調整した５％過マンガン酸塩水溶液にディップして
化学的粗化を行った。このときの液温は６０℃とした。
水洗後、パラジウム触媒を付着し、アクセラレーターで
活性後、無電解銅めっきを行い３μｍ厚の回路を得、そ
の上に電解銅めっきによって１８μｍの導体を得た。
（７）ここで、（２）の工程で貼り付けたメッキレジス
トを剥離した。（８）次に光硬化性の液状タイプのエッ
チングレジストを両面に形成し、パターンフィルムを用
いて露光、現像、エッチングによって回路を作成した。
第一層側電極は０．５ｍｍピッチで第二層側電極は１．
０ｍｍピッチで配線した。（９）エッチングレジストを
剥離し、推薦乾燥し、（１０）その後スクリーン印刷に
よって片面ずつ熱硬化性のソルダーレジストを印刷、硬
化して両面にレジスト層を形成した。（１１）最後に第
一層側に得られた電極部を半導体チップとの接続をとる
ために半田プリコート処理をした。反対面の第二層側は
所定の位置に既存の方法で半田ボール１９２個のバンプ
を形成した。
【００１３】このようにして得られた半導体パッケージ
用プリント回路基板は０．５ｍｍピッチ、１９２ピンの
電極を有する７ｍｍ角の半導体チップを１４ｍｍ角のパ
ッケージとして提供することが可能となった。
用プリント回路基板は０．５ｍｍピッチ、１９２ピンの
電極を有する７ｍｍ角の半導体チップを１４ｍｍ角のパ
ッケージとして提供することが可能となった。
【００１４】
【発明の効果】ＱＦＰ、ＴＳＯＰなどの小型パッケージ
でさえ多ピン化、狭ピッチ化の動向の中で限界に直面し
ている。小サイズ化の究極の形としてはベアチップ実装
が注目されているが、ベアチップではパッケージにかか
るコストなども削減できる反面、ＫＧＤの補償方法およ
びその検査コストやベアチップのリペア性、ハンドリン
グ性の面からベアチップへの転換はなかなか進まない。
本発明によれば、チップをチップとほぼ同じ大きさにパ
ッケージ化するＣＳＰが可能となる。本発明による半導
体パッケージ用プリント回路基板およびその製造方法に
よれば、１４ｍｍ角で１９２ピンの小サイズ化パッケー
ジが可能となる。レーザービア方式とフォトビア方式を
併用することにより、第一層の絶縁性樹脂材料はエポキ
シ樹脂をはじめとして耐熱性樹脂の材質選択肢が幅広く
なる。また、本発明ではこのパッケージ側電極をコア材
となる銅張積層板の銅箔をエッチングして作成するため
に、エッチングファクターより起こるフィレット形状が
熱的応力を吸収できる。また、銅張積層板の銅箔そのも
のが電極となるために厚みが非常に均一であり、コプラ
ナリティーをも十分に満足する。
でさえ多ピン化、狭ピッチ化の動向の中で限界に直面し
ている。小サイズ化の究極の形としてはベアチップ実装
が注目されているが、ベアチップではパッケージにかか
るコストなども削減できる反面、ＫＧＤの補償方法およ
びその検査コストやベアチップのリペア性、ハンドリン
グ性の面からベアチップへの転換はなかなか進まない。
本発明によれば、チップをチップとほぼ同じ大きさにパ
ッケージ化するＣＳＰが可能となる。本発明による半導
体パッケージ用プリント回路基板およびその製造方法に
よれば、１４ｍｍ角で１９２ピンの小サイズ化パッケー
ジが可能となる。レーザービア方式とフォトビア方式を
併用することにより、第一層の絶縁性樹脂材料はエポキ
シ樹脂をはじめとして耐熱性樹脂の材質選択肢が幅広く
なる。また、本発明ではこのパッケージ側電極をコア材
となる銅張積層板の銅箔をエッチングして作成するため
に、エッチングファクターより起こるフィレット形状が
熱的応力を吸収できる。また、銅張積層板の銅箔そのも
のが電極となるために厚みが非常に均一であり、コプラ
ナリティーをも十分に満足する。
【図１】 半導体パッケージ用プリント回路基板の使用
状態を示す概略断面図
状態を示す概略断面図
【図２】 本発明の半導体パッケージ用プリント回路基
板の概略断面図
板の概略断面図
【図３】 上記半導体パッケージ用プリント回路基板の
製造工程を示す概略断面図
製造工程を示す概略断面図
１ 銅箔 ２ 絶縁性樹脂 ３ レーザービア ４ メッキレジスト ５ 電解めっき銅 ６ 感光性樹脂 ７ フォトビア ８ 無電解めっき銅 ９ エッチングレジスト １０ ソルダーレジスト １１ 半田フロート １２ 半田ボール ２０ ソルダーレジスト ２１ フィレット状電極 ２２ 絶縁性樹脂 ２３ バンプ ２５ 電解めっき銅 ２６ 感光性樹脂 ２８ 無電解めっき銅
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 1/11 H05K 3/40
Claims (2)
- 【請求項１】 レーザーによるビアホールを形成し該ビ
アホールに電解めっきを施した絶縁性樹脂層と金属箔と
からなり、該金属箔が半導体チップを接続するために電
極となる第一層と、感光性絶縁性樹脂層にフォトビアホ
ールを形成し、前記感光性絶縁性樹脂層表面と前記ビア
ホールとに第一層の電解めっきされたビアホールと導通
する導体回路を無電解めっきにより形成した第二層とが
一体的に積層されてなり、前記金属箔が一方の表面を、
前記導体回路が他方の表面を構成することを特徴とする
半導体パッケージ用プリント回路基板。 - 【請求項２】 （１）金属箔上に形成された絶縁樹脂層
をレーザーによりビアホールを形成する工程、 （２）金属箔の樹脂層が形成されていない面にメッキレ
ジストを貼る工程、 （３）前記（１）で形成されたビアホール内にメッキに
よって導電体を形成する工程、 （４）前記工程により形成された第一層上に第二層とな
るフォトビア可能な感光性絶縁性樹脂を形成する工程、 （５）前記感光性樹脂層にフォトビアホールを形成する
工程、 （６）前記感光性樹脂層を粗化する工程、 （７）前記感光性樹脂層にめっきによる導電体層を
（３）の工程で形成された導電体と接続して形成する工
程、 （８）前記（３）の工程で形成されたメッキレジスト層
を剥離する工程、 （９）このようにして形成された構成物の両面にエッチ
ングレジストを形成する工程、 （１０）両面にエッチングにより回路を形成する工程、 （１１）エッチングにより形成した第一層の回路に半田
プリコートする工程、 （１２）エッチングにより回路形成した第二層にソルダ
ーレジスト層を形成する工程、及び （１３）エッチングにより形成した第二層の回路に半田
ボールを形成する工程、からなることを特徴とする半導
体パッケージ用プリント回路基板の製造方法。
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Applications Claiming Priority (1)
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| JP7311176A JP3037603B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体パッケージ用プリント回路基板 |
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1995
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