JPH1074909A - 接続部を形成する方法および半導体チップ - Google Patents
接続部を形成する方法および半導体チップInfo
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- JPH1074909A JPH1074909A JP9187927A JP18792797A JPH1074909A JP H1074909 A JPH1074909 A JP H1074909A JP 9187927 A JP9187927 A JP 9187927A JP 18792797 A JP18792797 A JP 18792797A JP H1074909 A JPH1074909 A JP H1074909A
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ビットラインに自己整合したＤＲＡＭセル積
層キャパシタを提供する。 【解決手段】 チップのサポート回路５２上のビットラ
インおよび相互接続配線５０Ｓ上の厚い絶縁体５８は、
一様なトポロジを与え、およびキャパシタ１０８ａとビ
ットライン５０ａとの自己整合を与える働きをする。ビ
ットラインと支持回路相互接続配線とは、同一レベルの
金属から形成されるが、別個のマスキング工程でパター
ニングされる。積層キャパシタ１０８ａは、作製に用い
られるフォトリソグラフィック・システムの最小寸法よ
り小さい距離だけ、互いに分離されている。
層キャパシタを提供する。 【解決手段】 チップのサポート回路５２上のビットラ
インおよび相互接続配線５０Ｓ上の厚い絶縁体５８は、
一様なトポロジを与え、およびキャパシタ１０８ａとビ
ットライン５０ａとの自己整合を与える働きをする。ビ
ットラインと支持回路相互接続配線とは、同一レベルの
金属から形成されるが、別個のマスキング工程でパター
ニングされる。積層キャパシタ１０８ａは、作製に用い
られるフォトリソグラフィック・システムの最小寸法よ
り小さい距離だけ、互いに分離されている。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、集積回
路チップのための、積層キャパシタに関する。より具体
的には、本発明は、ＤＲＡＭセル構造、および積層キャ
パシタが下側のビットラインに自己整合するＤＲＡＭセ
ル構造の製造方法に関する。
路チップのための、積層キャパシタに関する。より具体
的には、本発明は、ＤＲＡＭセル構造、および積層キャ
パシタが下側のビットラインに自己整合するＤＲＡＭセ
ル構造の製造方法に関する。
【０００２】
【従来の技術】積層キャパシタは、高密度ＤＲＡＭセル
における電荷蓄積のために広く用いられてきた。ある種
類の積層キャパシタは、スタッド積層キャパシタであ
る。このキャパシタでは、ポリシリコン・スタッドが画
成され、誘電体で覆われ、この誘電体は、ポリシリコン
のコンフォーマル層で覆われる。他の種類の積層キャパ
シタは、複数の平坦層、または酸化物によって分離され
たポリシリコンよりなる垂直シリンダ部を有している。
積層キャパシタは、ＤＲＡＭセルに対して利点を与える
が、いくつかの問題を有している。第１に、高接触抵抗
につながる、キャパシタ・プレートとノード拡散部との
間の重なり不整合の問題が存在する。第２に、積層キャ
パシタは、アレイ領域に非常に凹凸のあるトポグラフィ
を有し、これがホトリソグラフィのような次の処理工程
を困難にする。第３に、積層キャパシタをカプセル封止
する厚い酸化物を介する、ビットラインとビットライン
拡散部との間の接触が難しい。第４に、下側構造と積層
キャパシタとの間のフォトリソグラフィ上の不整合が、
積層キャパシタのサイズおよびキャパシタンスにチップ
毎の変動を生じさせる。第５に、積層キャパシタの垂直
寸法が、それ自体のトポグラフィを扱う能力によって制
限され、積層キャパシタの平坦領域が、セルの寸法によ
って制限される。最後に、積層キャパシタは、ノードと
ビットラインのコンタクトを与える追加のマスクを必要
とする。
における電荷蓄積のために広く用いられてきた。ある種
類の積層キャパシタは、スタッド積層キャパシタであ
る。このキャパシタでは、ポリシリコン・スタッドが画
成され、誘電体で覆われ、この誘電体は、ポリシリコン
のコンフォーマル層で覆われる。他の種類の積層キャパ
シタは、複数の平坦層、または酸化物によって分離され
たポリシリコンよりなる垂直シリンダ部を有している。
積層キャパシタは、ＤＲＡＭセルに対して利点を与える
が、いくつかの問題を有している。第１に、高接触抵抗
につながる、キャパシタ・プレートとノード拡散部との
間の重なり不整合の問題が存在する。第２に、積層キャ
パシタは、アレイ領域に非常に凹凸のあるトポグラフィ
を有し、これがホトリソグラフィのような次の処理工程
を困難にする。第３に、積層キャパシタをカプセル封止
する厚い酸化物を介する、ビットラインとビットライン
拡散部との間の接触が難しい。第４に、下側構造と積層
キャパシタとの間のフォトリソグラフィ上の不整合が、
積層キャパシタのサイズおよびキャパシタンスにチップ
毎の変動を生じさせる。第５に、積層キャパシタの垂直
寸法が、それ自体のトポグラフィを扱う能力によって制
限され、積層キャパシタの平坦領域が、セルの寸法によ
って制限される。最後に、積層キャパシタは、ノードと
ビットラインのコンタクトを与える追加のマスクを必要
とする。
【０００３】したがって、キャパシタ・プレーンとビッ
トラインとの間の改善された重なりと、ビットラインお
よびノード拡散部への簡単なコンタクトと、なめらかな
トポロジを保持しながらより垂直に伸びる能力と、セル
間のキャパシタンスの小さい変動と、セル領域の良好な
使用と、追加のマスクを必要としない積層キャパシタを
与える良好な解決方法が必要とされる。この解決方法
は、以下の発明によって与えられる。
トラインとの間の改善された重なりと、ビットラインお
よびノード拡散部への簡単なコンタクトと、なめらかな
トポロジを保持しながらより垂直に伸びる能力と、セル
間のキャパシタンスの小さい変動と、セル領域の良好な
使用と、追加のマスクを必要としない積層キャパシタを
与える良好な解決方法が必要とされる。この解決方法
は、以下の発明によって与えられる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ビッ
トラインに自己整合したＤＲＡＭセル積層キャパシタを
提供することにある。
トラインに自己整合したＤＲＡＭセル積層キャパシタを
提供することにある。
【０００５】本発明の他の目的は、後続の配線レベルの
処理を容易にするため、チップのアレイ領域およびサポ
ート回路部に一様なトポロジを有するＤＲＡＭチップを
提供することにある。
処理を容易にするため、チップのアレイ領域およびサポ
ート回路部に一様なトポロジを有するＤＲＡＭチップを
提供することにある。
【０００６】本発明の他の目的は、セルのほぼ全領域を
占有する積層キャパシタを提供することにある。
占有する積層キャパシタを提供することにある。
【０００７】
【課題を解決するための手段】本発明のこれらおよび他
の目的、特徴、利点は、接続部を形成する方法によって
実現される。この方法は、導電層を付着する工程と、少
なくとも導電層の部分をパターニングする工程と、導電
層上に絶縁層を形成する工程と、少なくとも絶縁層およ
び導電層の部分をパターニングする工程とを含んでい
る。
の目的、特徴、利点は、接続部を形成する方法によって
実現される。この方法は、導電層を付着する工程と、少
なくとも導電層の部分をパターニングする工程と、導電
層上に絶縁層を形成する工程と、少なくとも絶縁層およ
び導電層の部分をパターニングする工程とを含んでい
る。
【０００８】本発明の他の態様は、ビットラインに整合
した積層キャパシタを有するＤＲＡＭセルの構造であ
る。
した積層キャパシタを有するＤＲＡＭセルの構造であ
る。
【０００９】本発明の特徴は、１つのレベルのメタライ
ゼーション部分が、別個のマスキング工程でパターニン
グされることである。
ゼーション部分が、別個のマスキング工程でパターニン
グされることである。
【００１０】また、本発明の利点は、製造プロセスに用
いられるフォトリソグラフィック・システムの最小寸法
よりもかなり小さい寸法を有する分離領域によって占め
られる以外は、セルのほぼすべての領域を、積層キャパ
シタが占有できることである。
いられるフォトリソグラフィック・システムの最小寸法
よりもかなり小さい寸法を有する分離領域によって占め
られる以外は、セルのほぼすべての領域を、積層キャパ
シタが占有できることである。
【００１１】
【発明の実施の形態】本発明は、積層キャパシタ・プレ
ートとノード拡散との間の改善された重なりと、滑らか
なトポロジと、追加のマスクを避けながらビットライン
およびノード拡散への簡単なコンタクトとを提供する。
本発明は、米国特許出願第０８／５４０，３８７号明細
書に開示されている方法を利用して、ノード・スタッド
がコンタクト用に開かれたときに、絶縁体がビットライ
ン・スタッド上に残るようにしている。本発明は、ビッ
トラインに自己整合した積層キャパシタを設け、アレイ
領域およびサポート領域上に一様なトポロジを有する構
造を設けることによって、前記米国特許出願明細書に開
示の方法を越えた利点を与える。
ートとノード拡散との間の改善された重なりと、滑らか
なトポロジと、追加のマスクを避けながらビットライン
およびノード拡散への簡単なコンタクトとを提供する。
本発明は、米国特許出願第０８／５４０，３８７号明細
書に開示されている方法を利用して、ノード・スタッド
がコンタクト用に開かれたときに、絶縁体がビットライ
ン・スタッド上に残るようにしている。本発明は、ビッ
トラインに自己整合した積層キャパシタを設け、アレイ
領域およびサポート領域上に一様なトポロジを有する構
造を設けることによって、前記米国特許出願明細書に開
示の方法を越えた利点を与える。
【００１２】“上（ｏｎ）”および“より高い（ｈｉｇ
ｈｅｒ）”のような表現は、構造が実際に保持される方
向とは関係なしに、チップまたはウェハの平坦半導体面
に対して定義される。
ｈｅｒ）”のような表現は、構造が実際に保持される方
向とは関係なしに、チップまたはウェハの平坦半導体面
に対して定義される。
【００１３】この明細書で使用されるように、「キャパ
シタがビットラインに対して“自己整合”される」とい
う語句は、キャパシタとビットラインを作製するのに、
１つのマスキング工程が用いられることを意味してい
る。キャパシタのエッジは、ビットラインのエッジによ
って画成することができる。あるいはまた、キャパシタ
およびビットラインの両方は、同一のフォトリソグラフ
ィック・エッジによって画成することができる。キャパ
シタまたはビットラインは、元のフォトリソグラフィッ
ク・エッジから取り出された、スペーサ・エッジのよう
なエッジによって画成できることが理解される。重要な
点は、２つの構造に対し別個のフォトリソグラフィ工程
を避けられることである。すなわち、両方の構造は、１
つのマスキング工程から得られる位置に形成される。し
たがって、２つの構造間には、マスク・アライメント公
差間隔が存在しない。スペーサに加えて、エッチング，
イオン注入，拡散，その他のプロセス工程のようなプロ
セスは、もちろん、２つの構造を実際のアライメントか
ら動かすことができるが、これらプロセスは、共通の元
のフォトリソグラフィック・マスク・エッジに“自己整
合”されると依然としてみなされ、また、互いに“自己
整合”されるとみなされる。というのは、それらの位置
は、共通のマスク・エッジから得られ、別個のマスクに
より決定されないからである。
シタがビットラインに対して“自己整合”される」とい
う語句は、キャパシタとビットラインを作製するのに、
１つのマスキング工程が用いられることを意味してい
る。キャパシタのエッジは、ビットラインのエッジによ
って画成することができる。あるいはまた、キャパシタ
およびビットラインの両方は、同一のフォトリソグラフ
ィック・エッジによって画成することができる。キャパ
シタまたはビットラインは、元のフォトリソグラフィッ
ク・エッジから取り出された、スペーサ・エッジのよう
なエッジによって画成できることが理解される。重要な
点は、２つの構造に対し別個のフォトリソグラフィ工程
を避けられることである。すなわち、両方の構造は、１
つのマスキング工程から得られる位置に形成される。し
たがって、２つの構造間には、マスク・アライメント公
差間隔が存在しない。スペーサに加えて、エッチング，
イオン注入，拡散，その他のプロセス工程のようなプロ
セスは、もちろん、２つの構造を実際のアライメントか
ら動かすことができるが、これらプロセスは、共通の元
のフォトリソグラフィック・マスク・エッジに“自己整
合”されると依然としてみなされ、また、互いに“自己
整合”されるとみなされる。というのは、それらの位置
は、共通のマスク・エッジから得られ、別個のマスクに
より決定されないからである。
【００１４】図１は、本発明の積層キャパシタ・セルを
作製する前に、チップのアレイ領域およびサポート領域
にトランジスタを作製し、またトランジスタへのスタッ
ド接続部を作製するプロセスにおける工程を示す断面図
である。これらのプロセスは、前記米国特許出願０８／
５４０，３８７号明細書に記述されているプロセスに類
似している。
作製する前に、チップのアレイ領域およびサポート領域
にトランジスタを作製し、またトランジスタへのスタッ
ド接続部を作製するプロセスにおける工程を示す断面図
である。これらのプロセスは、前記米国特許出願０８／
５４０，３８７号明細書に記述されているプロセスに類
似している。
【００１５】基板２０は、シリコン，ゲルマニウム，ヒ
化ガリウムのような半導体で形成される。第１の工程で
は、浅いトレンチ分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ
ｉｓｏｌａｔｉｏｎ；ＳＴＩ）領域２２Ａ，２２Ｂ
が、基板２０内の所望領域に、トレンチを最初にエッチ
ングすることによって、作製される。次に、ＳＴＩ領域
２２Ａ，２２Ｂが、ＣＶＤ付着二酸化シリコンのような
絶縁材料で充てんされ、平坦化される。
化ガリウムのような半導体で形成される。第１の工程で
は、浅いトレンチ分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ
ｉｓｏｌａｔｉｏｎ；ＳＴＩ）領域２２Ａ，２２Ｂ
が、基板２０内の所望領域に、トレンチを最初にエッチ
ングすることによって、作製される。次に、ＳＴＩ領域
２２Ａ，２２Ｂが、ＣＶＤ付着二酸化シリコンのような
絶縁材料で充てんされ、平坦化される。
【００１６】ＳＴＩの特定の詳細に関する情報は、技術
上容易に得られる（Ｂ．Ｄａｖａｒｉらによる１９８８
ＩＥＤＭ ８８ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ，Ｃａｔ．Ｎｏ．８８ ＣＨ２５２８−８，ｐ．９２
−９５を参照）。さらに、技術上周知のＬＯＣＯＳ分離
を含む、他の通常種類の分離も、積層キャパシタ・セル
に利用可能である。
上容易に得られる（Ｂ．Ｄａｖａｒｉらによる１９８８
ＩＥＤＭ ８８ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ，Ｃａｔ．Ｎｏ．８８ ＣＨ２５２８−８，ｐ．９２
−９５を参照）。さらに、技術上周知のＬＯＣＯＳ分離
を含む、他の通常種類の分離も、積層キャパシタ・セル
に利用可能である。
【００１７】次に、通常、基板２０の熱酸化によって、
ゲート酸化物層２４が形成される。ゲート酸化物層２４
は、典型的に、約５０〜約２００Åの範囲の厚さを有し
ている。
ゲート酸化物層２４が形成される。ゲート酸化物層２４
は、典型的に、約５０〜約２００Åの範囲の厚さを有し
ている。
【００１８】ゲート酸化物２４の形成に続いて、約２５
００Å厚さのポリシリコンよりなるブランケット層と、
約１０００Å厚さの窒化シリコンよりなるブランケット
層とが、ワードライン２６および絶縁キャップ２８のた
めに、それぞれ付着される。あるいはまた、ワードライ
ン２６は、ポリシリコン層上に、タングステンまたはモ
リブデンのような高融点金属を形成して、低い電気抵抗
を与えるように形成することもできる。また、低抵抗層
を、シリコンのような他の材料と、高融点金属との合金
で形成して、例えば、モリブデン，タンタル，またはタ
ングステンのジシリサイド（ｄｉｓｉｌｉｃｉｄｅ）を
与えることができる。ワードライン２６のためのブラン
ケット層を、化学蒸着法（ＣＶＤ），低温ＣＶＤ，プラ
ズマ励起ＣＶＤ（ＰＥＣＶＤ），蒸着法などのような通
常の方法によって形成することができる。ワードライン
・スタックの導電部のように、窒化物キャップ層２８
は、ＣＶＤのようなプロセスを用いて、すべての露出面
にブランケット層として好適に付着される。次に、キャ
ップ層およびワードライン層が、マスクされ、エッチン
グされて、個々のワードライン２６のために適切な形状
を形成する。
００Å厚さのポリシリコンよりなるブランケット層と、
約１０００Å厚さの窒化シリコンよりなるブランケット
層とが、ワードライン２６および絶縁キャップ２８のた
めに、それぞれ付着される。あるいはまた、ワードライ
ン２６は、ポリシリコン層上に、タングステンまたはモ
リブデンのような高融点金属を形成して、低い電気抵抗
を与えるように形成することもできる。また、低抵抗層
を、シリコンのような他の材料と、高融点金属との合金
で形成して、例えば、モリブデン，タンタル，またはタ
ングステンのジシリサイド（ｄｉｓｉｌｉｃｉｄｅ）を
与えることができる。ワードライン２６のためのブラン
ケット層を、化学蒸着法（ＣＶＤ），低温ＣＶＤ，プラ
ズマ励起ＣＶＤ（ＰＥＣＶＤ），蒸着法などのような通
常の方法によって形成することができる。ワードライン
・スタックの導電部のように、窒化物キャップ層２８
は、ＣＶＤのようなプロセスを用いて、すべての露出面
にブランケット層として好適に付着される。次に、キャ
ップ層およびワードライン層が、マスクされ、エッチン
グされて、個々のワードライン２６のために適切な形状
を形成する。
【００１９】エッチング工程によって、キャップド・ワ
ードライン２６，２８が画成された後に、約５００〜約
１０００Åの厚さを有するブランケット窒化シリコン層
が付着される。ＲＩＥを用いる方向性エッチング工程
は、例えば、水平面からこの層のすべての部分を除去
し、ワードライン２６の側壁に沿ってスペーサ３０Ａ，
３０Ｂを残す。したがって、絶縁キャップ層２８および
スペーサ３０Ａ，３０Ｂは、以下に説明するビットライ
ンおよびキャパシタ・スタッドのような他の導電領域か
ら、ワードライン２６を絶縁する。
ードライン２６，２８が画成された後に、約５００〜約
１０００Åの厚さを有するブランケット窒化シリコン層
が付着される。ＲＩＥを用いる方向性エッチング工程
は、例えば、水平面からこの層のすべての部分を除去
し、ワードライン２６の側壁に沿ってスペーサ３０Ａ，
３０Ｂを残す。したがって、絶縁キャップ層２８および
スペーサ３０Ａ，３０Ｂは、以下に説明するビットライ
ンおよびキャパシタ・スタッドのような他の導電領域か
ら、ワードライン２６を絶縁する。
【００２０】次に、拡散領域３２Ａ，３２Ｂが形成され
る。拡散領域３２Ａ，３２Ｂは、通常の金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）のソースおよ
びドレインとして機能する。薄い酸化物２４上にあるワ
ードライン２６の部分は、ゲートとして機能する。拡散
領域３２Ａ，３２Ｂを形成する方法は、技術上周知であ
り、イオン注入を含んでいる。
る。拡散領域３２Ａ，３２Ｂは、通常の金属酸化物半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）のソースおよ
びドレインとして機能する。薄い酸化物２４上にあるワ
ードライン２６の部分は、ゲートとして機能する。拡散
領域３２Ａ，３２Ｂを形成する方法は、技術上周知であ
り、イオン注入を含んでいる。
【００２１】パシベーション層３４が、次に設けられ
る。パシベーション層３４は、好ましくは、窒化シリコ
ンのような材料で形成され、比較的薄く、例えば約５０
０〜約１０００Åである。パシベーション層３４は、ス
ペーサ３０Ａ，３０Ｂと、ワードライン２６のキャップ
２８と、隣接拡散領域３２Ａ，３２Ｂとのすべての表面
を含む全表面を覆う。パシベーション層３４は、イオン
物質が酸化物領域およびＳＴＩ酸化物領域に入るのを防
止し、次の処理工程中にエッチング停止層として働く。
ＣＶＤのような標準的方法を用いて、窒化物パシベーシ
ョン層３４が設けられる。
る。パシベーション層３４は、好ましくは、窒化シリコ
ンのような材料で形成され、比較的薄く、例えば約５０
０〜約１０００Åである。パシベーション層３４は、ス
ペーサ３０Ａ，３０Ｂと、ワードライン２６のキャップ
２８と、隣接拡散領域３２Ａ，３２Ｂとのすべての表面
を含む全表面を覆う。パシベーション層３４は、イオン
物質が酸化物領域およびＳＴＩ酸化物領域に入るのを防
止し、次の処理工程中にエッチング停止層として働く。
ＣＶＤのような標準的方法を用いて、窒化物パシベーシ
ョン層３４が設けられる。
【００２２】次に、二酸化シリコンのような材料からな
る厚い絶縁層３６が、ＣＶＤまたは低温ＣＶＤのような
通常の方法を用いて、付着される。次に、絶縁層３６
は、化学機械研磨（ＣＭＰ）によって平坦化される。Ｃ
ＭＰは、米国特許第５，２９２，６８９号，第５，２３
４，８６８号，第４，９４４，８３６号，第４，９１
０，１５５号明細書に記述されている。平坦化される
と、層３６は、約３０００〜約１５０００Åの範囲の厚
さを有しており、この厚さは、部分的に、ＳＴＣセルの
設計サイズ、および基板２０と次の工程で形成されるビ
ットラインとの間の容量結合を減少させるのに必要とさ
れる間隔に依存する。
る厚い絶縁層３６が、ＣＶＤまたは低温ＣＶＤのような
通常の方法を用いて、付着される。次に、絶縁層３６
は、化学機械研磨（ＣＭＰ）によって平坦化される。Ｃ
ＭＰは、米国特許第５，２９２，６８９号，第５，２３
４，８６８号，第４，９４４，８３６号，第４，９１
０，１５５号明細書に記述されている。平坦化される
と、層３６は、約３０００〜約１５０００Åの範囲の厚
さを有しており、この厚さは、部分的に、ＳＴＣセルの
設計サイズ、および基板２０と次の工程で形成されるビ
ットラインとの間の容量結合を減少させるのに必要とさ
れる間隔に依存する。
【００２３】次の工程で、マスク（図示せず）を用い
て、厚い絶縁領域３６を通る２つのバイアを画成し、続
いて通常のエッチング手順によって、バイアを、拡散領
域３２Ａ，３２Ｂ上の窒化物パシベーション層３４の深
さにまでエッチングする。次に、窒化物パシベーション
層３４の露出部が、特定の期間、標準的な方向性エッチ
ングを用いて除去される。パシベーション層３４の付着
および方向性エッチングは、スペーサ３０Ａ，３０Ｂを
幾分厚く残し、他方、キャップ２８の露出部は、わずか
に薄くなる。マスクの除去に続いて、導電材料が付着さ
れて、拡散領域３２Ａ，３２Ｂの両方に同時に接触し
て、両方のバイアを充てんする。次に、導電材料が平坦
化されて、スタッド３８，４０を形成し、厚い絶縁層３
６と共面である拡散領域３２Ａ，３２Ｂにそれぞれ接触
する。導電性材料は、通常、ドープド・ポリシリコンで
あるが、チタン／窒化チタン／タングステンのサンドイ
ッチのような高融点金属または金属合金とすることもで
きる。
て、厚い絶縁領域３６を通る２つのバイアを画成し、続
いて通常のエッチング手順によって、バイアを、拡散領
域３２Ａ，３２Ｂ上の窒化物パシベーション層３４の深
さにまでエッチングする。次に、窒化物パシベーション
層３４の露出部が、特定の期間、標準的な方向性エッチ
ングを用いて除去される。パシベーション層３４の付着
および方向性エッチングは、スペーサ３０Ａ，３０Ｂを
幾分厚く残し、他方、キャップ２８の露出部は、わずか
に薄くなる。マスクの除去に続いて、導電材料が付着さ
れて、拡散領域３２Ａ，３２Ｂの両方に同時に接触し
て、両方のバイアを充てんする。次に、導電材料が平坦
化されて、スタッド３８，４０を形成し、厚い絶縁層３
６と共面である拡散領域３２Ａ，３２Ｂにそれぞれ接触
する。導電性材料は、通常、ドープド・ポリシリコンで
あるが、チタン／窒化チタン／タングステンのサンドイ
ッチのような高融点金属または金属合金とすることもで
きる。
【００２４】金属スタッドのようなフィーチャを作製す
るメタライゼーション技術は、例えば、文献ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ，２ｎｄ Ｅｄｉｔｉｏｎ，Ｓ．
Ｍ．Ｓｚｅ，１９８８，ＭｃＧｒａｗ−Ｈｉｌｌ Ｐｕ
ｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ（この文献の第９章
は、このトピックに特に関連しているが、Ｓｚｅテキス
トの全内容が一般に関連している）に記載されている。
金属付着は、ＣＶＤ，スパッタリング，蒸着などのよう
な既知の方法によって行うことができる。
るメタライゼーション技術は、例えば、文献ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ，２ｎｄ Ｅｄｉｔｉｏｎ，Ｓ．
Ｍ．Ｓｚｅ，１９８８，ＭｃＧｒａｗ−Ｈｉｌｌ Ｐｕ
ｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ（この文献の第９章
は、このトピックに特に関連しているが、Ｓｚｅテキス
トの全内容が一般に関連している）に記載されている。
金属付着は、ＣＶＤ，スパッタリング，蒸着などのよう
な既知の方法によって行うことができる。
【００２５】スタッド３８，４０は、アレイ領域５６と
サポート領域５２との両方に形成される。サポート領域
５２のコンタクトは、後の工程で、両方のスタッドに作
られる。しかし、サポート領域５２のスタッド４０は、
例示断面図においてスタッド３８の面以外の面にあるの
で、および図２のスタッド３８，４０への配線接続を簡
単に示すために、サポート領域５２のスタッド４０は、
図示していない。
サポート領域５２との両方に形成される。サポート領域
５２のコンタクトは、後の工程で、両方のスタッドに作
られる。しかし、サポート領域５２のスタッド４０は、
例示断面図においてスタッド３８の面以外の面にあるの
で、および図２のスタッド３８，４０への配線接続を簡
単に示すために、サポート領域５２のスタッド４０は、
図示していない。
【００２６】スタッド３８，４０の寸法は、製造される
特定世代のＳＴＣセルに利用できるフォトリソグラフィ
ック・システムに依存している。各スタッドは、そのフ
ォトリソグラフィック・システムのほぼ最小寸法である
幅を有している。スタッド３８，４０の高さは、キャッ
プド・ワードライン２６の高さに少なくとも等しくなけ
ればならない。実例として、２５６メガビットＤＲＡＭ
のＳＴＣセルのためのスタッド３８，４０の高さは、約
３０００〜約１００００Åの範囲にあり、その幅は、約
２０００〜約４０００Åの範囲にある。２５６メガビッ
ト・チップのための好適な寸法は、８０００Å高さおよ
び２５００Å幅である。スタッド３８，４０の上面は、
前述したＣＭＰのような方法によって、通常、平坦化さ
れる。
特定世代のＳＴＣセルに利用できるフォトリソグラフィ
ック・システムに依存している。各スタッドは、そのフ
ォトリソグラフィック・システムのほぼ最小寸法である
幅を有している。スタッド３８，４０の高さは、キャッ
プド・ワードライン２６の高さに少なくとも等しくなけ
ればならない。実例として、２５６メガビットＤＲＡＭ
のＳＴＣセルのためのスタッド３８，４０の高さは、約
３０００〜約１００００Åの範囲にあり、その幅は、約
２０００〜約４０００Åの範囲にある。２５６メガビッ
ト・チップのための好適な寸法は、８０００Å高さおよ
び２５００Å幅である。スタッド３８，４０の上面は、
前述したＣＭＰのような方法によって、通常、平坦化さ
れる。
【００２７】次に、スタッド区分（ｄｉｆｆｅｒｅｎｔ
ｉａｔｉｏｎ）層４２が、スタッド３８，４０と絶縁領
域３６の露出面に設けられる。スタッド区分層４２は、
前述した２５６メガビットＤＲＡＭサイズに対して約５
００〜約１０００Åの厚さを有している。スタッド区分
層４２は、典型的に、二酸化シリコンで形成されるが、
窒化シリコン、または酸化シリコンと窒化シリコンとの
合成物のような種々の他の材料で形成することもでき
る。スタッド区分層４２は、ＣＶＤのような普通の方法
で付着される。
ｉａｔｉｏｎ）層４２が、スタッド３８，４０と絶縁領
域３６の露出面に設けられる。スタッド区分層４２は、
前述した２５６メガビットＤＲＡＭサイズに対して約５
００〜約１０００Åの厚さを有している。スタッド区分
層４２は、典型的に、二酸化シリコンで形成されるが、
窒化シリコン、または酸化シリコンと窒化シリコンとの
合成物のような種々の他の材料で形成することもでき
る。スタッド区分層４２は、ＣＶＤのような普通の方法
で付着される。
【００２８】次に、スタッド区分層４２は、スタッド区
分マスク４４を用いてパターニングされ、ビットライン
・スタッド３８にコンタクトを開くようにエッチングさ
れるが、キャパシタ・スタッド４０は、図１に示される
ように、被覆されたままに残される。スタッド区分マス
ク４４および層４２は、後に形成されるビットライン５
０ａがビットライン・スタッド３８と接触するが、キャ
パシタ・スタッド４０と接触しないことを保証する。ス
タッド区分層４２は、ビットライン５０ａ（図４）とキ
ャパシタ・スタッド４０との間の寄生キャパシタンスを
減少させるに十分なほど厚くなければならないが、容易
なエッチングを可能にするのに十分なほど薄くなければ
ならない。
分マスク４４を用いてパターニングされ、ビットライン
・スタッド３８にコンタクトを開くようにエッチングさ
れるが、キャパシタ・スタッド４０は、図１に示される
ように、被覆されたままに残される。スタッド区分マス
ク４４および層４２は、後に形成されるビットライン５
０ａがビットライン・スタッド３８と接触するが、キャ
パシタ・スタッド４０と接触しないことを保証する。ス
タッド区分層４２は、ビットライン５０ａ（図４）とキ
ャパシタ・スタッド４０との間の寄生キャパシタンスを
減少させるに十分なほど厚くなければならないが、容易
なエッチングを可能にするのに十分なほど薄くなければ
ならない。
【００２９】次の工程では、ビットライン導体５０の薄
いブランケット層が、図２に示すように付着される。ビ
ットライン導体５０は、ビットライン対ビットライン・
キャパシタンスに最小にするため、典型的には、わずか
約１０００Å程度である。ビットライン導体は、カナダ
国特許第１，３０６，０７２号に記載されているよう
に、高融点金属、またはチタン／窒化チタン／タングス
テンのような層構造で好適に形成され、あるいは、エレ
クトロマイグレーションの問題を避けるために、高融点
金属−シリサイドで形成することができる。ビットライ
ン導体５０は、ＣＶＤのような方法で付着される。ＣＶ
Ｄでは、導体は、全表面上にブランケット付着される。
ビットライン・メタライゼーション５０は、スタッド区
分層４２が開いているビットライン・スタッド３８に接
触する。ビットライン・メタライゼーションは、スタッ
ド区分層４２によって保護されるキャパシタ・スタッド
４０には接触しない。
いブランケット層が、図２に示すように付着される。ビ
ットライン導体５０は、ビットライン対ビットライン・
キャパシタンスに最小にするため、典型的には、わずか
約１０００Å程度である。ビットライン導体は、カナダ
国特許第１，３０６，０７２号に記載されているよう
に、高融点金属、またはチタン／窒化チタン／タングス
テンのような層構造で好適に形成され、あるいは、エレ
クトロマイグレーションの問題を避けるために、高融点
金属−シリサイドで形成することができる。ビットライ
ン導体５０は、ＣＶＤのような方法で付着される。ＣＶ
Ｄでは、導体は、全表面上にブランケット付着される。
ビットライン・メタライゼーション５０は、スタッド区
分層４２が開いているビットライン・スタッド３８に接
触する。ビットライン・メタライゼーションは、スタッ
ド区分層４２によって保護されるキャパシタ・スタッド
４０には接触しない。
【００３０】次の工程では、ＤＲＡＭチップのロジック
・サポート部５２に用いられるビットライン・メタライ
ゼーション５０の部分は、ブロック・マスク部５４′を
有するマスク５４を用いるマスキング工程において、パ
ターニングされる。この工程において、ブロック・マス
キング部５４′は、チップのアレイ部５６上に完全にそ
のまま残される。これは、図２に示すように、アレイ部
５６上に設けられるビットライン・メタライゼーション
５０のすべての部分の除去を避けるためである。
・サポート部５２に用いられるビットライン・メタライ
ゼーション５０の部分は、ブロック・マスク部５４′を
有するマスク５４を用いるマスキング工程において、パ
ターニングされる。この工程において、ブロック・マス
キング部５４′は、チップのアレイ部５６上に完全にそ
のまま残される。これは、図２に示すように、アレイ部
５６上に設けられるビットライン・メタライゼーション
５０のすべての部分の除去を避けるためである。
【００３１】次に、図３に示すように、Ｃｌ2 ＋Ｏ2 ま
たはＳｉＦ4 ＋Ｏ2 のような標準のＣＶＤタングステン
・エッチャントを用いて、ビットライン・メタライゼー
ション５０がエッチングされ、チップのサポート部に相
互接続部５０Ｓを形成し、他方、チップのアレイ部にブ
ランケット・メタライゼーション５０を残したままとす
る。次に、二酸化シリコンのような材料から形成された
厚い絶縁体５８が、付着され、化学機械研磨によって平
坦化される。厚い絶縁体５８は、後に形成される積層キ
ャパシタに必要な高さを与えるように設定された厚さ、
典型的には少なくとも１μｍを与える。
たはＳｉＦ4 ＋Ｏ2 のような標準のＣＶＤタングステン
・エッチャントを用いて、ビットライン・メタライゼー
ション５０がエッチングされ、チップのサポート部に相
互接続部５０Ｓを形成し、他方、チップのアレイ部にブ
ランケット・メタライゼーション５０を残したままとす
る。次に、二酸化シリコンのような材料から形成された
厚い絶縁体５８が、付着され、化学機械研磨によって平
坦化される。厚い絶縁体５８は、後に形成される積層キ
ャパシタに必要な高さを与えるように設定された厚さ、
典型的には少なくとも１μｍを与える。
【００３２】次に、ブロック・マスク部６０Ｓを有する
マスクが設けられ、チップのアレイ部５６にあるビット
ライン・メタライゼーション５０の部分を画成し、他
方、チップのサポート部５２を完全にブロックする。こ
の工程では、ブロック・マスク部６０Ｓは、チップのサ
ポート部５２上に完全にそのまま残る。これは、図３に
示すように、サポート部５２上に設けられる厚い絶縁体
５８の全ての部分を除去することを避けるためである。
図３のマスク６０を用いて、厚い絶縁体５８を、厚い絶
縁ペデスタル部５８ａを形成するために、図４に示すよ
うに、アレイ部５６で方向性エッチングし、エッチング
をビットライン・メタライゼーション５０上で停止す
る。次に、マスク６０を除去する。次に、下側の二酸化
シリコン層４２を腐食しないＣｌ2 ＋Ｏ2 またはＳｉＦ
4 ＋Ｏ2 のような標準ＣＶＤタングステン・エッチャン
トを用いて、方向性エッチングを続けて、チップのアレ
イ部５６にビットライン５０ａをパターニングする。こ
の方向性エッチングがさらに続けられて、露出したビッ
トライン・スタッド３８の部分をエッチングし、ビット
ライン・スタッド３８内に凹部６２を形成する。
マスクが設けられ、チップのアレイ部５６にあるビット
ライン・メタライゼーション５０の部分を画成し、他
方、チップのサポート部５２を完全にブロックする。こ
の工程では、ブロック・マスク部６０Ｓは、チップのサ
ポート部５２上に完全にそのまま残る。これは、図３に
示すように、サポート部５２上に設けられる厚い絶縁体
５８の全ての部分を除去することを避けるためである。
図３のマスク６０を用いて、厚い絶縁体５８を、厚い絶
縁ペデスタル部５８ａを形成するために、図４に示すよ
うに、アレイ部５６で方向性エッチングし、エッチング
をビットライン・メタライゼーション５０上で停止す
る。次に、マスク６０を除去する。次に、下側の二酸化
シリコン層４２を腐食しないＣｌ2 ＋Ｏ2 またはＳｉＦ
4 ＋Ｏ2 のような標準ＣＶＤタングステン・エッチャン
トを用いて、方向性エッチングを続けて、チップのアレ
イ部５６にビットライン５０ａをパターニングする。こ
の方向性エッチングがさらに続けられて、露出したビッ
トライン・スタッド３８の部分をエッチングし、ビット
ライン・スタッド３８内に凹部６２を形成する。
【００３３】前述したように、および図５に説明するよ
うに、厚い絶縁体５８およびビットライン５０ａのパタ
ーニング中に、ビットライン・スタッド凹部６２が形成
される。凹部の存在は、本発明の重要な形態である。と
いうのは、後のプロセス工程では、余分のマスキング工
程を全く必要とせずに、凹部はビットライン・スタッド
３８を絶縁する手段を与え、他方、キャパシタ・スタッ
ド４０が開かれるからである。
うに、厚い絶縁体５８およびビットライン５０ａのパタ
ーニング中に、ビットライン・スタッド凹部６２が形成
される。凹部の存在は、本発明の重要な形態である。と
いうのは、後のプロセス工程では、余分のマスキング工
程を全く必要とせずに、凹部はビットライン・スタッド
３８を絶縁する手段を与え、他方、キャパシタ・スタッ
ド４０が開かれるからである。
【００３４】凹部６２の深さ（図４において寸法
“Ｙ”）は、スタッド区分層４２の厚さ（図４において
は寸法“Ｘ”）よりも大きくなければならない。このこ
とは、層４２と以下に説明するビットライン・スペーサ
（図５）とが、その後に除去されたときに、保護絶縁層
が凹部６２内に残ることを保証する。この残された絶縁
層は、次の製造工程の間、ビットライン・スタッド３８
と、上側の記憶キャパシタ・ノードとの間の不所望な接
触を防止する。好適な実施例では、凹部の深さは、層４
２の厚さよりも少なくとも１００％大きい。
“Ｙ”）は、スタッド区分層４２の厚さ（図４において
は寸法“Ｘ”）よりも大きくなければならない。このこ
とは、層４２と以下に説明するビットライン・スペーサ
（図５）とが、その後に除去されたときに、保護絶縁層
が凹部６２内に残ることを保証する。この残された絶縁
層は、次の製造工程の間、ビットライン・スタッド３８
と、上側の記憶キャパシタ・ノードとの間の不所望な接
触を防止する。好適な実施例では、凹部の深さは、層４
２の厚さよりも少なくとも１００％大きい。
【００３５】次に、ビットライン絶縁体６４が、ビット
ライン５０ａのエッジと、厚い絶縁ペデスタル部５８ａ
の側壁とを含む全露出領域上に設けられる。ビットライ
ン絶縁体６４は、二酸化シリコンのような材料で形成さ
れ、ＣＶＤのような通常の方法で付着される。ビットラ
イン絶縁体６４は、前に特定された典型的な２５６Ｍｂ
ＤＲＡＭについて、約２００〜約５００Åといったよう
に比較的薄い。ビットライン絶縁体は、凹部６２を完全
に充てんするに十分な厚さに付着され、必要とされる厚
さは、凹部６２の最大可能幅Ｚの約半分である。凹部６
２の最大可能幅（図４の寸法“Ｚ”）は、ビットライン
・スタッド３８に対するマスク６０の重ね合わせ公差に
よって決定される。重ね合わせ公差は、典型的に最小フ
ォトリソグラフィック寸法の０．５倍より小さい。した
がって、凹部６２を完全に充てんするのに必要とされる
ビットライン・スペーサ６４の厚さは、最小フォトリソ
グラフィック寸法の０．２５倍より小さい。したがっ
て、最小寸法が約０．２５μｍである２５６Ｍｂチップ
の場合、寸法Ｚは約１２００Åより小さく、ビットライ
ン絶縁体６４は、約６００Å厚さより小さくすることが
できる。もちろん、付着の際にスパッタ・エッチングを
用いて、凹部６２の充てんを補助し、ビットライン絶縁
体６４の必要な厚さをさらに小さくすることができる。
付着中にギャップを充てんしながらのスパッタ・エッチ
ングは、技術上周知のプロセスである。
ライン５０ａのエッジと、厚い絶縁ペデスタル部５８ａ
の側壁とを含む全露出領域上に設けられる。ビットライ
ン絶縁体６４は、二酸化シリコンのような材料で形成さ
れ、ＣＶＤのような通常の方法で付着される。ビットラ
イン絶縁体６４は、前に特定された典型的な２５６Ｍｂ
ＤＲＡＭについて、約２００〜約５００Åといったよう
に比較的薄い。ビットライン絶縁体は、凹部６２を完全
に充てんするに十分な厚さに付着され、必要とされる厚
さは、凹部６２の最大可能幅Ｚの約半分である。凹部６
２の最大可能幅（図４の寸法“Ｚ”）は、ビットライン
・スタッド３８に対するマスク６０の重ね合わせ公差に
よって決定される。重ね合わせ公差は、典型的に最小フ
ォトリソグラフィック寸法の０．５倍より小さい。した
がって、凹部６２を完全に充てんするのに必要とされる
ビットライン・スペーサ６４の厚さは、最小フォトリソ
グラフィック寸法の０．２５倍より小さい。したがっ
て、最小寸法が約０．２５μｍである２５６Ｍｂチップ
の場合、寸法Ｚは約１２００Åより小さく、ビットライ
ン絶縁体６４は、約６００Å厚さより小さくすることが
できる。もちろん、付着の際にスパッタ・エッチングを
用いて、凹部６２の充てんを補助し、ビットライン絶縁
体６４の必要な厚さをさらに小さくすることができる。
付着中にギャップを充てんしながらのスパッタ・エッチ
ングは、技術上周知のプロセスである。
【００３６】次にビットライン絶縁体６４は、等方的に
エッチングされ、図５に示すように、絶縁体充てん凹部
６２の表面６８′を含む全表面から一様に層６８が除去
される。凹部６２の両側に層が付着されたときに、凹部
６２が充てんされたことは、注目に値する。対照的に、
等方性エッチングは、凹部６２の上面からのみ材料を除
去する。凹部６２の元の深さＹが、エッチングされた量
よりも大きいならば、多量の絶縁体が、ビットライン・
スタッド３８の上部に残るであろう。言い換えれば、ビ
ットライン絶縁体６４の比較的薄い層は、凹部６２が充
てんされることを保証するのに十分であるが、絶縁体６
４の厚さを、次の等方性エッチングの際に減少させるこ
とができ、他方、凹部６２内に絶縁体６４の厚い層を残
して、ビットライン・スタッド３８を絶縁する。
エッチングされ、図５に示すように、絶縁体充てん凹部
６２の表面６８′を含む全表面から一様に層６８が除去
される。凹部６２の両側に層が付着されたときに、凹部
６２が充てんされたことは、注目に値する。対照的に、
等方性エッチングは、凹部６２の上面からのみ材料を除
去する。凹部６２の元の深さＹが、エッチングされた量
よりも大きいならば、多量の絶縁体が、ビットライン・
スタッド３８の上部に残るであろう。言い換えれば、ビ
ットライン絶縁体６４の比較的薄い層は、凹部６２が充
てんされることを保証するのに十分であるが、絶縁体６
４の厚さを、次の等方性エッチングの際に減少させるこ
とができ、他方、凹部６２内に絶縁体６４の厚い層を残
して、ビットライン・スタッド３８を絶縁する。
【００３７】等方性エッチングは、絶縁体６４の厚さを
減少させて、後の工程で形成される積層キャパシタのた
めの絶縁ペデスタル部５８ａの間のスペース７０を増大
させる。
減少させて、後の工程で形成される積層キャパシタのた
めの絶縁ペデスタル部５８ａの間のスペース７０を増大
させる。
【００３８】次の工程では、図６に示すように、ビット
ライン絶縁体６４が、ＲＩＥのような適切な方法によっ
て、方向性をもって（すなわち、基板表面に垂直に）エ
ッチングされ、スペーサ絶縁体層６４′を垂直面上にも
っぱら残すが、絶縁体６４を水平面からは完全に除去す
る。１つの重要な例外は、凹部６２である。この凹部で
は、絶縁体６４が非常に厚いので完全に除去することが
できない。この方向性エッチングは、また、キャパシタ
・スタッド４０の上面７２にあるスタッド区分層４２の
部分を開く。開かれた部分は、また、キャパシタ・スタ
ッド４０に隣接して露出する厚い絶縁層３６の部分にエ
ッチングしていき、図６に示すように、凹部７４を形成
する。都合の良いことに、厚い絶縁層３６，スタッド区
分層４２，ビットライン絶縁層６４，６４′は、同じ材
料、好ましくは二酸化シリコンで形成することができ
る。
ライン絶縁体６４が、ＲＩＥのような適切な方法によっ
て、方向性をもって（すなわち、基板表面に垂直に）エ
ッチングされ、スペーサ絶縁体層６４′を垂直面上にも
っぱら残すが、絶縁体６４を水平面からは完全に除去す
る。１つの重要な例外は、凹部６２である。この凹部で
は、絶縁体６４が非常に厚いので完全に除去することが
できない。この方向性エッチングは、また、キャパシタ
・スタッド４０の上面７２にあるスタッド区分層４２の
部分を開く。開かれた部分は、また、キャパシタ・スタ
ッド４０に隣接して露出する厚い絶縁層３６の部分にエ
ッチングしていき、図６に示すように、凹部７４を形成
する。都合の良いことに、厚い絶縁層３６，スタッド区
分層４２，ビットライン絶縁層６４，６４′は、同じ材
料、好ましくは二酸化シリコンで形成することができ
る。
【００３９】エッチングの後に残るスペーサ絶縁体６
４′は、２つの働きをする。まず第１に、ビットライン
５０ａの側壁を絶縁することである。第２に、凹部６２
を充てん（または部分的に充てん）し、下側のビットラ
イン・スタッド３８が、前述したマスクされないエッチ
ング工程で開かれるのを防止する。そうでなければ、次
に設けられる記憶キャパシタ・ノードへのコンタクトを
開くであろう。
４′は、２つの働きをする。まず第１に、ビットライン
５０ａの側壁を絶縁することである。第２に、凹部６２
を充てん（または部分的に充てん）し、下側のビットラ
イン・スタッド３８が、前述したマスクされないエッチ
ング工程で開かれるのを防止する。そうでなければ、次
に設けられる記憶キャパシタ・ノードへのコンタクトを
開くであろう。
【００４０】要約すると、凹部６２を充てんするのに十
分な厚さを有する絶縁体６４が付着され、次に、薄くさ
れ、スペーサ・エッチングされ、厚い絶縁ペデスタル部
５８ａおよびビットライン５０ａの側壁に絶縁体６４′
の薄い被覆を残し、凹部６２内にかなり厚い絶縁体６４
Ｒを残して、ビットライン・スタッド３８にコンタクト
を開くのを防止し、他方、コンタクトはノード・スタッ
ド４０に同時に開かれる。２つのコンタクトは、このよ
うに、追加のマスキング工程なしに、区別される。
分な厚さを有する絶縁体６４が付着され、次に、薄くさ
れ、スペーサ・エッチングされ、厚い絶縁ペデスタル部
５８ａおよびビットライン５０ａの側壁に絶縁体６４′
の薄い被覆を残し、凹部６２内にかなり厚い絶縁体６４
Ｒを残して、ビットライン・スタッド３８にコンタクト
を開くのを防止し、他方、コンタクトはノード・スタッ
ド４０に同時に開かれる。２つのコンタクトは、このよ
うに、追加のマスキング工程なしに、区別される。
【００４１】このプロセスは、ノード・キャパシタのた
めの厚い絶縁ペデスタル部５８ａ間にスペース７０を残
す。このスペースは、フォトリソグラフィック・システ
ムの最小寸法よりも、スペーサ６４′の厚さの約２倍の
寸法だけ小さい（ビットラインおよびビットライン・ス
ペースのサイズをトレードオフしうる露光および現像の
ような工程によるバイアスを無視して）。２５６Ｍｂセ
ルについて、最小フォトリソグラフィック寸法は約０．
２５μｍであり、スペーサ６４′は約５００Å厚さと
し、積層キャパシタの幅に対して１５００Åを残すこと
ができる。１Ｇｂセルについて、最小フォトリソグラフ
ィック寸法は、約０．１７μｍである。スペーサが約５
００Å幅の場合、約７００Åのみ積層キャパシタの幅に
利用できる。１Ｇｂセルのスペーサ寸法が３００Å以下
になるならば、少なくとも約１１００Åを積層キャパシ
タの幅に利用できる。
めの厚い絶縁ペデスタル部５８ａ間にスペース７０を残
す。このスペースは、フォトリソグラフィック・システ
ムの最小寸法よりも、スペーサ６４′の厚さの約２倍の
寸法だけ小さい（ビットラインおよびビットライン・ス
ペースのサイズをトレードオフしうる露光および現像の
ような工程によるバイアスを無視して）。２５６Ｍｂセ
ルについて、最小フォトリソグラフィック寸法は約０．
２５μｍであり、スペーサ６４′は約５００Å厚さと
し、積層キャパシタの幅に対して１５００Åを残すこと
ができる。１Ｇｂセルについて、最小フォトリソグラフ
ィック寸法は、約０．１７μｍである。スペーサが約５
００Å幅の場合、約７００Åのみ積層キャパシタの幅に
利用できる。１Ｇｂセルのスペーサ寸法が３００Å以下
になるならば、少なくとも約１１００Åを積層キャパシ
タの幅に利用できる。
【００４２】上記プロセスに対する改善を以下に説明す
る。この改善プロセスは、厚い絶縁ペデスタル部５８ａ
を細くすることによって、ノード・キャパシタのために
スペース７０をかなり拡げることを可能にする。図１
２，図１３，図１４はそれぞれ図４，図５，図６に対応
する断面図であり、このような改善プロセスを示してい
る。
る。この改善プロセスは、厚い絶縁ペデスタル部５８ａ
を細くすることによって、ノード・キャパシタのために
スペース７０をかなり拡げることを可能にする。図１
２，図１３，図１４はそれぞれ図４，図５，図６に対応
する断面図であり、このような改善プロセスを示してい
る。
【００４３】図１２，図１３，図１４に示される改善プ
ロセスでは、二酸化シリコンまたはアルミナのような絶
縁体８０のブランケット層が、ビットライン５０と厚い
酸化物５８との間に付着される。図１２に示すように、
アレイ領域において、厚い酸化物５８および絶縁体８０
がエッチングされた後であって、エッチングがビットラ
イン・メタライゼーション５０を進んでビットライン５
０ａを画成する前に、厚い絶縁ペデスタル部５８ａが等
方的にエッチングされて、点線で示されるように、細く
て厚い酸化物ペデスタル部５８ｂを形成する。絶縁体８
０は、このエッチングによって実質的に影響を受けない
ように選ばれ、したがってビットライン５０ａは、絶縁
体８０によって被覆されたまま残る。次に、図４，図
５，図６に関して述べたプロセスが行われる。図１３に
示すように、ビットライン５０が、方向性エッチングさ
れ（この場合、図１３に示すように、絶縁体８０によっ
て画成される）、エッチングは、前述したように凹部６
２が形成されるように続けられる。図１３に示すよう
に、層６４が付着され、表面層の部分６８が等方的にエ
ッチングされる。次に、図１４に示すように、層６４
が、方向性エッチングされ、ビットライン５０ａと絶縁
ペデスタル部５８ｂの側壁にスペーサ６４′を与える。
再び、ビットライン・スタッド３８上の凹部６２内に絶
縁体を保持し、他方、ノード・コンタクト・スタッド４
０にコンタクトを開く。この実施例は、積層キャパシタ
に利用できるスペーサ１７０が、図６の実施例で得られ
るスペース７０のほぼ２倍であるという利点を有してい
る。
ロセスでは、二酸化シリコンまたはアルミナのような絶
縁体８０のブランケット層が、ビットライン５０と厚い
酸化物５８との間に付着される。図１２に示すように、
アレイ領域において、厚い酸化物５８および絶縁体８０
がエッチングされた後であって、エッチングがビットラ
イン・メタライゼーション５０を進んでビットライン５
０ａを画成する前に、厚い絶縁ペデスタル部５８ａが等
方的にエッチングされて、点線で示されるように、細く
て厚い酸化物ペデスタル部５８ｂを形成する。絶縁体８
０は、このエッチングによって実質的に影響を受けない
ように選ばれ、したがってビットライン５０ａは、絶縁
体８０によって被覆されたまま残る。次に、図４，図
５，図６に関して述べたプロセスが行われる。図１３に
示すように、ビットライン５０が、方向性エッチングさ
れ（この場合、図１３に示すように、絶縁体８０によっ
て画成される）、エッチングは、前述したように凹部６
２が形成されるように続けられる。図１３に示すよう
に、層６４が付着され、表面層の部分６８が等方的にエ
ッチングされる。次に、図１４に示すように、層６４
が、方向性エッチングされ、ビットライン５０ａと絶縁
ペデスタル部５８ｂの側壁にスペーサ６４′を与える。
再び、ビットライン・スタッド３８上の凹部６２内に絶
縁体を保持し、他方、ノード・コンタクト・スタッド４
０にコンタクトを開く。この実施例は、積層キャパシタ
に利用できるスペーサ１７０が、図６の実施例で得られ
るスペース７０のほぼ２倍であるという利点を有してい
る。
【００４４】この時点で、積層キャパシタをさらに形成
するための非常に望ましい中間構造が作製された。サポ
ート領域の局部的接続部は、アレイ領域に用いられるプ
ロセス工程の複雑化なしに、正しい位置に形成されてい
る。ワードライン２６およびビットライン５０ａは、ビ
ットライン・スタッド３８とキャパシタ・スタッド４０
のように、種々のエレメント間に適切な絶縁を有して、
正しい位置にある。ビットライン５０ａとビットライン
・スタッド３８との間の接触が実現され、他方、ビット
ライン５０ａとビットライン・スタッド３８は、スペー
サ６４′によって、および絶縁体６４Ｒによって充てん
され、あるいは部分的に充てんされた自己整合凹部６２
の存在によって保護される。キャパシタ・スタッド４０
は、上側の記憶ノード・キャパシタへの最終的な接続の
ために露出される。記憶ノード・キャパシタのための区
域は、厚い絶縁ペデスタル部５８ａ（図６）または５８
ｂ（図１４）の間に形成され、キャパシタが一旦設けら
れると、構造はほぼ平坦化された面を与える。さらに、
図１４に示されるように、厚い絶縁ペデスタル部５８ａ
の寸法を、厚い積層ペデスタル部５８ｂのスペーサ状寸
法にまでかなり減少させることによって、ノード・キャ
パシタの寸法を、セルのほぼ全サイズにまで増大するこ
とができる。このすべては、追加のマスキング工程また
は特別のプロセス工程なしで実現できた。
するための非常に望ましい中間構造が作製された。サポ
ート領域の局部的接続部は、アレイ領域に用いられるプ
ロセス工程の複雑化なしに、正しい位置に形成されてい
る。ワードライン２６およびビットライン５０ａは、ビ
ットライン・スタッド３８とキャパシタ・スタッド４０
のように、種々のエレメント間に適切な絶縁を有して、
正しい位置にある。ビットライン５０ａとビットライン
・スタッド３８との間の接触が実現され、他方、ビット
ライン５０ａとビットライン・スタッド３８は、スペー
サ６４′によって、および絶縁体６４Ｒによって充てん
され、あるいは部分的に充てんされた自己整合凹部６２
の存在によって保護される。キャパシタ・スタッド４０
は、上側の記憶ノード・キャパシタへの最終的な接続の
ために露出される。記憶ノード・キャパシタのための区
域は、厚い絶縁ペデスタル部５８ａ（図６）または５８
ｂ（図１４）の間に形成され、キャパシタが一旦設けら
れると、構造はほぼ平坦化された面を与える。さらに、
図１４に示されるように、厚い絶縁ペデスタル部５８ａ
の寸法を、厚い積層ペデスタル部５８ｂのスペーサ状寸
法にまでかなり減少させることによって、ノード・キャ
パシタの寸法を、セルのほぼ全サイズにまで増大するこ
とができる。このすべては、追加のマスキング工程また
は特別のプロセス工程なしで実現できた。
【００４５】次の工程では、図７，図８，図９，図１
０，図１１，図１５，図１６，図１７に示すように、積
層キャパシタが、図６の開口７０に（または対応的に図
１４の開口１７０に）、形成される。図７に示すよう
に、ｎ+ ドープド・ポリシリコン８４のような選択的に
エッチング可能な材料の層が、まず初めに、アレイ領域
５６のすべての開口を充てんするのに十分な厚さで、Ｃ
ＶＤのようなプロセスでコンフォーマルに付着される。
したがって、ｎ+ ポリシリコン層８４は、少なくとも約
４０００Åの厚さを有する。次に、ｎ+ ポリシリコン層
８４は、化学機械研磨され、研磨は厚い絶縁体５８およ
び厚い絶縁ペデスタル部５８ａ上で停止される。
０，図１１，図１５，図１６，図１７に示すように、積
層キャパシタが、図６の開口７０に（または対応的に図
１４の開口１７０に）、形成される。図７に示すよう
に、ｎ+ ドープド・ポリシリコン８４のような選択的に
エッチング可能な材料の層が、まず初めに、アレイ領域
５６のすべての開口を充てんするのに十分な厚さで、Ｃ
ＶＤのようなプロセスでコンフォーマルに付着される。
したがって、ｎ+ ポリシリコン層８４は、少なくとも約
４０００Åの厚さを有する。次に、ｎ+ ポリシリコン層
８４は、化学機械研磨され、研磨は厚い絶縁体５８およ
び厚い絶縁ペデスタル部５８ａ上で停止される。
【００４６】次に、図８に示すように、約５００Åの厚
さの薄いブランケットＣＶＤ窒化シリコン層８６が、付
着される。次に、約２５００Å厚のブランケットＣＶＤ
酸化物層が付着され、この層は次にレジストでマスクさ
れ、エッチングされ、エッチングは窒化物層８６上で停
止され、図８の断面図、および図１５の上面図に示され
るように、エッジ９０を有する離間された酸化物の島８
８が設けられる。次に、約５００〜１０００Å厚さの窒
化シリコンの他の薄い層が、コンフォーマルに付着され
る。この窒化物は、設定された時間、方向性エッチング
されて、酸化物の島８８の上面から窒化物層を除去し、
他方、酸化物の島８８のエッジ９０に沿って窒化物スペ
ーサ９２を残す。さらに、エッチングを制御して、ブラ
ンケット窒化物層８６の大半をそのままに残す。このこ
とは実現可能である。というのは、８インチ・ウェファ
の全域にわたる垂直方向のエッチング均一性が、通常、
約１０％内にあるからである。もちろん、窒化物層の厚
さを調整して、十分な厚さの窒化物層８６が残ることを
保証することができる。次に、酸化物の島８８自体を緩
衝ＨＦでエッチングして、窒化物スペーサ９２を直立し
たまま残し、他方、窒化物層８６は厚い酸化物５８を保
護する。次に、方向性エッチングを再開して、図９に示
すように、窒化物８６のすべての水平部分を除去し、他
方、スペーサ９２をそのまま残す。窒化物スペーサ９２
は、ワードライン２６に平行な方向における、個々の積
層キャパシタ間の分離を定める。
さの薄いブランケットＣＶＤ窒化シリコン層８６が、付
着される。次に、約２５００Å厚のブランケットＣＶＤ
酸化物層が付着され、この層は次にレジストでマスクさ
れ、エッチングされ、エッチングは窒化物層８６上で停
止され、図８の断面図、および図１５の上面図に示され
るように、エッジ９０を有する離間された酸化物の島８
８が設けられる。次に、約５００〜１０００Å厚さの窒
化シリコンの他の薄い層が、コンフォーマルに付着され
る。この窒化物は、設定された時間、方向性エッチング
されて、酸化物の島８８の上面から窒化物層を除去し、
他方、酸化物の島８８のエッジ９０に沿って窒化物スペ
ーサ９２を残す。さらに、エッチングを制御して、ブラ
ンケット窒化物層８６の大半をそのままに残す。このこ
とは実現可能である。というのは、８インチ・ウェファ
の全域にわたる垂直方向のエッチング均一性が、通常、
約１０％内にあるからである。もちろん、窒化物層の厚
さを調整して、十分な厚さの窒化物層８６が残ることを
保証することができる。次に、酸化物の島８８自体を緩
衝ＨＦでエッチングして、窒化物スペーサ９２を直立し
たまま残し、他方、窒化物層８６は厚い酸化物５８を保
護する。次に、方向性エッチングを再開して、図９に示
すように、窒化物８６のすべての水平部分を除去し、他
方、スペーサ９２をそのまま残す。窒化物スペーサ９２
は、ワードライン２６に平行な方向における、個々の積
層キャパシタ間の分離を定める。
【００４７】次の工程では、図１０に示すように、ｎ+
ポリシリコン層８４が、窒化物スペーサ９２でのみマス
クされて、ＨＢｒ＋Ｈｅ＋Ｏ2 またはＣｌ2 ＋ＨＢｒ＋
Ｈｅ＋Ｏ2 のような標準エッチャントで方向性エッチン
グされ、スペーサ幅のｎ+ ポリシリコン・マンドレル部
８４ａを残す。次に、ｐ+ ポリシリコンの薄層１００
が、ＣＶＤによって付着される。次に、レジスト１０２
が設けられて、すべての残りの凹部が充てんされる。次
に、プラズマを用いて、厚い絶縁物５８，５８ａのほぼ
表面までレジスト１０２をエッチ・バックし、酸化物５
８，５８ａおよびスペーサ９２上のｐ+ ポリシリコン層
１００を露出させる。次に、ｐ+ ポリシリコン層１００
は等方性エッチングされて、厚い絶縁層５８，５８ａの
面以下のレベルにまで掘り下げられる。次に、窒化物ス
ペーサ９２およびレジスト１０２が除去される。
ポリシリコン層８４が、窒化物スペーサ９２でのみマス
クされて、ＨＢｒ＋Ｈｅ＋Ｏ2 またはＣｌ2 ＋ＨＢｒ＋
Ｈｅ＋Ｏ2 のような標準エッチャントで方向性エッチン
グされ、スペーサ幅のｎ+ ポリシリコン・マンドレル部
８４ａを残す。次に、ｐ+ ポリシリコンの薄層１００
が、ＣＶＤによって付着される。次に、レジスト１０２
が設けられて、すべての残りの凹部が充てんされる。次
に、プラズマを用いて、厚い絶縁物５８，５８ａのほぼ
表面までレジスト１０２をエッチ・バックし、酸化物５
８，５８ａおよびスペーサ９２上のｐ+ ポリシリコン層
１００を露出させる。次に、ｐ+ ポリシリコン層１００
は等方性エッチングされて、厚い絶縁層５８，５８ａの
面以下のレベルにまで掘り下げられる。次に、窒化物ス
ペーサ９２およびレジスト１０２が除去される。
【００４８】次に、図１１に示すように、ｎ+ ポリシリ
コン・マンドレル部８４ａが、ホットＨ3 ＰＯ4 のよう
なウェット・エッチングによって除去される。プロセス
は、ｐ+ ポリシリコンの薄い層１００または酸化物領域
５８の薄い層を腐食しない。ｎ+ ドープドシリコンを選
択エッチングするためにＨ3 ＰＯ4 を使用することは、
文献ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎ，“Ｈｏｌｅ Ｏｐｅｎｉｎｇ
ｉｎ Ｐｏｌｙｓｉｌｉｃｏｎ ｂｙ Ｓｅｌｅｃｔｉ
ｖｅ Ｄｏｐｉｎｇ ａｎｄ Ｒｅｍｏｖａｌ Ｔｅｃ
ｈｎｉｑｕｅ，”ｂｙ Ｒ．Ｆ．Ｂａｒｈｏｌｏｍｅ
ｗ，ｅｔ ａｌ，ＩＢＭ ＴＤＢ，Ｍａｙ１９８１，ｐ
ａｇｅｓ５３４６−５３４７に記述されている。次に、
ｐ+ ポリシリコンの薄い層１００の露出面は、酸化ある
いは窒化され、キャパシタ誘電体１０４となる。次に、
ｐ+ ポリシリコンのプレート層１０６が付着される。次
に、プレート層１０６が平坦化され、アレイ領域上がマ
スクされ、他の箇所がエッチングされて、ＤＲＡＭセル
の積層キャパシタ１０８が完成する。積層キャパシタ１
０８は、厚い絶縁ペデスタル部５８ａの厚さＴにほぼ等
しい高さＨを有していることがわかる。また、積層キャ
パシタ１０８ａが、積層キャパシタ１０８ｂから距離Ｖ
だけ離れていることがわかる。この距離Ｖは、スペーサ
９２の幅Ｖ（図１０）に、およびｎ+ ポリシリコン・マ
ンドレル部８４ａの幅Ｖにほぼ等しい。ノン・フォトリ
ソグラフィック・プロセスによって形成されると、スペ
ーサ９２は、他の構造を製造するのに用いられるシステ
ムの最小フォトリソグラフィック寸法よりもかなり小さ
い幅を有している。したがって、キャパシタ間の間隔
は、この最小フォトリソグラフィック寸法よりもかなり
小さい。
コン・マンドレル部８４ａが、ホットＨ3 ＰＯ4 のよう
なウェット・エッチングによって除去される。プロセス
は、ｐ+ ポリシリコンの薄い層１００または酸化物領域
５８の薄い層を腐食しない。ｎ+ ドープドシリコンを選
択エッチングするためにＨ3 ＰＯ4 を使用することは、
文献ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ Ｂｕｌｌｅｔｉｎ，“Ｈｏｌｅ Ｏｐｅｎｉｎｇ
ｉｎ Ｐｏｌｙｓｉｌｉｃｏｎ ｂｙ Ｓｅｌｅｃｔｉ
ｖｅ Ｄｏｐｉｎｇ ａｎｄ Ｒｅｍｏｖａｌ Ｔｅｃ
ｈｎｉｑｕｅ，”ｂｙ Ｒ．Ｆ．Ｂａｒｈｏｌｏｍｅ
ｗ，ｅｔ ａｌ，ＩＢＭ ＴＤＢ，Ｍａｙ１９８１，ｐ
ａｇｅｓ５３４６−５３４７に記述されている。次に、
ｐ+ ポリシリコンの薄い層１００の露出面は、酸化ある
いは窒化され、キャパシタ誘電体１０４となる。次に、
ｐ+ ポリシリコンのプレート層１０６が付着される。次
に、プレート層１０６が平坦化され、アレイ領域上がマ
スクされ、他の箇所がエッチングされて、ＤＲＡＭセル
の積層キャパシタ１０８が完成する。積層キャパシタ１
０８は、厚い絶縁ペデスタル部５８ａの厚さＴにほぼ等
しい高さＨを有していることがわかる。また、積層キャ
パシタ１０８ａが、積層キャパシタ１０８ｂから距離Ｖ
だけ離れていることがわかる。この距離Ｖは、スペーサ
９２の幅Ｖ（図１０）に、およびｎ+ ポリシリコン・マ
ンドレル部８４ａの幅Ｖにほぼ等しい。ノン・フォトリ
ソグラフィック・プロセスによって形成されると、スペ
ーサ９２は、他の構造を製造するのに用いられるシステ
ムの最小フォトリソグラフィック寸法よりもかなり小さ
い幅を有している。したがって、キャパシタ間の間隔
は、この最小フォトリソグラフィック寸法よりもかなり
小さい。
【００４９】図１６において、ビットライン・スタッド
３８は、スタッド３８が上にある領域３８ａを有し、ワ
ードライン２６間のビットライン拡散領域３２Ａへ接触
する。ビットライン・スタッド３８は、また、スタッド
３８が下にある領域３８ｂを有し、ビットライン５０ａ
へ接触する。ビットライン・スタッド３８は、また、ビ
ットライン・スタッド３８がビットライン５０ａを越え
て延びるスタッド３８内に凹部６２が設けられている領
域３８ｃを有している。同様に、積層キャパシタ・スタ
ッド４０は、スタッド４０がワードライン２６間のノー
ド拡散領域３２Ｂへ接触する領域４０ａを有している。
積層キャパシタ・スタッド４０は、また、スタッド４０
が積層キャパシタ１０８へ接触する領域４０ｂを有して
いる。積層キャパシタ・スタッド４０は、また、スタッ
ド４０がビットライン５０ａの下にあり、スタッド区分
層４２によってそこから絶縁されている領域４０ｃを有
している。
３８は、スタッド３８が上にある領域３８ａを有し、ワ
ードライン２６間のビットライン拡散領域３２Ａへ接触
する。ビットライン・スタッド３８は、また、スタッド
３８が下にある領域３８ｂを有し、ビットライン５０ａ
へ接触する。ビットライン・スタッド３８は、また、ビ
ットライン・スタッド３８がビットライン５０ａを越え
て延びるスタッド３８内に凹部６２が設けられている領
域３８ｃを有している。同様に、積層キャパシタ・スタ
ッド４０は、スタッド４０がワードライン２６間のノー
ド拡散領域３２Ｂへ接触する領域４０ａを有している。
積層キャパシタ・スタッド４０は、また、スタッド４０
が積層キャパシタ１０８へ接触する領域４０ｂを有して
いる。積層キャパシタ・スタッド４０は、また、スタッ
ド４０がビットライン５０ａの下にあり、スタッド区分
層４２によってそこから絶縁されている領域４０ｃを有
している。
【００５０】図１１は、図１６に示すセル・レイアウト
の上面の折れ曲がりパスＡ，Ｂ，Ｃ，…，Ｊに沿った断
面図である。図１〜図１４の断面図は、この折れ曲がり
パスに沿ったものであり、１つの図面でできるだけ多く
のフィーチャを示している。断面図の理解を容易にする
ために、上面図のＡ，Ｂ，Ｃ，…，Ｊに相当する点が、
また、断面図に示されている。ワードライン２６，ビッ
トライン５０ａ，ビットライン・スペーサ６４′，ビッ
トライン・コンタクト・スタッド３８，積層キャパシタ
・スタッド４０，積層キャパシタ１０８は、すべて上面
図に示されている。
の上面の折れ曲がりパスＡ，Ｂ，Ｃ，…，Ｊに沿った断
面図である。図１〜図１４の断面図は、この折れ曲がり
パスに沿ったものであり、１つの図面でできるだけ多く
のフィーチャを示している。断面図の理解を容易にする
ために、上面図のＡ，Ｂ，Ｃ，…，Ｊに相当する点が、
また、断面図に示されている。ワードライン２６，ビッ
トライン５０ａ，ビットライン・スペーサ６４′，ビッ
トライン・コンタクト・スタッド３８，積層キャパシタ
・スタッド４０，積層キャパシタ１０８は、すべて上面
図に示されている。
【００５１】図１７は、図１２，図１３，図１４に記載
されたセルの改善バージョンの上面図である。これによ
れば、キャパシタはかなり大きい。その理由は、キャパ
シタがビットライン上に延び、ビットライン上のフォト
リソグラフィック最小寸法より小さい距離Ｗ′だけ互い
に分離されているからである。対照的に、図１６におい
て、積層キャパシタ１０８は、ビットライン５０ａと２
つのスペーサ６４′とを加えた幅に等しい距離Ｗ（フォ
トリソグラフィック最小寸法より大きい距離にまで加え
る）だけ互いに分離されていることがわかる。
されたセルの改善バージョンの上面図である。これによ
れば、キャパシタはかなり大きい。その理由は、キャパ
シタがビットライン上に延び、ビットライン上のフォト
リソグラフィック最小寸法より小さい距離Ｗ′だけ互い
に分離されているからである。対照的に、図１６におい
て、積層キャパシタ１０８は、ビットライン５０ａと２
つのスペーサ６４′とを加えた幅に等しい距離Ｗ（フォ
トリソグラフィック最小寸法より大きい距離にまで加え
る）だけ互いに分離されていることがわかる。
【００５２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）接続部を形成する方法であって、（ａ）導電層を
付着する工程と、（ｂ）少なくとも前記導電層の部分を
パターニングする工程と、（ｃ）前記導電層上に絶縁層
を形成する工程と、（ｄ）少なくとも前記絶縁層および
前記導電層の部分をパターニングする工程と、を含むこ
とを特徴とする方法。 （２）前記導電層は、半導体チップ上にあり、前記半導
体チップは、アレイ部とサポート部とを有し、前記工程
（ｂ）は、前記アレイ部をブロック・マスキングしなが
ら、前記サポート部をパターニングする工程を含むこと
を特徴とする上記（１）に記載の方法。 （３）前記工程（ｄ）は、前記サポート部をブロック・
マスキングしながら、前記アレイ部をパターニングする
工程を含むことを特徴とする上記（２）に記載の方法。 （４）前記アレイ部は、ビットラインを有することを特
徴とする上記（３）に記載の方法。 （５）前記ビットラインに自己整合した積層キャパシタ
を形成する工程をさらに含むことを特徴とする上記
（４）に記載の方法。 （６）前記工程（ｃ）の前記絶縁層は、厚さを有し、前
記積層キャパシタは高さを有し、前記高さは、前記厚さ
にほぼ等しいことを特徴とする上記（５）に記載の方
法。 （７）前記絶縁層は、二酸化シリコンよりなることを特
徴とする上記（１）に記載の方法。 （８）前記工程（ｃ）は、第１の絶縁体を付着し、次
に、第２の絶縁体を付着する工程を含むことを特徴とす
る上記（１）に記載の方法。 （９）前記工程（ｄ）は、前記第２の絶縁体をパターニ
ングし、前記第１の絶縁体をパターニングする工程と、
前記第２の絶縁体を、細くする工程と、前記第１の絶縁
体に自己整合した前記導電層をパターニングする工程
と、を含むことを特徴とする上記（８）に記載の方法。 （１０）前記細くする工程は、等方性エッチング工程で
あり、前記第１の絶縁体は、前記第２の絶縁体を細くす
る工程の際に、実質的にエッチングされない材料である
ことを特徴とする上記（８）に記載の方法。 （１１）積層キャパシタおよびビットラインを有するメ
モリセルを備え、前記積層キャパシタは、前記ビットラ
インに自己整合していることを特徴とする半導体チッ
プ。 （１２）前記積層キャパシタは、高さを有し、前記ビッ
トラインは厚さを有し、前記高さは、前記厚さの少なく
とも５倍であることを特徴とする上記（１１）に記載の
半導体チップ。 （１３）前記ビットライン上に厚い絶縁体を有し、前記
ビットラインは、前記厚い絶縁体に自己整合し、前記積
層キャパシタは、前記厚い絶縁体および前記ビットライ
ンに自己整合していることを特徴とする上記（１１）に
記載の半導体チップ。 （１４）前記厚い絶縁体は、厚さを有し、前記ビットラ
インは厚さを有し、前記厚い絶縁体の厚さは、前記ビッ
トラインの厚さの少なくとも５倍であることを特徴とす
る上記（１１）に記載の半導体チップ。 （１５）前記メモリセル内の前記厚い絶縁体は、占有的
に前記ビットライン上にあることを特徴とする上記（１
３）に記載の半導体チップ。 （１６）前記厚い絶縁体は、前記ビットラインに中心合
わせされ、前記ビットラインよりも細いことを特徴とす
る上記（１５）に記載の半導体チップ。 （１７）前記厚い絶縁体は厚さを有し、前記積層キャパ
シタは高さを有し、前記高さは前記厚さにほぼ等しいこ
とを特徴とする上記（１３）に記載の半導体チップ。 （１８）前記ビットラインおよび積層キャパシタは、ア
レイの一部であり、前記半導体チップは、さらに、サポ
ート回路を備え、前記サポート回路は、前記ビットライ
ンと共面の相互接続メタライゼーション層を有し、前記
相互接続メタライゼーション層上の前記厚い絶縁体は、
ほぼ一様なチップ・トポロジを与えることを特徴とする
上記（１３）に記載の半導体チップ。 （１９）前記ビットラインおよび前記共面相互接続メタ
ライゼーション層は、これらの間のマスク・アライメン
ト公差間隔変動を有することを特徴とする上記（１８）
に記載の半導体チップ。 （２０）スペーサが、前記ビットラインと前記キャパシ
タとを分離することを特徴とする上記（１１）に記載の
半導体チップ。 （２１）第２の層が、前記ビットラインと前記厚い絶縁
体との間にあり、前記厚い絶縁体は、前記第２の層を実
質的にエッチングすることなくエッチング可能であり、
前記第２の層は、前記ビットラインを実質的にエッチン
グすることなくエッチング可能であることを特徴とする
上記（１１）に記載の半導体チップ。 （２２）前記ビットラインは、前記第２の層に、自己整
合していることを特徴とする上記（２１）に記載の半導
体チップ。 （２３）最小寸法を有するフォトリソグラフィック技術
を用いて作製された半導体チップであって、１対の積層
キャパシタを備え、前記１対の積層キャパシタは、前記
最小寸法よりもかなり小さい距離だけ、互いに分離され
ていることを特徴とする半導体チップ。 （２４）複数のビットラインをさらに備え、前記ビット
ラインは、ビットライン・ピッチを有し、前記分離距離
は、前記ビットライン・ピッチの１／４より小さいこと
を特徴とする上記（２３）に記載の半導体チップ。 （２５）前記積層キャパシタは、前記ビットラインに自
己整合していることを特徴とする上記（２４）に記載の
半導体チップ。 （２６）前記ビットラインおよび積層キャパシタは、ア
レイの一部であり、前記半導体チップは、さらに、サポ
ート回路を備え、前記サポート回路は、前記ビットライ
ンと共面の相互接続メタライゼーション層を有し、前記
相互接続メタライゼーション層上の前記厚い絶縁体は、
ほぼ一様なチップ・トポロジを与えることを特徴とする
上記（２４）に記載の半導体チップ。 （２７）複数の積層キャパシタをさらに備え、第１の前
記複数の積層キャパシタは、前記複数の積層キャパシタ
のうちの隣接する４つの他の積層キャパシタであり、前
記第１の積層キャパシタは、最小寸法よりもかなり小さ
い距離だけ、前記４つの隣接積層キャパシタの各々から
分離されていることを特徴とする上記（２３）に記載の
積層キャパシタ。 （２８）ＤＲＡＭセルの作製方法であって、（ａ）半導
体ウェハを設ける工程と、（ｂ）前記ウェハ上にビット
ラインを画成する工程と、（ｃ）前記ビットラインに自
己整合した積層キャパシタを形成する工程と、を含むこ
とを特徴とする方法。 （２９）前記工程（ｂ）は、 ｂ１）前記ウェハ上に金属の層を付着する工程と、 ｂ２）前記金属の層上に厚い絶縁体を付着する工程と、 ｂ３）前記厚い絶縁体上に、前記ビットラインのマスキ
ング・パターンを設ける工程と、 ｂ４）前記厚い絶縁体をエッチングして、厚い絶縁ペデ
スタル部を形成する工程と、 ｂ５）前記工程（ｂ４）で露出された前記金属の層をエ
ッチングして、前記ビットラインを画成する工程と、を
含むことを特徴とする上記（２８）に記載の方法。 （３０）前記エッチング工程（ｂ５）の後に、前記厚い
絶縁体を等方性エッチングし、前記ビットラインに中心
合わせされた細くて厚い絶縁ペデスタル部を残す工程を
さらに含むことを特徴とする上記（２９）に記載の方
法。 （３１）前記ビットラインと前記厚い絶縁体との間に、
第２の材料層を付着する工程をさらに含み、前記厚い絶
縁体は、前記第２の材料層を実質的にエッチングするこ
となくエッチング可能であり、前記第２の材料層は、前
記ビットラインを実質的にエッチングすることなくエッ
チング可能であることを特徴とする上記（３０）に記載
の方法。 （３２）前記第２の層に自己整合した前記ビットライン
をエッチングする工程をさらに含むことを特徴とする上
記（３１）に記載の方法。 （３３）前記ビットラインおよび積層キャパシタは、ア
レイの一部であり、前記半導体チップは、サポート回路
をさらに備え、前記サポート回路は、前記ビットライン
と共面の相互接続メタライゼーション層を有し、さら
に、前記工程（ｂ２）の後に、前記厚い絶縁体を平坦化
して、前記アレイおよびサポート回路上に、ほぼ一様な
チップ・トポロジを得る工程をさらに含み、前記厚い絶
縁体は、厚さを有し、前記積層キャパシタは、高さを有
し、前記高さは、前記厚さにほぼ等しいことを特徴とす
る上記（２９）に記載の方法。 （３４）前記共面相互接続メタライゼーション層は、前
記ビットライン画成工程（ｂ）とは別のマスキング工程
で画成することを特徴とする上記（３３）に記載の方
法。 （３５）前記工程（ｂ）のビットラインは、側壁を有
し、前記工程（ｂ）は、前記側壁に沿ってスペーサを形
成し、前記ビットラインを前記キャパシタから絶縁する
工程をさらに含むことを特徴とする上記（２８）に記載
の方法。 （３６）ＤＲＡＭチップを作製する方法であって、
（ａ）アレイ部およびサポート部を有する半導体ウェハ
を設ける工程と、（ｂ）前記アレイ部およびサポート部
上に、厚い絶縁体を付着する工程と、（ｃ）前記アレイ
部上の前記厚い絶縁体内に溝をエッチングする工程と、
（ｄ）前記溝内に積層キャパシタを形成する工程とを含
み、前記厚い絶縁体は、厚さを有し、前記積層キャパシ
タは、高さを有し、前記高さは、前記厚さにほぼ等し
い、ことを特徴とする方法。 （３７）前記工程（ｂ）の前に、導電層を付着する工程
をさらに含み、前記工程（ｃ）は、前記アレイ部上の前
記厚い絶縁体内の前記溝に自己整合した前記導電層をエ
ッチングする工程をさらに含むことを特徴とする上記
（３６）に記載の方法。 （３８）ＤＲＡＭチップの作製方法であって、（ａ）半
導体ウェハを設ける工程と、（ｂ）選択的にエッチング
可能な第１の材料を付着する工程と、（ｃ）最小寸法を
有するフォトリソグラフィック技術を用いて、前記第１
の材料上に、選択的にエッチング可能な第２の材料より
なる、エッジを有する島を形成し、前記エッジに沿っ
て、選択的にエッチング可能な第３の材料よりなり、前
記最小フォトリソグラフィック寸法よりも小さい寸法を
有するスペーサを、ノン・フォトリソグラフィックに形
成し、前記島をエッチング除去して、前記スペーサおよ
び前記第１の材料を残す工程と、（ｄ）前記スペーサに
よってマスクされた前記第１の材料内の溝をエッチング
する工程と、（ｅ）前記溝内に積層キャパシタを形成す
る工程とを含み、前記積層キャパシタは、前記スペーサ
の寸法にほぼ等しい寸法だけ、互いに分離している、こ
とを特徴とする方法。
の事項を開示する。 （１）接続部を形成する方法であって、（ａ）導電層を
付着する工程と、（ｂ）少なくとも前記導電層の部分を
パターニングする工程と、（ｃ）前記導電層上に絶縁層
を形成する工程と、（ｄ）少なくとも前記絶縁層および
前記導電層の部分をパターニングする工程と、を含むこ
とを特徴とする方法。 （２）前記導電層は、半導体チップ上にあり、前記半導
体チップは、アレイ部とサポート部とを有し、前記工程
（ｂ）は、前記アレイ部をブロック・マスキングしなが
ら、前記サポート部をパターニングする工程を含むこと
を特徴とする上記（１）に記載の方法。 （３）前記工程（ｄ）は、前記サポート部をブロック・
マスキングしながら、前記アレイ部をパターニングする
工程を含むことを特徴とする上記（２）に記載の方法。 （４）前記アレイ部は、ビットラインを有することを特
徴とする上記（３）に記載の方法。 （５）前記ビットラインに自己整合した積層キャパシタ
を形成する工程をさらに含むことを特徴とする上記
（４）に記載の方法。 （６）前記工程（ｃ）の前記絶縁層は、厚さを有し、前
記積層キャパシタは高さを有し、前記高さは、前記厚さ
にほぼ等しいことを特徴とする上記（５）に記載の方
法。 （７）前記絶縁層は、二酸化シリコンよりなることを特
徴とする上記（１）に記載の方法。 （８）前記工程（ｃ）は、第１の絶縁体を付着し、次
に、第２の絶縁体を付着する工程を含むことを特徴とす
る上記（１）に記載の方法。 （９）前記工程（ｄ）は、前記第２の絶縁体をパターニ
ングし、前記第１の絶縁体をパターニングする工程と、
前記第２の絶縁体を、細くする工程と、前記第１の絶縁
体に自己整合した前記導電層をパターニングする工程
と、を含むことを特徴とする上記（８）に記載の方法。 （１０）前記細くする工程は、等方性エッチング工程で
あり、前記第１の絶縁体は、前記第２の絶縁体を細くす
る工程の際に、実質的にエッチングされない材料である
ことを特徴とする上記（８）に記載の方法。 （１１）積層キャパシタおよびビットラインを有するメ
モリセルを備え、前記積層キャパシタは、前記ビットラ
インに自己整合していることを特徴とする半導体チッ
プ。 （１２）前記積層キャパシタは、高さを有し、前記ビッ
トラインは厚さを有し、前記高さは、前記厚さの少なく
とも５倍であることを特徴とする上記（１１）に記載の
半導体チップ。 （１３）前記ビットライン上に厚い絶縁体を有し、前記
ビットラインは、前記厚い絶縁体に自己整合し、前記積
層キャパシタは、前記厚い絶縁体および前記ビットライ
ンに自己整合していることを特徴とする上記（１１）に
記載の半導体チップ。 （１４）前記厚い絶縁体は、厚さを有し、前記ビットラ
インは厚さを有し、前記厚い絶縁体の厚さは、前記ビッ
トラインの厚さの少なくとも５倍であることを特徴とす
る上記（１１）に記載の半導体チップ。 （１５）前記メモリセル内の前記厚い絶縁体は、占有的
に前記ビットライン上にあることを特徴とする上記（１
３）に記載の半導体チップ。 （１６）前記厚い絶縁体は、前記ビットラインに中心合
わせされ、前記ビットラインよりも細いことを特徴とす
る上記（１５）に記載の半導体チップ。 （１７）前記厚い絶縁体は厚さを有し、前記積層キャパ
シタは高さを有し、前記高さは前記厚さにほぼ等しいこ
とを特徴とする上記（１３）に記載の半導体チップ。 （１８）前記ビットラインおよび積層キャパシタは、ア
レイの一部であり、前記半導体チップは、さらに、サポ
ート回路を備え、前記サポート回路は、前記ビットライ
ンと共面の相互接続メタライゼーション層を有し、前記
相互接続メタライゼーション層上の前記厚い絶縁体は、
ほぼ一様なチップ・トポロジを与えることを特徴とする
上記（１３）に記載の半導体チップ。 （１９）前記ビットラインおよび前記共面相互接続メタ
ライゼーション層は、これらの間のマスク・アライメン
ト公差間隔変動を有することを特徴とする上記（１８）
に記載の半導体チップ。 （２０）スペーサが、前記ビットラインと前記キャパシ
タとを分離することを特徴とする上記（１１）に記載の
半導体チップ。 （２１）第２の層が、前記ビットラインと前記厚い絶縁
体との間にあり、前記厚い絶縁体は、前記第２の層を実
質的にエッチングすることなくエッチング可能であり、
前記第２の層は、前記ビットラインを実質的にエッチン
グすることなくエッチング可能であることを特徴とする
上記（１１）に記載の半導体チップ。 （２２）前記ビットラインは、前記第２の層に、自己整
合していることを特徴とする上記（２１）に記載の半導
体チップ。 （２３）最小寸法を有するフォトリソグラフィック技術
を用いて作製された半導体チップであって、１対の積層
キャパシタを備え、前記１対の積層キャパシタは、前記
最小寸法よりもかなり小さい距離だけ、互いに分離され
ていることを特徴とする半導体チップ。 （２４）複数のビットラインをさらに備え、前記ビット
ラインは、ビットライン・ピッチを有し、前記分離距離
は、前記ビットライン・ピッチの１／４より小さいこと
を特徴とする上記（２３）に記載の半導体チップ。 （２５）前記積層キャパシタは、前記ビットラインに自
己整合していることを特徴とする上記（２４）に記載の
半導体チップ。 （２６）前記ビットラインおよび積層キャパシタは、ア
レイの一部であり、前記半導体チップは、さらに、サポ
ート回路を備え、前記サポート回路は、前記ビットライ
ンと共面の相互接続メタライゼーション層を有し、前記
相互接続メタライゼーション層上の前記厚い絶縁体は、
ほぼ一様なチップ・トポロジを与えることを特徴とする
上記（２４）に記載の半導体チップ。 （２７）複数の積層キャパシタをさらに備え、第１の前
記複数の積層キャパシタは、前記複数の積層キャパシタ
のうちの隣接する４つの他の積層キャパシタであり、前
記第１の積層キャパシタは、最小寸法よりもかなり小さ
い距離だけ、前記４つの隣接積層キャパシタの各々から
分離されていることを特徴とする上記（２３）に記載の
積層キャパシタ。 （２８）ＤＲＡＭセルの作製方法であって、（ａ）半導
体ウェハを設ける工程と、（ｂ）前記ウェハ上にビット
ラインを画成する工程と、（ｃ）前記ビットラインに自
己整合した積層キャパシタを形成する工程と、を含むこ
とを特徴とする方法。 （２９）前記工程（ｂ）は、 ｂ１）前記ウェハ上に金属の層を付着する工程と、 ｂ２）前記金属の層上に厚い絶縁体を付着する工程と、 ｂ３）前記厚い絶縁体上に、前記ビットラインのマスキ
ング・パターンを設ける工程と、 ｂ４）前記厚い絶縁体をエッチングして、厚い絶縁ペデ
スタル部を形成する工程と、 ｂ５）前記工程（ｂ４）で露出された前記金属の層をエ
ッチングして、前記ビットラインを画成する工程と、を
含むことを特徴とする上記（２８）に記載の方法。 （３０）前記エッチング工程（ｂ５）の後に、前記厚い
絶縁体を等方性エッチングし、前記ビットラインに中心
合わせされた細くて厚い絶縁ペデスタル部を残す工程を
さらに含むことを特徴とする上記（２９）に記載の方
法。 （３１）前記ビットラインと前記厚い絶縁体との間に、
第２の材料層を付着する工程をさらに含み、前記厚い絶
縁体は、前記第２の材料層を実質的にエッチングするこ
となくエッチング可能であり、前記第２の材料層は、前
記ビットラインを実質的にエッチングすることなくエッ
チング可能であることを特徴とする上記（３０）に記載
の方法。 （３２）前記第２の層に自己整合した前記ビットライン
をエッチングする工程をさらに含むことを特徴とする上
記（３１）に記載の方法。 （３３）前記ビットラインおよび積層キャパシタは、ア
レイの一部であり、前記半導体チップは、サポート回路
をさらに備え、前記サポート回路は、前記ビットライン
と共面の相互接続メタライゼーション層を有し、さら
に、前記工程（ｂ２）の後に、前記厚い絶縁体を平坦化
して、前記アレイおよびサポート回路上に、ほぼ一様な
チップ・トポロジを得る工程をさらに含み、前記厚い絶
縁体は、厚さを有し、前記積層キャパシタは、高さを有
し、前記高さは、前記厚さにほぼ等しいことを特徴とす
る上記（２９）に記載の方法。 （３４）前記共面相互接続メタライゼーション層は、前
記ビットライン画成工程（ｂ）とは別のマスキング工程
で画成することを特徴とする上記（３３）に記載の方
法。 （３５）前記工程（ｂ）のビットラインは、側壁を有
し、前記工程（ｂ）は、前記側壁に沿ってスペーサを形
成し、前記ビットラインを前記キャパシタから絶縁する
工程をさらに含むことを特徴とする上記（２８）に記載
の方法。 （３６）ＤＲＡＭチップを作製する方法であって、
（ａ）アレイ部およびサポート部を有する半導体ウェハ
を設ける工程と、（ｂ）前記アレイ部およびサポート部
上に、厚い絶縁体を付着する工程と、（ｃ）前記アレイ
部上の前記厚い絶縁体内に溝をエッチングする工程と、
（ｄ）前記溝内に積層キャパシタを形成する工程とを含
み、前記厚い絶縁体は、厚さを有し、前記積層キャパシ
タは、高さを有し、前記高さは、前記厚さにほぼ等し
い、ことを特徴とする方法。 （３７）前記工程（ｂ）の前に、導電層を付着する工程
をさらに含み、前記工程（ｃ）は、前記アレイ部上の前
記厚い絶縁体内の前記溝に自己整合した前記導電層をエ
ッチングする工程をさらに含むことを特徴とする上記
（３６）に記載の方法。 （３８）ＤＲＡＭチップの作製方法であって、（ａ）半
導体ウェハを設ける工程と、（ｂ）選択的にエッチング
可能な第１の材料を付着する工程と、（ｃ）最小寸法を
有するフォトリソグラフィック技術を用いて、前記第１
の材料上に、選択的にエッチング可能な第２の材料より
なる、エッジを有する島を形成し、前記エッジに沿っ
て、選択的にエッチング可能な第３の材料よりなり、前
記最小フォトリソグラフィック寸法よりも小さい寸法を
有するスペーサを、ノン・フォトリソグラフィックに形
成し、前記島をエッチング除去して、前記スペーサおよ
び前記第１の材料を残す工程と、（ｄ）前記スペーサに
よってマスクされた前記第１の材料内の溝をエッチング
する工程と、（ｅ）前記溝内に積層キャパシタを形成す
る工程とを含み、前記積層キャパシタは、前記スペーサ
の寸法にほぼ等しい寸法だけ、互いに分離している、こ
とを特徴とする方法。
【図１】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図２】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図３】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図４】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図５】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図６】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図７】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図８】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバ
イスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバ
イスの断面図である。
【図９】アレイおよびサポート・デバイスと、本発明の
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
積層キャパシタを作製する一連のプロセス工程を示す断
面図であり、図１６に示すチップのアレイ部の上面図に
示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デ
バイスの断面図である。
【図１０】アレイおよびサポート・デバイスと、本発明
の積層キャパシタを作製する一連のプロセス工程を示す
断面図であり、図１６に示すチップのアレイ部の上面図
に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・
デバイスの断面図である。
の積層キャパシタを作製する一連のプロセス工程を示す
断面図であり、図１６に示すチップのアレイ部の上面図
に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・
デバイスの断面図である。
【図１１】アレイおよびサポート・デバイスと、本発明
の積層キャパシタを作製する一連のプロセス工程を示す
断面図であり、図１６に示すチップのアレイ部の上面図
に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・
デバイスの断面図である。
の積層キャパシタを作製する一連のプロセス工程を示す
断面図であり、図１６に示すチップのアレイ部の上面図
に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・
デバイスの断面図である。
【図１２】ビットライン上に延びるより大きな積層キャ
パシタを有する本発明の改善バージョンを作製するため
に、図４，図５，図６に用いられるプロセス工程に代わ
るプロセス工程のシーケンスを示す断面図である。
パシタを有する本発明の改善バージョンを作製するため
に、図４，図５，図６に用いられるプロセス工程に代わ
るプロセス工程のシーケンスを示す断面図である。
【図１３】ビットライン上に延びるより大きな積層キャ
パシタを有する本発明の改善バージョンを作製するため
に、図４，図５，図６に用いられるプロセス工程に代わ
るプロセス工程のシーケンスを示す断面図である。
パシタを有する本発明の改善バージョンを作製するため
に、図４，図５，図６に用いられるプロセス工程に代わ
るプロセス工程のシーケンスを示す断面図である。
【図１４】ビットライン上に延びるより大きな積層キャ
パシタを有する本発明の改善バージョンを作製するため
に、図４，図５，図６に用いられるプロセス工程に代わ
るプロセス工程のシーケンスを示す断面図である。
パシタを有する本発明の改善バージョンを作製するため
に、図４，図５，図６に用いられるプロセス工程に代わ
るプロセス工程のシーケンスを示す断面図である。
【図１５】図８で説明されるプロセスでの工程における
本発明のチップのアレイ部のレイアウトの上面図であ
り、積層キャパシタの互いの分離を画成するスペーサの
配置を示している。
本発明のチップのアレイ部のレイアウトの上面図であ
り、積層キャパシタの互いの分離を画成するスペーサの
配置を示している。
【図１６】本発明のチップのアレイ部のレイアウトの上
面図であり、ビットラインに自己整合され、最小のフォ
トリソグラフィック寸法より小さい距離だけ、ビットラ
インに平行な方向に互いに分離された積層キャパシタの
配置を示している。
面図であり、ビットラインに自己整合され、最小のフォ
トリソグラフィック寸法より小さい距離だけ、ビットラ
インに平行な方向に互いに分離された積層キャパシタの
配置を示している。
【図１７】積層キャパシタがビットライン上に延び、積
層キャパシタが最小のフォトリソグラフィック寸法より
小さい距離だけ、ワードラインに平行な方向に互いに分
離された、本発明のチップの改善バージョンのアレイ部
のレイアウトの上面図である。
層キャパシタが最小のフォトリソグラフィック寸法より
小さい距離だけ、ワードラインに平行な方向に互いに分
離された、本発明のチップの改善バージョンのアレイ部
のレイアウトの上面図である。
２０ 基板 ２２Ａ，２２Ｂ トレンチ分離領域 ２４ ゲート酸化物層 ２６ ワードライン ２８ 絶縁キャップ ３０Ａ，３０Ｂ スペーサ ３２Ａ，３２Ｂ 拡散領域 ３４ パシベーション層 ３６ 絶縁層 ３８，４０ スタッド ４２ 区別層 ４４ マスク ５０ ビットライン導体 ５０ａ ビットライン ５０Ｓ 相互接続部 ５２ サポート領域 ５４ マスク ５４′ ブロック・マスク部 ５６ アレイ領域 ５８ 絶縁層 ６０ マスク ６０Ｓ ブロック・マスク部 ６２ 凹部 ６４ ビットライン絶縁体 ６４′ スペーサ絶縁体層 ７０ スペース ７４ 凹部 ８０ 絶縁体 ８４ ｎ+ ポリシリコン層 ８４ａ ｎ+ ポリシリコン・マンドレル部 ８６ 窒化シリコン層 ８８ 島 ９０ エッジ ９２ 窒化物スペーサ １００ ｐ+ ポリシリコンの薄層 １０２ レジスト １７０ スペーサ １０４ キャパシタ誘電体 １０６ プレート層 １０８ 積層キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーター・ウェリング・カーンタ アメリカ合衆国 05446 バーモント州 コルチェスター グランド ビュー ロー ド 56 (72)発明者 ブライアン・ジョン・マチェスニー アメリカ合衆国 05401 バーモント州 バーリントン イーサン アレン パーク ウェイ 429
Claims (21)
- 【請求項１】接続部を形成する方法であって、 （ａ）導電層を付着する工程と、 （ｂ）少なくとも前記導電層の部分をパターニングする
工程と、 （ｃ）前記導電層上に絶縁層を形成する工程と、 （ｄ）少なくとも前記絶縁層および前記導電層の部分を
パターニングする工程と、を含むことを特徴とする方
法。 - 【請求項２】前記導電層は、半導体チップ上にあり、前
記半導体チップは、アレイ部とサポート部とを有し、前
記工程（ｂ）は、前記アレイ部をブロック・マスキング
しながら、前記サポート部をパターニングする工程を含
むことを特徴とする請求項１記載の方法。 - 【請求項３】前記工程（ｄ）は、前記サポート部をブロ
ック・マスキングしながら、前記アレイ部をパターニン
グする工程を含むことを特徴とする請求項２記載の方
法。 - 【請求項４】前記アレイ部は、ビットラインを有し、前
記ビットラインに自己整合した積層キャパシタを形成す
る工程をさらに含むことを特徴とする請求項３記載の方
法。 - 【請求項５】前記工程（ｃ）の前記絶縁層は、厚さを有
し、前記積層キャパシタは高さを有し、前記高さは、前
記厚さにほぼ等しいことを特徴とする請求項４記載の方
法。 - 【請求項６】前記工程（ｃ）は、第１の絶縁体を付着
し、次に、第２の絶縁体を付着する工程を含み、 前記工程（ｄ）は、 前記第２の絶縁体をパターニングし、前記第１の絶縁体
をパターニングする工程と、 前記第２の絶縁体を、細くする工程と、 前記第１の絶縁体に自己整合した前記導電層をパターニ
ングする工程と、を含むことを特徴とする請求項１記載
の方法。 - 【請求項７】前記細くする工程は、等方性エッチング工
程であり、前記第１の絶縁体は、前記第２の絶縁体を細
くする工程の際に、実質的にエッチングされない材料で
あることを特徴とする請求項６記載の方法。 - 【請求項８】積層キャパシタおよびビットラインを有す
るメモリセルを備え、前記積層キャパシタは、前記ビッ
トラインに自己整合していることを特徴とする半導体チ
ップ。 - 【請求項９】前記ビットライン上に厚い絶縁体を有し、
前記ビットラインは、前記厚い絶縁体に自己整合し、前
記積層キャパシタは、前記厚い絶縁体および前記ビット
ラインに自己整合していることを特徴とする請求項８記
載の半導体チップ。 - 【請求項１０】前記厚い絶縁体は、厚さを有し、前記ビ
ットラインは厚さを有し、前記厚い絶縁体の厚さは、前
記ビットラインの厚さの少なくとも５倍であることを特
徴とする請求項８記載の半導体チップ。 - 【請求項１１】前記ビットラインおよび積層キャパシタ
は、アレイの一部であり、前記半導体チップは、さら
に、サポート回路を備え、前記サポート回路は、前記ビ
ットラインと共面の相互接続メタライゼーション層を有
し、前記相互接続メタライゼーション層上の前記厚い絶
縁体は、ほぼ一様なチップ・トポロジを与えることを特
徴とする請求項１３記載の半導体チップ。 - 【請求項１２】最小寸法を有するフォトリソグラフィッ
ク技術を用いて作製された半導体チップであって、１対
の積層キャパシタを備え、前記１対の積層キャパシタ
は、前記最小寸法よりもかなり小さい距離だけ、互いに
分離されていることを特徴とする半導体チップ。 - 【請求項１３】複数のビットラインをさらに備え、前記
ビットラインは、ビットライン・ピッチを有し、前記分
離距離は、前記ビットライン・ピッチの１／４より小さ
く、 前記積層キャパシタは、前記ビットラインに自己整合し
ていることを特徴とする請求項１２記載の半導体チッ
プ。 - 【請求項１４】前記ビットラインおよび積層キャパシタ
は、アレイの一部であり、前記半導体チップは、さら
に、サポート回路を備え、前記サポート回路は、前記ビ
ットラインと共面の相互接続メタライゼーション層を有
し、前記相互接続メタライゼーション層上の前記厚い絶
縁体は、ほぼ一様なチップ・トポロジを与えることを特
徴とする請求項１３記載の半導体チップ。 - 【請求項１５】ＤＲＡＭセルの作製方法であって、 （ａ）半導体ウェハを設ける工程と、 （ｂ）前記ウェハ上にビットラインを画成する工程と、 （ｃ）前記ビットラインに自己整合した積層キャパシタ
を形成する工程と、を含むことを特徴とする方法。 - 【請求項１６】前記工程（ｂ）は、 ｂ１）前記ウェハ上に金属の層を付着する工程と、 ｂ２）前記金属の層上に厚い絶縁体を付着する工程と、 ｂ３）前記厚い絶縁体上に、前記ビットラインのマスキ
ング・パターンを設ける工程と、 ｂ４）前記厚い絶縁体をエッチングして、厚い絶縁ペデ
スタル部を形成する工程と、 ｂ５）前記工程（ｂ４）で露出された前記金属の層をエ
ッチングして、前記ビットラインを画成する工程と、を
含むことを特徴とする請求項１５記載の方法。 - 【請求項１７】前記エッチング工程（ｂ５）の後に、前
記厚い絶縁体を等方性エッチングし、前記ビットライン
に中心合わせされた細くて厚い絶縁ペデスタル部を残す
工程をさらに含むことを特徴とする請求項１６記載の方
法。 - 【請求項１８】前記ビットラインと前記厚い絶縁体との
間に、第２の材料層を付着する工程をさらに含み、前記
厚い絶縁体は、前記第２の材料層を実質的にエッチング
することなくエッチング可能であり、前記第２の材料層
は、前記ビットラインを実質的にエッチングすることな
くエッチング可能であることを特徴とする請求項１７記
載の方法。 - 【請求項１９】ＤＲＡＭチップを作製する方法であっ
て、 （ａ）アレイ部およびサポート部を有する半導体ウェハ
を設ける工程と、 （ｂ）前記アレイ部およびサポート部上に、厚い絶縁体
を付着する工程と、 （ｃ）前記アレイ部上の前記厚い絶縁体内に溝をエッチ
ングする工程と、 （ｄ）前記溝内に積層キャパシタを形成する工程とを含
み、前記厚い絶縁体は、厚さを有し、前記積層キャパシ
タは、高さを有し、前記高さは、前記厚さにほぼ等し
い、ことを特徴とする方法。 - 【請求項２０】前記工程（ｂ）の前に、導電層を付着す
る工程をさらに含み、前記工程（ｃ）は、前記アレイ部
上の前記厚い絶縁体内の前記溝に自己整合した前記導電
層をエッチングする工程をさらに含むことを特徴とする
請求項１９記載の方法。 - 【請求項２１】ＤＲＡＭチップの作製方法であって、 （ａ）半導体ウェハを設ける工程と、 （ｂ）選択的にエッチング可能な第１の材料を付着する
工程と、 （ｃ）最小寸法を有するフォトリソグラフィック技術を
用いて、前記第１の材料上に、選択的にエッチング可能
な第２の材料よりなる、エッジを有する島を形成し、前
記エッジに沿って、選択的にエッチング可能な第３の材
料よりなり、前記最小フォトリソグラフィック寸法より
も小さい寸法を有するスペーサを、ノン・フォトリソグ
ラフィックに形成し、前記島をエッチング除去して、前
記スペーサおよび前記第１の材料を残す工程と、 （ｄ）前記スペーサによってマスクされた前記第１の材
料内の溝をエッチングする工程と、 （ｅ）前記溝内に積層キャパシタを形成する工程とを含
み、前記積層キャパシタは、前記スペーサの寸法にほぼ
等しい寸法だけ、互いに分離している、ことを特徴とす
る方法。
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|---|---|---|---|
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|---|---|
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