KR100368628B1 - 비트라인에 자기 정렬된 스택형 캐패시터를 가지는 반도체 칩 및 제조 방법 - Google Patents

비트라인에 자기 정렬된 스택형 캐패시터를 가지는 반도체 칩 및 제조 방법 Download PDF

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Abstract

본 발명의 균일한 토폴로지를 갖는 반도체 칩은 비트라인과 자기정렬되어 있는 스택형 캐패시터를 갖는 메모리 셀을 포함한다. 비트라인과 칩의 지원회로들상의 상호접속 와이어링상에 있는 두꺼운 절연체는 균일한 토폴로지를 제공하며 캐패시터와 비트라인이 자기정렬되도록 하는 작용을 한다. 비트라인들과 지원 회로 상호접속 와이어링은 둘다 동일한 수준의 금속으로 형성되지만 별도의 마스킹 단계에서 패터닝된다. 스택형 캐패시터들은 제조에 이용되는 포토리소그래피적 시스템의 최소 치수보다 더 작게 서로 이격되어 있다.

Description

반도체 칩 및 다이나믹 랜덤 액세스 메모리 제조 방법{DRAM CELL WITH STACKED CAPACITOR SELF-ALIGNED TO BITLINE}
본 발명은 전반적으로 집적 회로 칩에 사용되는 스택형 캐패시터(stacked capacitor)에 관한 것이다. 보다 상세히 설명하면, 본 발명은 DRAM 셀 구조 및 아래에 놓인 비트라인에 대해 자기정렬적으로(self aligned) 스택형 캐패시터를 제조하는 방법에 관한 것이다.
고밀도 DRAM 셀의 전하(charge) 저장용으로서 스택형 캐패시터(stacked capacitor)가 널리 사용되고 있다. 스택형 캐패시터의 한 유형으로서, 폴리실리콘 스터드를 규정(define)하여 유전체로 코팅한 다음 이 유전체를 폴리실리콘 층으로 부합적(conformal)으로 코팅한 스터드 스택형 캐패시터가 있다. 다른 스택형 캐패시터들은 다수의 평면 층(planar layer)들이나 산화물(oxide)에 의해 분리되어 있는 수직 원주형 폴리실리콘(vertical cylinder of polysilicon)들을 갖는다. 스택형 캐패시터들은 DRAM 셀용으로서 장점도 있지만 몇가지 문제점이 있다. 첫째, 캐패시터 플레이트(capacitor plate)와 노드 확산부(node diffusion)간의 오버레이 부정합(overlay mismatch)으로 인해 높은 접촉 저항(contact resistance)이 발생될 수 있다는 문제가 있다. 둘째, 스택형 캐패시터들은 어레이 영역에서 매우 고르지 못한 토폴로지(topography)를 가지므로 포토리소그래피와 같은 다음의 프로세싱 단계들이 어렵게 되는 문제를 초래하게 된다. 셋째, 스택형 캐패시터를 감싸고 있는 두꺼운 산화물로 인하여 비트라인과 비트라인 확산부간의 접촉이 어렵게 된다. 넷째, 아래의 구조물에 대한 스택형 캐패시터의 포토리소그래피적인 오정렬(misalignment)으로 인해 스택형 캐패시터의 칩마다 크기 및 용량의 변동이 초래된다. 다섯째, 스택형 캐패시터의 수직 치수는 그로 인한 토폴로지의 허용 정도에 의해 제한되며, 스택형 캐패시터의 평탄한 영역은 셀의 크기에 의해 제한된다. 마지막으로 스택형 캐패시터들은 노드와 비트라인을 접촉시키기 위한 마스크를추가해야 할 필요가 있다.
따라서, 캐패시터 플레이트와 노드 확산부간의 오버레이를 개선하고, 캐패시터 플레이트와 비트라인간의 오버레이를 개선하며, 비트라인과 노드 확산부들간의 접촉을 단순화하고, 완만한 토폴로지를 유지하면서 수직 방향으로 더 연장하며, 셀들간의 용량의 변동을 더 작게 하고, 셀 영역을 더 잘 사용할 수 있도록 하되, 마스크를 추가하지 않고 이 모든 것을 달성할 수 있는 보다 나은 해결책이 요구된다. 이러한 해결책이 본 발명에 의해 제공된다.
따라서, 본 발명의 목적은 비트라인에 대해 자기정렬되어 있는 DRAM 셀 스택형 캐패시터를 제공하는 것이다.
본 발명의 다른 목적은 후속하는 와이어링 레벨들을 처리하는 단계를 손쉽게 하기 위해 칩의 어레이 및 지원 회로들내에 균일한 토폴로지를 갖는 DRAM 칩을 제공하는 것이다.
본 발명의 다른 목적은 거의 모든 셀 영역을 점유하는 스택형 캐패시터를 제공하는 것이다.
본 발명의 특징은 단일 레벨로 금속화된 부분을 별도의 마스킹 단계로 패터닝하는 것이다.
본 발명의 잇점은 스택형 캐패시터가, 본 제조 프로세스에 사용되는 포토리소그래피적 시스템의 최소 치수보다 실질적으로 작은 치수를 가지는 격리부에 의해 점유되는 것을 제외하고는 셀의 모든 영역을 실질적으로 점유할 수 있다는 것이다.
본 발명의 이러저러한 목적들, 특징들 및 잇점들은 전도 층을 침착하는 단계, 이 전도 층의 적어도 일부를 패터닝하는 단계, 이 전도 층상에 절연 층을 형성하는 단계, 이 절연 층 및 전도 층의 적어도 일부를 패터닝하는 단계들을 포함하는 커넥터 제조 방법에 의해 달성된다.
본 발명의 다른 특징은 DRAM 셀 구조에 비트라인에 대해 자기정렬되어 있는 스택형 캐패시터가 포함된다는데 있다.
도 1 내지 도 7, 도 8a, 도 9 내지 도 10, 도 11a는 본 발명의 어레이 및 지원 장치들과 스택형 캐패시터들을 제조하기 위한 일련의 프로세스 단계들을 도시하는 도면으로서, 어레이 장치의 단면은 도 11b에 도시하는 칩의 어레이부에 대한 평면도에 나타나 있는 라인 A, B, C, …, J를 따라 취해진 것이고, 지원 장치의 단면은 이와 동일한 부분에 대해 취해진 도면,
도 4a, 도 5a, 도 6a은 비트라인을 지나 연장하는 더 큰 스택형 캐패시터를 구비함으로써 본 발명을 개선한 것으로서, 이 개선된 발명을 도시하기 위해 도4, 도 5, 도 6을 대신하는 일련의 프로세스 단계들을 도시하는 단면도,
도 8b는 도 8a에 예시되어 있는 프로세스의 단계에서 있어서 본 발명에 따른 칩의 어레이부 배치에 대한 평면도로서, 스택형 캐패시터들을 서로 분리 규정하는 스페이서들의 위치를 도시하는 도면,
도 11b는 본 발명에 따른 칩의 어레이부 배치에 대한 평면도로서, 비트라인들에 대해 자기정렬되어 있고 최소 포토리소그래피적 치수보다 작은 거리만큼 비트라인에 대해 평행한 방향으로 서로 이격되어 있는 스택형 캐패시터들의 위치를 도시하는 도면,
도 11c는 본 발명에 따른 칩을 개선한 경우의 어레이부 배치에 대한 평면도로서, 스택형 캐패시터들이 비트라인을 지나 연장하고 최소 포토리소그래피적 치수보다 더 작은 거리만큼 워드라인에 평행한 방향으로 서로 이격되어 있는 것을 도시하는 도면
도면의 주요 부분에 대한 부호의 설명
20 : 기판 22A, 22B : 얕은 트렌치 격리 영역
24 : 게이트 산화물 층 26 : 워드 라인
28 : 캡 30A, 30B : 스페이서
32A, 32B : 확산 영역 34 : 패시베이션 층
36 : 절연 층 38, 40 : 스터드
42 : 스터드 차별 층 50 : 블랭킷 비트라인 전도체 층
50a : 비트라인 50s : 상호접속부
58 : 두꺼운 절연체 62 : 비트라인 스터드 홈
64 : 비트라인 절연체 100 : p+ 폴리실리콘 층
104 : 캐패시터 유전체 108a : 스택형 캐패시터
본 발명은 스택형 캐패시터 플레이트와 노드 확산부간의 오버레이를 개선하고, 토폴로지를 완만하게 하며, 마스크를 추가하지 않으면서 비트라인과 노드 확산부간의 접촉을 간단화한다. 본 발명은 데브로쓰(Debrosse)등의 미국 특허 출원 제 08/540,387호에 기술되어 있는 프로세스를 이용하여 접점을 위해 노드 스터드가 개방될 때 비트라인 스터드에는 절연이 유지되도록 보장한다. 본 발명은 비트라인들에 대해 자기정렬되어 있는 스택형 캐패시터들을 제공하고 어레이 영역과 지원 영역 위에 균일한 토폴로지를 갖는 구조물을 제공함으로써 상기 특허 출원에 개시된 프로세스 이상의 잇점을 제공한다.
"상(on)" 및 "보다 높은(higher)"과 같은 용어들은 칩의 평평한 반도체 표면 이나 웨이퍼에 대하여 그 구조가 취하는 실제적인 배향(orientation)와는 상관없이 사용되고 있다. 중간에 들어 있는 층들이 있는 경우에도 한 층은 다른 층상에 있다고 표현한다.
본 출원에 사용되고 있는 구문에 있어서, 캐패시터가 비트라인과"자기정렬(self-aligned)"되어 있다는 것은 한 번의 마스킹 단계에 의해 그 둘을 모두 제조하였다는 뜻이다. 캐패시터의 에지는 비트라인의 에지에 의해 규정될 수 있다. 다른 방법으로, 캐패시터와 비트라인이 둘다 동일한 포토리소그래피적인 에지에 의해 규정될 수 있다. 캐패시터나 비트라인이 원래는 포노리소그래피적인 에지로부터 유도된, 스페이서 에지와 같은 에지에 의해 규정될 수 있음이 이해되어야 한다. 핵심이 되는 것은 두 개의 구조물들을 만들기 위해 별도의 포토리소그래피적인 단계들을 사용하지 않는다는 것이다. 두 구조물들은 한 번의 마스킹 단계로부터 얻어지는 위치에 형성된다. 따라서 이 두 개의 구조물들 간에는 마스크 정렬 허용 공간(mask alignment tolerance spacing)이 없다. 스페이서 이외에도, 에칭, 횡방향 주입 산재(lateral implant straggle), 확산과 같은 프로세스들과 다른 프로세스 단계들에 의해 당연히 두 개의 구조물이 실제 정렬로부터 벗어날 수도 있지만 이 경우에도 그 위치들이 공통의 마스크 에지로부터 얻어지는 것 뿐이지 별도의 마스크에 의해 결정된 것은 아니기 때문에 여전히 공통의 원래 포토리소그래피적 마스크 에지에 대해 "자기정렬"되어 있고 서로 "자기정렬"되어 있다고 한다.
도 1은 본 발명에 따른 스택형 캐패시터 셀을 제조하기 전에, 칩의 어레이 및 지원 영역(array and supports resion)들내에 트랜지스터들을 제조하고 이 트랜지스터들에 대한 스터드 커넥터(stud connector)들을 제조하는 프로세스 단계들을 도시하는 단면도이다. 본 프로세스는 여기서 참고문헌으로 인용되고 있는 데브로쓰 등의 미국 특허 출원 제 08/540,387호에 기술되어 있는 것과 유사하다.
기판(20)은 실리콘(silicon), 게르마늄(germanium), 또는 갈륨아세나이드(gallium arsenide)와 같은 반도체로 이루어져 있다. 제 1 단계에서, 제 1 에칭 트렌치(first etching trench)에 의하여 얕은 트렌치 격리(shallow trench isolation;STI) 영역들(22A, 22B)을 기판(20)내의 바람직한 지역에 마련한다. 이어서 CVD-침착 실리콘 이산화물(CVD-deposited silicon dioxide)와 같은 절연 재료로 STI 영역을 채워 평탄화(planarize)한다.
STI의 세부사항에 관한 정보는 당 기술분야에서 쉽게 입수할 수 있으며, 예를 들면 비. 데이버리(B. Davari) 등이 1988년, IEDM 88 Technical Digest, Cat. No. 88 CH2528-8, p. 92-95에 기재한 논문에서도 알 수 있다. 또한, 당 기술 분야에서 잘 알려진 LOCOS 격리 방식을 포함한 다른 종래의 격리 방식들이 스택형 캐패시터 셀의 베이스에 사용될 수 있다.
다음에 기판(20)을 열산화(thermal oxidation)시켜 게이트 산화물 층(24)을 형성한다. 게이트 산화물 층(24)의 두께는 약 50 내지 약 200Å의 범위내에 있는 것이 전형적이다.
게이트 산화물(24)를 형성한 다음, 약 2500Å 두께의 블랭킷 폴리실리콘 층(blanket layer of polysilicon)과 1000Å 두께의 블랭킷 실리콘 질화물 층(blaket layer of silicon nitride)을 침착하여 제각기 워드 라인(word line)(26) 및 절연 캡(insulating cap)(28)을 형성한다. 또는, 낮은 전기 저항을 갖도록 워드라인(26)을 텅스텐이나 몰리브덴(molybdenum)과 같은 내열성 금속(refractory metal)으로 형성할 수도 있다. 또한, 예를 들면 몰리브덴, 탄탈(tantalum), 또는 텅스텐 디실리사이드(tungsten disilicide)에 실리콘과 같은다른 재료를 섞은 내열성 금속 합금으로 저(low) 저항 층을 형성할 수 있다. 워드 라인(26)용으로 쓰이는 블랭킷 층들은 기상 증착법(chemical vapor deposition;CVD), 저온-CVD, 플라즈마-보강 CVD(PECVD), 증착(evaporation) 등과 같은 임의의 종래 기법에 의해 형성될 수 있다. 워드 라인 스택의 전도 부분과 마찬가지로, 질화물 캡 층(nytride cap layer)(28)도 CVD와 같은 프로세스를 이용하여 노출된 모든 표면을 덮는 블랭킷 층으로서 침착되는 것이 유리하다. 이어서 캡 및 워드 라인 층들을 마스크하여 에칭함으로써 각각의 워드라인(26)들을 적당한 형태로 만든다.
이러한 에칭 단계에 의해 워드라인(26, 28)상에 캡을 형성한 후, 블랭킷 실리콘 질화물 층(blanket layer of silicon nitride)을 약 500 내지 약 1000Å의 두께로 침착한다. RIE 기법으로 방향성 에칭(directional etch)하여 수평 표면상의 실리콘 질화물은 모두 제거하고 워드라인(26)들의 측벽들을 따라 스페이서(30A, 30B)들을 남긴다. 이렇게 함으로써, 절연 캡 층(28)과 스페이서(30A, 30B)들에 의해 이하 기술될 비트라인 스터드 및 캐패시터 스터드와 같은 다른 전도 영역으로부터 워드라인(26)들이 절연된다.
다음으로, 확산 영역들(32A, 32B)을 형성한다. 확산 영역들(32A, 32B)은 통상적인 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 소스 및 드레인으로서 작용하며, 얇은 산화물 층(24)상에 위치되어 있는 워드라인(26) 부분이 게이트로서 작용한다. 확산 영역들(32A, 32B)의 제조 기법은 당 기술 분야에서 잘 알려져 있으며, 이온 주입법(ion implantation)을 포함한다.
이어서 패시베이션 층(34)을 도포한다. 패시베이션 층(34)은 바람직하게는 실리콘 질화물과 같은 재료로 비교적 얇게, 예를 들면 약 500 내지 약 1000Å의 두께가 되도록 형성한다. 패시베이션 층(34)은 스페이서들(30A, 30B)과 워드 라인(26)의 캡(28)들 및 인접해 있는 확산부들(32A, 32B)의 모든 표면을 포함하는 전체 표면을 코팅한다. 패시베이션 층(34)은 이온 물질이 게이트 산화물 영역들과 STI 산화물 영역에 침투하지 못하도록 차단하여 후속의 프로세싱 단계동안 에칭 차단층(etch stop)로써 작용한다. 질화물 패시베이션 층(34)을 도포하는 데에는 CVD와 같은 표준 방법들이 사용된다.
이어서 실리콘 이산화물과 같은 재료로 두꺼운 절연 층(36)을 CVD 또는 저온 CVD와 같은 종래의 기법에 의해 침착한다. 이어서, 절연층(36)을 화학기계적 폴리싱 기법(chemical-mechanical polishing;CMP)으로 평탄화한다. CMP는 미국 특허 제 5,292,689호, 제 5,234,868호, 제 4,944,836호, 제 4,910,155호에 기술되어 있으며, 이 모두는 여기서 참고문헌으로 인용되어 있다. 평탄화됨에 따라, 층(36)의 두께는 약 3000 내지 약 15,000Å의 범위로 되며, 부분적으로는 STC 셀의 설계 크기에 의존하는 한편 후속 단계에서 형성될 기판(20)과 비트라인 간의 용량 결합을 줄이는 데 필요한 간격에 의존하게 된다.
다음 단계에서, 마스크를 사용하여 두꺼운 절연 영역(36)을 관통하는 두 개의 비아를 형성하는데, 이 비아들은 종래의 에칭 프로시저에 의해 확산 영역(32A, 32B) 상의 질화물 패시베이션 층(34)의 깊이 까지 연장된다. 이어서 노출된 질화물 패시베이션 층(34)을 특정 시간 동안 표준 방향성 에칭(standard directionaletch)함으로써 제거한다. 패시베이션 층(34)을 침착 및 방향성 에칭하면 캡(28)의 노출된 부분들은 약간 얇게 되는 반면 스페이서(30A, 30B)들은 다소 두꺼워질 수 있다. 마스크를 제거한 후, 두 확산부들(32A, 32B)에 일제히 접촉될 수 있도록 전도 재료를 침착하여 두 비아들을 채운다. 이어서 전도 재료를 두꺼운 절연층(36)과 같은 높이로 평탄화하여 제각기 확산 영역들(32A, 32B)에 접촉하는 스터드들(38, 40)을 만든다. 전도 재료는 대개 도핑된 폴리실리콘이지만, 티타늄(titanium)/티타늄 질화물(titanium nitride)/텅스텐(tunsten)과 같은 내열성 금속(들)이나 금속 합금일 수도 있다. 금속성 스터드와 같은 형상부들을 마련하기 위한 금속화 기법(metallization techniques)들은 당 기술분야에 잘 알려져 있으며, 예를 들면VLSI Technology, 2nd Edition, S.M. Sze, 1988, McGraw-Hill Publishing Company(본 문헌 중 특히 Chapter 9가 이 내용에 관련되어 있지만, Sze 문헌의 전체 내용이 전반적으로 여기에 관련된다)에 기술되어 있다. 금속 증착(metal deposition)은 CVD, 스퍼터링, 증발 등과 같이 알려진 기법에 의해 수행될 수 있다.
스터드들(38, 40)을 어레이 영역(56)과 지원 영역(52)에 모두 형성한다. 이후 단계에서 지원 영역(52)에 있는 두 스터드들에 대해 접점(contact)이 형성된다. 그러나, 지원 영역(52)에 있는 스터드(40)는 단면도에 도시되어 있는 스터드(38)와 다른 평면상에 있기 때문에, 그리고 도 2에서 스터드들(38, 40)의 와이어링 접속(wiring connection)을 도시하는 것을 단순화하기 위해, 지원 영역(52)의 스터드(40)는 보이지 않는다.
스터드들(38, 40)의 치수는 제조되는 STC 셀의 특정 세대에 이용할 수 있는포토리소그래피적 시스템에 의존하게 된다. 각 스터드의 폭은 포토리소그래피적 시스템의 거의 최소 치수로 된다. 스터드들(38, 40)의 높이는 적어도 캡이 덮인 워드라인(26)의 높이만큼은 되어야 한다. 예를 들면, 256 메가비트(megabit) DRAM의 STC 셀에서, 그 폭이 약 2000 내지 약 4000Å의 범위내에 있으면 스터드들(38, 40)의 높이는 약 3000 내지 약 10000Å의 범위내에 있게 된다. 256 메가비트 칩에 있어서 바람직한 치수는 높이가 8000Å이고 폭이 2500Å인 것이다. 스터드들(38, 40)의 상부 표면은 대개 상기한 CMP와 같은 기법으로 평탄화된다.
이어서 스터드 차별 층(stud differentiation layer)(42)을 스터드들(38, 40)과 절연 영역(36)의 노출된 표면 위에 도포한다. 스터드 차별 층(42)은 상기한 256 메가비트 DRAM에 있어서 약 500 내지 1000Å의 두께를 갖는다. 스터드 차별 층(42)은 실리콘 이산화물로 형성되는 것이 전형적이지만, 실리콘 질화물나 실리콘 산화물와 실리콘 질화물의 합성물과 같은 여러가지 다른 재료들로 형성될 수도 있다. 스터드 차별 층(42)은 CVD와 같은 일반적인 기법으로 침착된다.
이어서 도 1에 도시한 바와 같이 스터드 차별 층(42)을 스터드 차별 마스크(stud differentiation mask)(44)로 패터닝한 후 에칭하여, 비트라인 스터드(38)에 대해서 접촉되도록 오픈하고 캐패시터 스터드(40)는 덮혀진 채로 둔다. 이후 형성되는 비트라인(50a)은 스터드 차별 마스크(44) 및 층(42)에 의해 비트라인 스터드(38)에는 접촉하지만 캐패시터 스터드(40)에는 접촉하지 않게 된다. 스터드 차별 층(42)은 비트라인(50a)(도 4 참조)과 캐패시터 스터드(40) 간의 기생 캐패시턴스(parastic capacitance)를 감소시키기에 충분할 정도로 두꺼워야 하지만용이하게 에칭할 수 있는 정도의 두께이어야 한다.
다음 단계에서, 얇은 블랭킷 비트라인 전도체 층(thin blanket layer of bitline conductor)(50)을 도 2에 도시한 바와 같이 침착한다. 비트라인 전도체(50)의 두께는 비트라인간 캐패시턴스(bitline to bitline capacitance)를 최소화할 수 있도록 전형적으로 약 1000Å밖에 안된다. 이것은 내열 금속이나 카나다 특허 제 1,306,072호에 기술되어 있는 바와 같이 티타늄/티타늄 질화물/텅스텐같은 층상 구조;layered structure)로 형성되는 것이 바람직하며, 또는 전자이동에 관한 문제(electromigration concerns)가 생기지 않도록 내열 금속-실리사이드(refractory metal-silicide)로 형성될 수도 있다. 비트라인 전도체(50)는 전도체 혹은 전도체들이 전체 표면에 걸쳐 블랭킷 침착되는 CVD와 같은 기법에 의해 침착된다. 비트라인 금속화부(bitline metallization)(50)는 스터드 차별 층(42)이 오픈되어 있는 곳에서 비트라인 스터드(38)와 접촉한다. 캐패시터 스터드(40)와는 스터드 차별 층(42)에 의해 막혀 있어서 접촉하지 않는다.
다음 단계에서 DRAM 칩의 논리 지원부(logic supports portion)(52)에 사용되는 비트라인 금속화부(50)를 블록 마스크부(block mask portion)(54')를 갖는 마스크(54)로 패터닝한다. 이 단계에서, 도 2에 도시한 바와 같이 칩의 어레이부(56)의 블록 마스크부(54')는 그대로 두어 어레이부(56)에 위치한 비트라인 금속화부(50)가 일부라도 제거되지 않도록 한다.
이후, 도 3에 도시하는 바와 같이, 칩의 어레이 영역내의 블랭킷금속화부(blanket metallization)(50)는 그대로 두고, Cl2+ O2또는 SiF4+O2와 같은 표준 CVD 텅스텐 에칭제(standard CVD tungsten etchant)를 사용해 비트라인 금속화부(50)를 에칭하여 칩의 지원부내에 상호접속부(interconnect)(50S)들을 형성한다. 이어서, 실리콘 이산화물과 같은 재료로 이루어진 절연체(58)를 두껍게 침착하고 화학 기계적 폴리싱으로 평탄화한다. 두꺼운 절연체(58)는 이후 스택형 캐패시터를 형성하는데 필요한 높이를 제공할 수 있는 정도, 전형적으로는 적어도 1㎛의 두께로 침착된다.
다음으로, 블록 마스크부(60S)를 갖는 마스크(60)로 칩의 지원 영역(52)을 완전히 차단하면서 칩의 어레이 영역(56)에 있는 비트라인 금속화부(50)를 규정한다. 이 단계에서, 도 3에 도시한 바와 같이 지원부(52)에 위치한 두꺼운 절연체(58)가 일부라도 제거되지 않도록 칩의 지원부(52)상에 있는 블록 마스크 부분(60S)은 완전히 그대로 둔다. 도 3의 마스크(60)를 사용해 어레이부(56)에 있는 두꺼운 절연체(58)를 방향성 에칭하여, 도 4에 도시하는 바와 같이 비트라인 금속화부(50)에 이르는 두꺼운 절연 축대(insulating pedestal)(58a)를 만든다. 이어서 마스크(60)를 제거한다. 다음으로, 아래에 놓인 실리콘 이산화물 층(42)을 손상시키지 않는, Cl2+ O2또는 SiF4+ O2와 같은 표준 CVD 텅스텐 에칭제를 사용하여 칩의 어레이부(56)에 있는 비트라인(50a)을 계속 방향성 에칭하여 패터닝한다. 노출되어 있는 비트라인 스터드의 모든 부분(38)에 대해 이러한 방향성 에칭을 더 계속함으로써 비트라인 스터드(38)에 홈(recess)(63)을 형성한다.
상기 기술 및 도 5에 도시하는 바와 같이, 두꺼운 절연체(58)와 비트라인(50a)을 패터닝하는 동안, 의도적으로 비트라인 스터드 홈(62)을 형성한다. 바로 이 홈에 본 발명의 특징이 있는 것으로, 이후의 프로세스 단계에서 별도로 마스킹 단계를 추가할 필요없이 캐패시터 스터드(40)가 오픈되어 있는 동안 비트라인 스터드(38)를 절연시킬 수 있는 수단을 제공하게 된다.
홈(62)의 깊이(도 4에 있어서 "Y")는 스터드 차별 층(42)의 두께(도 4에 있어서 "X")보다 더 커야 한다. 이렇게 해야 층(42)과 이후 기술되는 비트라인 스페이서 층(도 5 참조)이 나중에 제거될 때 보호용 절연 층이 홈(62)에 남게 된다. 이렇게 남겨진 절연 층에 의해 후속의 제조 단계들 동안 비트라인 스터드(36)와 그위의 저장 캐패시터 노드간의 바람직하지 못한 접촉이 방지된다. 바람직한 실시예에 있어서, 홈의 깊이는 층(42)의 두께보다 적어도 100% 더 커야 한다.
이어서 비트라인 절연체(64)를 비트라인(50a)의 에지들과 두꺼운 절연 축대(58a)의 측벽들을 포함한 노출된 모든 영역들 상에 도포한다. 비트라인 절연체(64)는 실리콘 이산화물과 같은 재료로 이루어지며, CVD와 같은 종래의 방법에 의해 침착한다. 이것은 앞서 예시된 256Mb DRAM의 예에 있어서는 약 200Å 내지 약 500Å 정도로서 비교적 얇은 것이 보통이다. 홈(62)을 완전히 채우기에 충분한 두께로 침착하는데, 이 경우 필요한 두께는 홈(62)의 최대 가능 폭 Z의 약 1/2이다. 홈(62)의 최대 가능 폭(도 4에 있어서 "Z")은 비트라인 스터드(38)에 마스크(60)가 덮힌 여유(overlay tolerance)에 의해 결정된다. 전형적으로는 최소 포토리소그래피적 치수의 0.5배 미만으로 덮히게 된다. 따라서, 홈(62)을 완전히채우는데 필요한 비트라인 스페이서(64)의 두께는 최소 포토리소그래피적 치수의 0.25배 미만이다. 그러므로, 최소 치수가 약 0.25㎛인 256Mb 칩의 경우에 있어서, Z의 크기는 약 1200Å 미만이며 비트라인 절연체(64)의 두께는 약 600Å 미만으로 된다. 물론, 침착하는 동안 스퍼터 에칭(sputter etching)으로 비트라인 절연체(64)의 필요 두께를 훨씬 감소시킴으로써 홈(62)이 채워지는 것을 거들 수 있다. 침착하는 동안 스퍼터 에칭하면서 갭들을 채우는 것은 당 기술분야에서 잘 알려져 있는 프로세스이다.
이어서 비트라인 절연체(64)를 등방성 에칭(isotropical etching)하여, 도 5에 도시하는 바와 같이 홈(62)을 채우는 절연체 표면(68')을 포함한 모든 표면으로부터 층(68)을 균일하게 제거한다. 홈(62)의 양 옆에 침착되어 있는 층들처럼 홈(62)을 채우는 것은 아무 가치가 없다. 반대로, 등방성 에칭은 홈(62)의 상부 표면에 있는 재료들만을 제거한다. 홈(62)의 원래 깊이 Y가 에칭량(amount etched)보다 훨씬 크다면, 많은 양의 절연체가 비트라인 스터드(38)상에 남게 된다. 즉, 비교적 얇은 비트라인 절연체 층(64)으로도 홈(62)을 충분히 채울 수 있으며, 절연체(64)의 두께는 후속의 등방성 에칭 동안 감소될 수 있지만 두꺼운 절연체 층(64)이 여전히 홈(62)내에 남으므로 비트라인 스터드(38)를 절연할 수 있다.
등방성 에칭으로 절연체(64)의 두께를 감소시켜, 나중에 형성될 스택형 캐패시터용인 두꺼운 절연 축대(58a)들 사이의 간격(70)을 증가시킬 수 있다.
다음 단계에서, 도 6에 도시하는 바와 같이, 비트라인 절연체(64)를 RIE와 같은 적당한 기법으로 방향성(즉, 기판 표면에 대해 수직으로) 에칭하여 스페이서절연체 층(spacer insulator layer)(64')을 수직 표면상에만 남게 하고 수평 표면으로부터는 완전히 제거한다. 홈은 하나의 중요한 예외로서, 여기서는 절연체(64)가 너무 두꺼워 완전히 제거되지 않는다. 이러한 방향성 에칭에 의해 캐패시터 스터드(40)의 상부 표면(72)의 위에 있는 스터드 차별 층(42)의 일부도 역시 오픈된다. 또한 도 6에 도시하는 바와 같이, 캐패시터 스터드(40)와 이웃하고 있는 두꺼운 절연 층(36)의 임의의 노출된 부분도 에칭되어 홈(74)이 생길 수 있다. 두꺼운 절연 층(36), 스터드 차별 층(42), 및 비트라인 절연 층(64, 64')을 모두 동일한 재료, 바람직하게는 실리콘 이산화물로 형성하는 것이 편리하다.
에칭 후 남아 있는 스페이서 절연체(64')는 두 가지 기능을 수행한다. 첫째, 비트라인(50a)의 측벽들을 절연한다. 둘째, 홈(62)을 채워(또는 부분적으로 채워) 아래에 놓인 비트라인 스터드(38)가 상기한 바와 같이 마스크를 씌우지 않고 행하는 에칭 단계에서 오픈되지 않도록 보호하는데, 이렇게 하지 않으면 이후 도포될 저장 캐패시터 노드(storage capacitor node)와 접촉하게 될 것이다.
요약하자면, 홈(62)을 채우기에 충분한 두께로 절연체(64)를 침착한 후, 이를 에칭하여 그 두께를 얇게 함으로써, 절연체(64')가 두꺼운 절연 축대(58a)와 비트라인(50a)들의 측벽들에 얇게 코팅될 수 있고, 홈(62)내에는 노드 스터드(40)에 대해 접점이 오픈되는 동시에 비트라인 스터드(38)에 대해서도 접점이 오픈되는 것을 실질적으로 방지할 수 있는 정도의 두께로 절연체(64R)가 남게 된다. 이렇게 함으로써 마스킹 단계를 추가하지 않고도 이들 두 접점을 차별화한다.
본 프로세스는 노드 캐패시터용인 두꺼운 절연 축대(58a)들 사이에 간격(70)을 두는데, 이 간격은 포토리소그래피적 시스템의 최소 치수보다 대략 스페이서(64') 두 개 정도만큼 작다(비트라인 크기와 비트라인 간격을 절충할 수 있는 노출(exposure) 및 현상(develop) 단계에서 발생하는 경사는 무시함). 256 Mb 셀에 있어서, 최소 포토리소그래피적 치수가 대략 0.25㎛이고 스페이서(64')들이 대략 500Å의 두께를 가지므로 스택형 캐패시터의 폭은 대략 1500Å이 된다. 1 Gb 셀에 있어서, 최소 포토리소그래피적 치수는 약 0.17㎛ 이다. 스페이서들이 대략 500Å의 폭을 가지면, 스택형 캐패시터의 폭으로는 대략 700Å만이 이용가능하게 된다. 1 Gb 셀의 스페이서 치수는 대략 300Å 또는 그 보다 작은 값을 갖는 것으로 예상되므로, 이 경우 스택형 캐패시터폭으로는 적어도 약 1100Å이 이용가능하게 된다.
본 프로세스의 개선방안이 아래에 기술되어 있으며, 여기서는 두꺼운 절연 축대(58a)들을 좁혀 노드 캐패시터의 간격(70)을 현저하게 확장시킨다.
이 개선된 프로세스에 있어서는, 도 4a, 5a, 6a에 도시하는 바와 같이, 실리콘 질화물나 알루미나(alumina)와 같은 블랭킷 절연체 층(80)을 비트라인(50)과 두꺼운 산화물(58) 사이에 침착한다. 도 4a에 도시한 바와 같이, 어레이에서 두꺼운 산화물(58)와 절연체(80)가 에칭된 후, 비트라인 금속화부(50)에 대해 에칭이 진행되어 비트라인(50a)이 규정되기 전에, 두꺼운 절연 축대(58a)를 등방성 에칭하여 점선으로 표시되어 있는 바와 같이 폭이 좁고 두꺼운 산화물 축대(58b)들을 형성한다. 절연체(80)는 이 에칭에 의해 실질적으로 영향을 받지 않는 재료로 선택되므로 절연체(80)에 의해 덮혀진 비트라인(50a)들이 남게 된다. 이제 도 4, 5, 6의 프로세스를 반복한다. 비트라인(50)들을 방향성 에칭하는데, 에칭 시간은 절연체(80)에 따라 결정되는 것으로서, 도 5a에 도시한 바와 같이, 홈(62)들이 상기한 바와 같이 형성될 때까지 에칭한다. 도 5a에 도시한 바와 같이, 층(64)을 침착하고 등방성 에칭한다. 이어서, 도 6a에 도시한 바와 같이, 층(64)을 방향성 에칭하여 비트라인(50a)의 측벽들과 절연 축대(58b)들에 스페이서(64')를 형성한다. 다시, 노드 접촉 스터드(40)에 대한 접촉이 오픈되는 반면에 비트라인 스터드(38)에 있는 홈(62)에는 절연체가 남아 있도록 한다. 본 실시예는 스택형 캐패시터용으로 이용가능한 간격(170)이 도 6의 실시예에서 이용가능한 간격(70)의 거의 두배가 된다는 잇점이 있다.
이제, 스택형 캐패시터의 이후 구성을 위해 매우 바람직한 중간 구조가 마련되었다. 어레이에서와 같은 복잡한 프로세스 단계들이나 구조에 의하지 않고도 지원 영역내에서 로컬 접속들이 제대로 마련되었다. 여러 엘리먼트들을 적당히 격리하면서 비트라인 스터드(38)들과 캐패시터 스터드(40)들과 마찬가지로 워드라인(26)들과 비트라인(50a)들을 제대로 마련하였다. 비트라인(50a)과 비트라인 스터드(38)가 스페이서(64')에 의해서, 또한 절연체(64R)로 채워진 또는 부분적으로 채워진 자기정렬되어 있는 홈(62)에 의해서 보호되는 동안 비트라인(50a)과 비트라인 스터드(38)간에는 접촉이 이루어진다. 캐패시터 스터드(40)가 노출됨으로써 결과적으로 그 위의 저장 노드 캐패시터와 접속하게 된다. 저장 노드 캐패시터들은 두꺼운 절연 축대(58a(도 6 참조) 또는 58b(도 6a 참조))들 사이에 위치되었으며, 일단 이렇게 캐패시터들을 배치하면 실질적으로 평탄한 표면을 갖는 구조가마련되게 된다. 더욱이, 도 6a에 도시한 바와 같이, 두꺼운 절연 축대(58a)들의 치수들을 실질적으로 두꺼운 절연 축대(58b)들의 스페이서정도(spacer-like)의 치수들로 줄임으로써 노드 캐패시터의 치수들을 사실상 셀의 전체 크기로 증가시킬 수 있다. 이렇게 함으로써, 마스킹 단계나 통상적이 아닌 프로세스 단계들을 추가하지 않고도 소기의 목적을 달성할 수 있다.
다음 단계에서, 도 7 내지 도 12에 도시하는 바와 같이, 스택형 캐패시터를 도 6의 구멍(opening)(또는 등가적으로 도 6a의 구멍(170))에 형성한다. 우선, 도 7에 도시한 바와 같이, n+ 도핑형 폴리실리콘(84)과 같이 선택적 에칭이 가능한 재료 층을 CVD와 같은 프로세스에 의해 어레이(56)내의 모든 구멍들을 채우기에 충분한 두께로 부합적으로 침착한다. 따라서 n+ 폴리실리콘 층(84)은 최소한 4000Å정도의 두께를 갖는다. 이어서, n+ 폴리실리콘 층(84)을 화학기계적으로 폴리싱하여 두꺼운 절연체(58) 및 두꺼운 절연 축대(58a)들과 같은 높이로 만든다.
이어서, 도 8a에 도시하는 바와 같이, 얇은 블랭킷 CVD 실리콘 질화물 층(thin blanket CVD silicon nitride layer)(86)을 약 500Å의 두께로 침착한다. 이어서 블랭킷 CVD 산화물 층을 약 2500Å의 두께로 침착한 후, 이 층에 레지스트(resist)로 마스크를 씌워 질화물 층(86)에 이를 때까지 에칭하여, 도 8a의 단면도와 도 8b의 평면도에 도시한 바와 같이, 에지(90)를 갖는 산화물 섬(oxide island)(88)들을 간격을 두고 형성한다. 이어서 다른 얇은 실리콘 질화물 층을 약 500 내지 1000Å의 두께로 부합적으로 침착한다. 이 질화물는, 섬(88)의 상부 표면에 있는 질화물 층을 제거하되 산화물 섬(88)의 에지 옆을 따라 질화물스페이서(92)들은 남도록 하는데 걸리는 시간만큼 방향성 에칭된다. 또한, 에칭을 제어하여 대부분의 블랭킷 질화물 층(86)은 건드리지 않도록 하는데, 이것은 8 인치 웨이퍼의 수직 방향에 있어서의 에칭 균일도가 보통 대략 10% 이내이기 때문에 달성가능하다. 물론, 질화물 층들의 두께들을 조절하여 질화물 층(86)이 충분한 두께로 남도록 보장할 수 있다. 이어서 산화물 섬(88) 자체를 완충처리된(buffered) HF로 에칭함으로써 질화물 스페이서(92)들만이 남게 되며, 두꺼운 산화물(58)는 질화물 층(86)에 의해 보호된다. 이어서, 다시 방향성 에칭하여 질화물(86)의 모든 수평 부분들을 제거하되, 도 9에 도시한 바와 같이, 스페이서(92)들은 그대로 둔다. 질화물 스페이서(92)들은 워드라인(26)들에 대해 평행한 방향으로 개별적인 스택형 캐패시터들을 분리한다.
다음 단계에서, 도 10에 도시한 바와 같이, n+ 폴리실리콘(84)을 질화물 스페이서(92)만으로 마스킹한 채 HBr+He+O2또는 Cl2+HBr+He+O2와 같은 표준 에칭제로 방향성 에칭함으로써 스페이서-폭의 n+ 폴리실리콘 축(spacer-width n+ polysilicon mandrel)(84a)을 남긴다. 이어서 얇은 p+ 폴리실리콘 층(100)을 CVD로 침착한다. 이어서 레지스트(102)를 도포하여 남아 있는 모든 틈들을 매운다. 이어서 플라즈마를 사용해 다시 레지스트(102)를 대략 두꺼운 절연체(58, 58a)의 표면까지 에칭하여 산화물(58, 58a)와 스페이서(92)상의 p+ 폴리실리콘(100)을 노출시킨다. 이어서 p+ 폴리실리콘(100)을 등방성 에칭하여 두꺼운 절연체(58, 58a)의 표면보다 아래로 옴폭하게 한다. 이어서 질화물 스페이서(92)들과 레지스터(102)를제거한다.
이어서, 도 11a에 도시하는 바와 같이, n+ 폴리실리콘 축(n+ polysilicon mandrel)(94)을 고온(hot) H3PO4와 같은 에칭제로 습식 에칭하여 제거하는데, 이 에칭 처리는 얇은 p+ 폴리실리콘 층(100)이나 산화물 영역(58)에는 영향을 주지 않는다. H3PO4를 사용하여 n+ 도핑 실리콘을 선택적으로 에칭하는 것은 알 에프 바솔로메(R. F Bartholomew) 등이 "Hole Opening in Polysilicon by Selective Doping and Removal Technique"라는 명칭으로 IBM Technical Disclosure Bulletin, May, 1981, pages 5346-5347에 게재한 논문에 기술되어 있다. 이어서 얇은 p+ 폴리실리콘 층(100)의 노출된 표면을 캐패시터 유전체(104)로서 사용하기 위해 산화 또는 질화시킨다. 이어서 p+ 폴리실리콘 플레이트 층(106)을 침착한다. 이어서 플레이트 층(106)을 평탄화하고, 어레이 영역 위에 마스크를 씌워 그 이외의 영역을 에칭함으로써 DRAM 셀의 스택형 캐패시터(108)를 완성한다. 스택형 캐패시터(108)는 두꺼운 절연 축대(58a)의 두께 T와 거의 동일한 높이 H를 갖는다는 것을 알 수 있다. 또한 스택형 캐패시터(108a)는 스페이서(92)의 폭 V 및 n+ 폴리실리콘 축(84a)의 폭 V와 대략 같은 거리 V만큼 이격되어 있다. 논-포토리소그래피적 프로세스에 의해 형성되는 스페이서(92)는 다른 구조들을 제조하는데 사용되는 시스템의 최소 포토리소그래피적 치수보다 실질적으로 작은 폭을 가지므로 캐패시터들 간의 간격도 역시 이 최소 포토리소그래피적 치수보다 실질적으로 더 작다.
도 11b에 있어서, 비트라인 스터드(38)는 영역(38a)을 갖는데 여기서스터드(38)는 워드라인(26)들 사이의 비트라인 확산부(32A)의 윗면과 접촉하게 된다. 비트라인 스터드(38)는 또한 영역(38b)을 가지며 여기서 스터드(38)는 비트라인(50a)의 아래면과 접촉하게 된다. 비트라인 스터드(38)는 또한 영역(38c)을 가지는데 여기에 비트라인 스터드(38)내의 옴폭한 부분(62)이 위치해 있으며 비트라인 스터드(38)가 비트라인(50a)을 지나 연장한다. 마찬가지로, 스택형 캐패시터 스터드(40)는 영역(40a)을 가지며 여기서 스터드(40)가 워드라인(26)들 사이의 노드 확산부(32B)에 접촉하게 된다. 스택형 캐패시터 스터드(40)는 또한 영역(40b)을 가지며 여기서 스터드(40)는 스택형 캐패시터(108)와 접촉하게 된다. 스택형 캐패시터 스터드(38)는 또한 영역(40c)을 가지며 여기서 스터드(40)는 비트라인(50a)의 아래에 있으면서 스터드 차별 층(42)에 의해 그로부터 절연된다.
도 11a는 도 11b에 도시된 셀 배치의 평면도의 불규칙적인 경로 A, B, C, …, J를 따라 본 단면도이다. 도 1 내지 11a의 단면도는 가능한한 많은 형상부들을 한 도면내에 도시할 수 있도록 이 불규칙적인 경로를 따라 도시한 것이다. 이 단면도를 명확하게 설명하기 위해 평면도의 A, B, C, …, J에 대응하는 지점들을 단면도에도 역시 표시하고 있다. 워드라인들(26), 비트라인들(50a), 비트라인 스페이서들(64'), 비트라인 접점 스터드들(38), 스택형 캐패시터 스터드들(40) 및 스택형 캐패시터들(108)이 모두 이 평면도에 도시되어 있다.
도 11c는 도 4a, 5a, 6a에 기술된 셀을 보충하는 평면도로서, 여기서는 캐패시터들이 상당히 더 크게 되어 있는데 이는 캐패시터들이 비트라인들을 지나 연장하며 이 비트라인들에 대한 포토리소그래피적 최소 치수보다 작은 거리 W'만큼 서로 이격되어 있기 때문이다. 반면, 도 11b에서 스택형 캐패시터(108)들은 비트라인(50a)과 두 개의 스페이서(64')들의 폭을 합한 것으로서 포토리소그래피적 최소 치수보다 더 큰 거리 W만큼 서로 이격되어 있음을 알 수 있다.
본 발명은 몇몇 실시예와 그 변형예들로 상세히 기술되어 있고 첨부한 도면에서 예시되어 있지만, 본 발명의 범주를 벗어나지 않는 여러 변형이 더 가능함은 물론이다. 예를 들면, 당 기술분야에서 알려져 있는 광범위한 절연체 및 전도체가 여러 층들의 재료로서 사용될 수 있다. 상기 발명의 상세한 설명에 의해 본 발명의 범주를 첨부된 청구범위보다 더 좁게 하려는 의도는 전혀 없다. 여기서 주어진 예들은 단지 예시를 위한 것이지 어떤 배제를 염두에 둔 것은 아니다.
본 발명은 비트라인에 대해 자기정렬되어 있는 DRAM 셀 스택형 캐패시터를 제공하며, 후속하는 와이어링 레벨들을 처리하는 단계를 손쉽게 하기 위해 칩의 어레이 및 지원 회로들내에 균일한 토폴로지를 갖는 DRAM 칩을 제공하고, 거의 모든 셀 영역을 점유하는 스택형 캐패시터를 제공한다. 따라서 스택형 캐패시터가, 본 제조 프로세스에 사용되는 포토리소그래피적 시스템의 최소 치수보다 실질적으로 작은 치수를 가지는 격리부에 의해 점유되는 것을 제외하고는 셀의 모든 영역을 실질적으로 점유할 수 있다.

Claims (19)

  1. 스택형 캐패시터와 비트라인의 일부(a portion of a bitline)를 구비하는 메모리 셀(a memory cell)을 포함하는 반도체 칩으로서, 상기 스택형 캐패시터는 플레이트(a plate)를 포함하며, 상기 플레이트 전체는 상기 비트라인과 자기 정렬되어 있고, 상기 플레이트와 상기 비트라인 사이에는 어떠한 마스크 정렬 허용오차(do mask dlignment tolerance)가 존재하지 않는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 스택형 캐패시터는 소정의 높이를 가지고 상기 비트라인은 소정의 두께를 가지되 상기 높이는 상기 두께의 적어도 5 배가 되는 반도체 칩.
  3. 제 1 항에 있어서,
    상기 비트라인상에 두꺼운 절연체를 더 포함하며, 상기 비트라인은 상기 두꺼운 절연체에 대해 자기정렬되어 있고, 상기 스택형 커패시터는 상기 두꺼운 절연체 및 상기 비트라인에 대해 자기정렬되어 있는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 두꺼운 절연체와 상기 비트라인은 제각기 소정의 두께를 가지되, 상기 두꺼운 절연체의 두께는 상기 비트라인의 두께보다 적어도 5 배인 반도체 칩.
  5. 제 3 항에 있어서,
    상기 메모리 셀내의 상기 두꺼운 절연체는 상기 비트라인상에 배타적으로 존재하는 반도체 칩.
  6. 제 5 항에 있어서,
    상기 두꺼운 절연체는 상기 비트라인의 가운데에 위치하며 상기 비트라인보다 폭이 더 좁은 반도체 칩.
  7. 제 3 항에 있어서,
    상기 두꺼운 절연체는 소정의 두께를 가지고 상기 스택형 캐패시터는 소정의 높이를 가지되, 상기 높이는 상기 두께와 거의 동일한 반도체 칩.
  8. 제 3 항에 있어서,
    상기 비트라인과 스택형 캐패시터는 어레이의 일부이며, 상기 칩은 지원 회로들을 더 포함하되, 상기 지원 회로들은 상기 비트라인과 같은 높이인 상호접속 금속화 층(interconnect metallization layer)을 포함하고, 상기 상호접속 금속화 층상의 상기 두꺼운 절연 층이 실질적으로 균일한 칩 토폴로지를 제공하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 비트라인과 상기 같은 높이의 상호접속 금속화 층의 사이에는 마스크 정렬의 변동이 가능한 공간(mask aligment tolerance spacing variation)이 있는 반도체 칩.
  10. 제 1 항에 있어서,
    스페이서에 의해 상기 비트라인과 상기 캐패시터를 분리하는 반도체 칩.
  11. 제 1 항에 있어서,
    상기 비트라인과 상기 두꺼운 절연체 사이에 제 2 층을 두되, 상기 두꺼운 절연체는 상기 제 2 층을 실질적으로 에칭하지 않으면서 에칭가능하고 상기 제 2 층은 상기 비트라인을 실질적으로 에칭하지 않으면서 에칭가능한 반도체 칩.
  12. 제 11 항에 있어서,
    상기 비트라인은 상기 제 2 층에 대해 자기정렬되어 있는 반도체 칩.
  13. 제 3 항에 있어서,
    상기 플레이트는 상기 두꺼운 절연체 위로 연장되지 않는 반도체 칩.
  14. 제 3 항에 있어서,
    상기 플레이트는 제 1 스터드(a first stud)에 대한 접점(a contact)을 포함하는 반도체 칩.
  15. 제 14 항에 있어서,
    상기 접점은 상기 비트라인에 자기정렬되어 있는 반도체 칩.
  16. 제 1 항에 있어서,
    상기 비트라인은 제 2 스터드에 대한 접점을 포함하는 반도체 칩.
  17. 제 16 항에 있어서,
    상기 접점은 상기 비트라인에 자기 정렬되어 있는 반도체 칩.
  18. 제 16 항에 있어서,
    상기 제 2 스터드는 상기 비트라인에 자기 정렬된 에지(an edge)를 구비하는 반도체 칩.
  19. 제 16 항에 있어서,
    상기 에지에 인접한 상기 제 2 스터드내의 홈(a recess)을 더 포함하는 반도체 칩.
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