JPH1068755A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH1068755A JPH1068755A JP8245672A JP24567296A JPH1068755A JP H1068755 A JPH1068755 A JP H1068755A JP 8245672 A JP8245672 A JP 8245672A JP 24567296 A JP24567296 A JP 24567296A JP H1068755 A JPH1068755 A JP H1068755A
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- supply voltage
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Abstract
(57)【要約】
【課題】 被測定ＩＣに供給する電源電圧の変化のスピ
ードを容易に細かく設定できるＩＣ試験装置を提供す
る。 【解決手段】 加算器８の出力を取り込んだレジスタ７
の内容をプログラマブル・カウンタ５からのタイミング
を可変できるクロックにより加算器８に取り込み、加算
器８で変化量レジスタ３にＣＰＵ１により設定された電
源電圧の変化量とを加算して被測定ＩＣに供給する電源
電圧を出力し、ディジタル／アナログ変換器１０でアナ
ログの電源電圧に変化して被測定ＩＣに供給し、クロッ
クの速さと変化量の比を変えることにより、電源電圧の
変化のスピードを自在に変える。
ードを容易に細かく設定できるＩＣ試験装置を提供す
る。 【解決手段】 加算器８の出力を取り込んだレジスタ７
の内容をプログラマブル・カウンタ５からのタイミング
を可変できるクロックにより加算器８に取り込み、加算
器８で変化量レジスタ３にＣＰＵ１により設定された電
源電圧の変化量とを加算して被測定ＩＣに供給する電源
電圧を出力し、ディジタル／アナログ変換器１０でアナ
ログの電源電圧に変化して被測定ＩＣに供給し、クロッ
クの速さと変化量の比を変えることにより、電源電圧の
変化のスピードを自在に変える。
Description
【０００１】
【発明の属する技術分野】この発明は、被測定集積回路
（以下、ＩＣという）が良品か不良品かを判定するため
に被測定ＩＣに電源電圧変化させて印加する加算器の出
力発生のタイミングを変えて、電源電圧の変化スピード
を変えるようにしたＩＣ試験装置に関する。
（以下、ＩＣという）が良品か不良品かを判定するため
に被測定ＩＣに電源電圧変化させて印加する加算器の出
力発生のタイミングを変えて、電源電圧の変化スピード
を変えるようにしたＩＣ試験装置に関する。
【０００２】
【従来の技術】従来より例えば、ＲＡＭ（ランダム・ア
クセス・メモリ）内蔵のマイクロコンピュータのような
測定対象となる被測定ＩＣをＩＣ試験装置により良品か
不良品かの試験を行う場合に、被測定ＩＣに印加する電
源電圧が図３に示すように時間に対して「Ｖ」字形に変
化させて印加しも、マイクロコンピュータに内蔵されて
るＲＡＭの記憶内容が消失されずに保持しているか否か
を試験する項目がある。このような試験を行うに際し
て、被測定ＩＣに対して従来は図４に示すようなＩＣ試
験装置を用いて図３に示すような電源電圧を被測定ＩＣ
に印加するようにしている。
クセス・メモリ）内蔵のマイクロコンピュータのような
測定対象となる被測定ＩＣをＩＣ試験装置により良品か
不良品かの試験を行う場合に、被測定ＩＣに印加する電
源電圧が図３に示すように時間に対して「Ｖ」字形に変
化させて印加しも、マイクロコンピュータに内蔵されて
るＲＡＭの記憶内容が消失されずに保持しているか否か
を試験する項目がある。このような試験を行うに際し
て、被測定ＩＣに対して従来は図４に示すようなＩＣ試
験装置を用いて図３に示すような電源電圧を被測定ＩＣ
に印加するようにしている。
【０００３】この図４において、中央演算処理装置（以
下、ＣＰＵという）２１からあらかじめプログラムによ
って、被測定ＩＣに印加するための指定された電源電圧
値がディジタル／アナログ変換器（以下、ＤＡＣとい
う）２２に出力するようにしている。ＤＡＣ２２の出力
はアンプ２３で増幅されて図示しない被測定ＩＣに印加
するようにしている。
下、ＣＰＵという）２１からあらかじめプログラムによ
って、被測定ＩＣに印加するための指定された電源電圧
値がディジタル／アナログ変換器（以下、ＤＡＣとい
う）２２に出力するようにしている。ＤＡＣ２２の出力
はアンプ２３で増幅されて図示しない被測定ＩＣに印加
するようにしている。
【０００４】すなわち、プログラムによって指定された
電源電圧値はＣＰＵ２１からＤＡＣ２２へ送られること
により、ＤＡＣ２２からアナログに変換された電源電圧
値がアンプ２３で増幅して被測定ＩＣに印加される。
電源電圧値はＣＰＵ２１からＤＡＣ２２へ送られること
により、ＤＡＣ２２からアナログに変換された電源電圧
値がアンプ２３で増幅して被測定ＩＣに印加される。
【０００５】この印加電圧を前述のように、図３に示す
ように連続的にＤＡＣ２２の出力値を変化させる場合に
は、ＣＰＵ２１のメモリに格納されているプログラム中
に随時、印加電源電圧値を変化させるような記述をし、
ＤＡＣ２２へ電源電圧値を送り、このＤＡＣ２２から出
力させるようにしている。
ように連続的にＤＡＣ２２の出力値を変化させる場合に
は、ＣＰＵ２１のメモリに格納されているプログラム中
に随時、印加電源電圧値を変化させるような記述をし、
ＤＡＣ２２へ電源電圧値を送り、このＤＡＣ２２から出
力させるようにしている。
【０００６】
【発明が解決しようとする課題】しかし、従来のＩＣ試
験装置では、図３のように連続的にＤＡＣ２２の出力値
を変化させる場合、ＣＰＵ２１のＲＡＭに格納されてい
るプログラム中に電源電圧値が随時変化するような記述
を入れて、ＤＡＣ２２へ電源電圧値を出力しなけらばな
らない。
験装置では、図３のように連続的にＤＡＣ２２の出力値
を変化させる場合、ＣＰＵ２１のＲＡＭに格納されてい
るプログラム中に電源電圧値が随時変化するような記述
を入れて、ＤＡＣ２２へ電源電圧値を出力しなけらばな
らない。
【０００７】したがって、電源電圧値は変化できてもＣ
ＰＵ２１の設定された動作サイクルでしか変化できない
ため、そのスピード（図３のグラフ線の傾き）を細か
く、正確に変えることは困難である。すなわち、テスト
時間が長くなるという課題がある。
ＰＵ２１の設定された動作サイクルでしか変化できない
ため、そのスピード（図３のグラフ線の傾き）を細か
く、正確に変えることは困難である。すなわち、テスト
時間が長くなるという課題がある。
【０００８】例えば、被測定ＩＣとして上述のようにＲ
ＡＭ内蔵のマイクロコンピュータなどを測定する場合、
このマイクロコンピュータに電源電圧を図３のように変
化させても、マイクロコンピュータのＲＡＭに記憶され
ている情報が失われずに保持されているかを試験する場
合、テスト時間を短縮させたくてもＣＰＵ２１の設定さ
れた動作サイクルより速く電源電圧値を変化させること
ができないため、時間がかかってしまう。
ＡＭ内蔵のマイクロコンピュータなどを測定する場合、
このマイクロコンピュータに電源電圧を図３のように変
化させても、マイクロコンピュータのＲＡＭに記憶され
ている情報が失われずに保持されているかを試験する場
合、テスト時間を短縮させたくてもＣＰＵ２１の設定さ
れた動作サイクルより速く電源電圧値を変化させること
ができないため、時間がかかってしまう。
【０００９】
【課題を解決するための手段】上記従来の課題を解決す
るために、この発明のＩＣ試験装置は、所定のタイミン
グのクロックを出力するプログラマブル・カウンタ５
と、このプログラマブル・カウンタ５のクロックのタイ
ミングでレジスタ７から読み出された被測定集積回路に
供給する電源電圧と中央演算処理装置１によりプログラ
ムされた変化量とを加算して被測定集積回路へ測定用の
新たな電源電圧を出力し、かつ前記レジスタ７へこの新
たな電源電圧を出力させる加算器８と、を備えることを
特徴とする。
るために、この発明のＩＣ試験装置は、所定のタイミン
グのクロックを出力するプログラマブル・カウンタ５
と、このプログラマブル・カウンタ５のクロックのタイ
ミングでレジスタ７から読み出された被測定集積回路に
供給する電源電圧と中央演算処理装置１によりプログラ
ムされた変化量とを加算して被測定集積回路へ測定用の
新たな電源電圧を出力し、かつ前記レジスタ７へこの新
たな電源電圧を出力させる加算器８と、を備えることを
特徴とする。
【００１０】
【発明の実施の形態】この発明のＩＣ試験装置によれ
ば、加算器８の出力をレジスタ７に保持された被測定集
積回路へ供給する電源電圧はプログラマブル・カウンタ
５から出力されるクロックのタイミングで出力されて加
算器８に入力し、加算器８でこのレジスタ７の出力と中
央演算処理装置１で設定された電源電圧の変化量とを加
算して、被測定ＩＣに印加する電源電圧を出力し、この
電源電圧の変化のスピードは、クロックの速さと変化量
の比に依存し、これらを変えて、以降前記加算を繰り返
すことにより、被測定ＩＣに印加する電源電圧の変化の
スピードを自在に可変させることができる。
ば、加算器８の出力をレジスタ７に保持された被測定集
積回路へ供給する電源電圧はプログラマブル・カウンタ
５から出力されるクロックのタイミングで出力されて加
算器８に入力し、加算器８でこのレジスタ７の出力と中
央演算処理装置１で設定された電源電圧の変化量とを加
算して、被測定ＩＣに印加する電源電圧を出力し、この
電源電圧の変化のスピードは、クロックの速さと変化量
の比に依存し、これらを変えて、以降前記加算を繰り返
すことにより、被測定ＩＣに印加する電源電圧の変化の
スピードを自在に可変させることができる。
【００１１】次に、この発明のＩＣ試験装置の実施の形
態について図面に基づき説明する。図１は、この発明の
一実施の形態の構成を示すブロック図である。図１にお
いて、ＣＰＵ１はＲＡＭ内蔵のマイクロコンピュータな
どの被測定ＩＣの試験を行うために印加する電源電圧の
初期値を初期値レジスタ２への設定、この電源電圧の変
化量を変化量レジスタ３への設定、電源電圧の上限値／
下限値を上限値／下限値レジスタ４への設定などを行う
とともに、プログラム・カウンタ５の制御、アップ／ダ
ウン制御回路６の制御などを行うようになっている。
態について図面に基づき説明する。図１は、この発明の
一実施の形態の構成を示すブロック図である。図１にお
いて、ＣＰＵ１はＲＡＭ内蔵のマイクロコンピュータな
どの被測定ＩＣの試験を行うために印加する電源電圧の
初期値を初期値レジスタ２への設定、この電源電圧の変
化量を変化量レジスタ３への設定、電源電圧の上限値／
下限値を上限値／下限値レジスタ４への設定などを行う
とともに、プログラム・カウンタ５の制御、アップ／ダ
ウン制御回路６の制御などを行うようになっている。
【００１２】プログラム・カウンタ５には、発振器１２
の出力信号が入力されるようになっており、この発振器
１２の出力信号に基づくタイミングをＣＰＵ１によりプ
ログラミングされたタイミングで任意に可変され、その
可変されたタイミングのクロックをレジスタ７に出力す
るようになっている。
の出力信号が入力されるようになっており、この発振器
１２の出力信号に基づくタイミングをＣＰＵ１によりプ
ログラミングされたタイミングで任意に可変され、その
可変されたタイミングのクロックをレジスタ７に出力す
るようになっている。
【００１３】レジスタ７には、被測定ＩＣの試験開始時
に、前記初期値レジスタ２からの初期値が入力されるよ
うになっており、また、後述する加算器８の出力もこの
レジスタ７に入力されるようになっている。レジスタ７
に保持された内容、すなわち、前記初期値と加算器８の
出力はプログラマブル・カウンタ５から出力されるクロ
ックのタイミングで読み出されて、加算器８に入力され
るようになっている。
に、前記初期値レジスタ２からの初期値が入力されるよ
うになっており、また、後述する加算器８の出力もこの
レジスタ７に入力されるようになっている。レジスタ７
に保持された内容、すなわち、前記初期値と加算器８の
出力はプログラマブル・カウンタ５から出力されるクロ
ックのタイミングで読み出されて、加算器８に入力され
るようになっている。
【００１４】加算器８には、このレジスタ７の出力と変
化量レジスタ３に設定された電源電圧の変化量とが入力
され、この両者を加算して、ＤＡＣ１０、レジスタ７お
よびコンパレータ９に出力されるようになっている。
化量レジスタ３に設定された電源電圧の変化量とが入力
され、この両者を加算して、ＤＡＣ１０、レジスタ７お
よびコンパレータ９に出力されるようになっている。
【００１５】コンパレータ９には、ＣＰＵ１により上限
値／下限値レジスタ４に設定されている上限値／下限値
も入力されるようになっており、コンパレータ９は加算
器８の出力、すなわち、電源電圧と上限値または下限値
とを比較して、その比較の結果、加算器８の出力が上限
値または下限値に達している場合には、コンパレータ９
からプログラマブル・カウンタ５に出力して、このプロ
グラマブル・カウンタ５からレジスタ７へのクロックの
出力を停止させるようになっている。
値／下限値レジスタ４に設定されている上限値／下限値
も入力されるようになっており、コンパレータ９は加算
器８の出力、すなわち、電源電圧と上限値または下限値
とを比較して、その比較の結果、加算器８の出力が上限
値または下限値に達している場合には、コンパレータ９
からプログラマブル・カウンタ５に出力して、このプロ
グラマブル・カウンタ５からレジスタ７へのクロックの
出力を停止させるようになっている。
【００１６】また、加算器８の出力が上限値または下限
値に達した後に、さらに反転して加算器８の出力を上昇
または下降させる場合には、ＣＰＵ１により、アップ／
ダウン制御回路６を制御して、アップ／ダウン制御回路
６から加算器８に出力し、加算器８に対して、加算また
は減算に切り換えるようにしている。
値に達した後に、さらに反転して加算器８の出力を上昇
または下降させる場合には、ＣＰＵ１により、アップ／
ダウン制御回路６を制御して、アップ／ダウン制御回路
６から加算器８に出力し、加算器８に対して、加算また
は減算に切り換えるようにしている。
【００１７】加算器８の出力が入力されるＤＡＣ１０
は、この加算器８の出力をアナログの電源電圧に変換し
てアンプ１１に出力するようになっている。アンプ１１
はこの電源電圧を電圧増幅して、被測定ＩＣに電源電圧
を供給するようになっている。
は、この加算器８の出力をアナログの電源電圧に変換し
てアンプ１１に出力するようになっている。アンプ１１
はこの電源電圧を電圧増幅して、被測定ＩＣに電源電圧
を供給するようになっている。
【００１８】次に、以上のように構成されたこの実施の
形態の動作について説明する。被測定ＩＣとして前述の
ように、ＲＡＭ内蔵のマイクロコンピュータを測定対象
とし、このマイクロコンピュータに印加する電源電圧が
前記図３で示したように「Ｖ」字形に変化させても、メ
モリ（ＲＡＭ）に内蔵されている情報が失われずに保持
されているか否かを試験するために、この被測定ＩＣに
印加する電源電圧を変化させる場合について述べる。
形態の動作について説明する。被測定ＩＣとして前述の
ように、ＲＡＭ内蔵のマイクロコンピュータを測定対象
とし、このマイクロコンピュータに印加する電源電圧が
前記図３で示したように「Ｖ」字形に変化させても、メ
モリ（ＲＡＭ）に内蔵されている情報が失われずに保持
されているか否かを試験するために、この被測定ＩＣに
印加する電源電圧を変化させる場合について述べる。
【００１９】初回にＣＰＵ１において、プログラムによ
り設定された初期値はＣＰＵ１の制御に基づき、時間対
電圧の関係を示す図２のように初期値レジスタ２にセッ
トされ、さらにレジスタ７に入力される。
り設定された初期値はＣＰＵ１の制御に基づき、時間対
電圧の関係を示す図２のように初期値レジスタ２にセッ
トされ、さらにレジスタ７に入力される。
【００２０】レジスタ７に入力された初期値はプログラ
マブル・カウンタ５からのクロックのタイミングＴ（図
２参照）で読み出され、加算器８に入力される。
マブル・カウンタ５からのクロックのタイミングＴ（図
２参照）で読み出され、加算器８に入力される。
【００２１】また、変化量レジスタ３にはこの初回にお
いては、変化量が設定されていないので、変化量は
「０」である。この変化量「０」も加算器８に入力され
るが、加算器８の加算はレジスタ７からの初期値と変化
量「０」との加算であり、したがって、加算結果はレジ
スタ７からの初期値のみであり、この初期値がレジスタ
７に入力されると同時にＤＡＣ１０に入力される。
いては、変化量が設定されていないので、変化量は
「０」である。この変化量「０」も加算器８に入力され
るが、加算器８の加算はレジスタ７からの初期値と変化
量「０」との加算であり、したがって、加算結果はレジ
スタ７からの初期値のみであり、この初期値がレジスタ
７に入力されると同時にＤＡＣ１０に入力される。
【００２２】ＤＡＣ１０はこの初期値をアナログの電源
電圧に変換して、アンプ１１に出力し、アンプ１１で電
圧増幅した後に、被測定ＩＣに初回の電源電圧を印加す
る。
電圧に変換して、アンプ１１に出力し、アンプ１１で電
圧増幅した後に、被測定ＩＣに初回の電源電圧を印加す
る。
【００２３】次に、２回目以降からは、ＣＰＵ１により
プログラミングされて設定された変化量が変化量レジス
タ３に設定され、この設定された変化量は加算器８に出
力される。また、前回に加算器８の出力がレジスタ７に
取り込まれた内容（初回の加算器８からレジスタ７に入
力された初期値）はプログラマブル・カウンタ５から出
力されるクロックのタイミングＴで取り出され、加算器
８に入力される。
プログラミングされて設定された変化量が変化量レジス
タ３に設定され、この設定された変化量は加算器８に出
力される。また、前回に加算器８の出力がレジスタ７に
取り込まれた内容（初回の加算器８からレジスタ７に入
力された初期値）はプログラマブル・カウンタ５から出
力されるクロックのタイミングＴで取り出され、加算器
８に入力される。
【００２４】したがって、加算器８はレジスタ７の出力
と変化量レジスタ３からの変化量Δ（図２参照）との加
算を行い、その加算結果をＤＡＣ１０に出力するととも
に、レジスタ７にも送出し、このレジスタ７に取り込
む。
と変化量レジスタ３からの変化量Δ（図２参照）との加
算を行い、その加算結果をＤＡＣ１０に出力するととも
に、レジスタ７にも送出し、このレジスタ７に取り込
む。
【００２５】ＤＡＣ１０に出力された加算結果はこのＤ
ＡＣ１０でアナログの電源電圧に変換され、アンプ１１
で電圧増幅して被測定ＩＣに供給される。
ＡＣ１０でアナログの電源電圧に変換され、アンプ１１
で電圧増幅して被測定ＩＣに供給される。
【００２６】３回目以降も同様の動作を行い、加算器８
の出力を取り込んだレジスタ７の出力をプログラマブル
・カウンタ５のクロックのタイミングＴで取り出した値
と変化量レジスタ３に設定されている変化量Δとを加算
器８で加算し、その加算結果をレジスタ７およびＤＡＣ
１０に出力する。
の出力を取り込んだレジスタ７の出力をプログラマブル
・カウンタ５のクロックのタイミングＴで取り出した値
と変化量レジスタ３に設定されている変化量Δとを加算
器８で加算し、その加算結果をレジスタ７およびＤＡＣ
１０に出力する。
【００２７】以降、同様にして加算器８による加算を繰
り返す。このときの加算器８から出力される電源電圧は
図２に示すごとく、プログラマブル・カウンタ５のクロ
ックのタイミングＴと変化量レジスタ３に設定されてい
る変化量Δとの関係から階段状に漸増して変化する。
り返す。このときの加算器８から出力される電源電圧は
図２に示すごとく、プログラマブル・カウンタ５のクロ
ックのタイミングＴと変化量レジスタ３に設定されてい
る変化量Δとの関係から階段状に漸増して変化する。
【００２８】この場合、電源電圧の変化のスピード（傾
き）は、プログラマブル・カウンタ５のクロックの速さ
と変化量Δの比によるから、これらのクロックの速さま
たは変化量Δを変えることにより、この変化のスピード
を自在に可変することができる。
き）は、プログラマブル・カウンタ５のクロックの速さ
と変化量Δの比によるから、これらのクロックの速さま
たは変化量Δを変えることにより、この変化のスピード
を自在に可変することができる。
【００２９】このようにして、加算器８から出力される
電源電圧が目的の上限値または下限値に達したことを検
出するために、この実施の形態では、コンパレータ９と
上限値／下限値レジスタ５とが使用されており、コンパ
レータ９には加算器８から出力される電源電圧とアップ
／ダウン制御回路６から出力される上限値または下限値
が入力されている。
電源電圧が目的の上限値または下限値に達したことを検
出するために、この実施の形態では、コンパレータ９と
上限値／下限値レジスタ５とが使用されており、コンパ
レータ９には加算器８から出力される電源電圧とアップ
／ダウン制御回路６から出力される上限値または下限値
が入力されている。
【００３０】このコンパレータ９は、加算器８から出力
される電源電圧の上限値または下限値とアップ／ダウン
制御回路６からの上限値または下限値とを比較し、その
比較の結果、電源電圧の上限値または下限値とアップ／
ダウン制御回路６からの上限値または下限値とが一致し
ている場合には、コンパレータ９からプログラマブル・
カウンタ５に信号を送出し、このプログラマブル・カウ
ンタ５に対してクロックの発生を停止させる。
される電源電圧の上限値または下限値とアップ／ダウン
制御回路６からの上限値または下限値とを比較し、その
比較の結果、電源電圧の上限値または下限値とアップ／
ダウン制御回路６からの上限値または下限値とが一致し
ている場合には、コンパレータ９からプログラマブル・
カウンタ５に信号を送出し、このプログラマブル・カウ
ンタ５に対してクロックの発生を停止させる。
【００３１】これにより、レジスタ７に保持されている
加算器８の出力、すなわち、電源電圧が加算器８に取り
込まれなくなり、加算器８からは電源電圧の上限または
下限が出力されたままになっている。
加算器８の出力、すなわち、電源電圧が加算器８に取り
込まれなくなり、加算器８からは電源電圧の上限または
下限が出力されたままになっている。
【００３２】このように加算器８から出力される電源電
圧がアップ／ダウン制御回路６からの上限値または下限
値と一致している状態で、さらに、この状態を反転し
て、加算器８から出力される電源電圧を上昇または下降
させる場合には、ＣＰＵ１の制御によりアップ／ダウン
制御回路６に対して加算器８に切り換え信号を出力させ
て、加算器８に電源電圧を上昇または下降させるように
切り換える。
圧がアップ／ダウン制御回路６からの上限値または下限
値と一致している状態で、さらに、この状態を反転し
て、加算器８から出力される電源電圧を上昇または下降
させる場合には、ＣＰＵ１の制御によりアップ／ダウン
制御回路６に対して加算器８に切り換え信号を出力させ
て、加算器８に電源電圧を上昇または下降させるように
切り換える。
【００３３】このような動作を行うこの実施の形態に適
用される被測定ＩＣとして、前記ＲＡＭ内蔵のマイクロ
コンピュータなどに供給する電源電圧を図３に示すよう
に、変化させても、ＲＡＭに保持されている情報が失わ
れずに保持されているか、否かを試験するＲＡＭホール
ドの試験時に、この実施の形態を適用すれば、加算器８
にレジスタ７から出力させるタイミングをプログラマブ
ル・カウンタ５から出力するクロックの周波数を変える
ことで、テスト条件である電源電圧の変化のスピードを
容易に変えることができるようになり、テスト時間を短
縮することができる。
用される被測定ＩＣとして、前記ＲＡＭ内蔵のマイクロ
コンピュータなどに供給する電源電圧を図３に示すよう
に、変化させても、ＲＡＭに保持されている情報が失わ
れずに保持されているか、否かを試験するＲＡＭホール
ドの試験時に、この実施の形態を適用すれば、加算器８
にレジスタ７から出力させるタイミングをプログラマブ
ル・カウンタ５から出力するクロックの周波数を変える
ことで、テスト条件である電源電圧の変化のスピードを
容易に変えることができるようになり、テスト時間を短
縮することができる。
【００３４】
【発明の効果】以上のように、この発明のＩＣ試験装置
によれば、被測定ＩＣに電源電圧を供給する加算器の出
力を保持するレジスタの内容をプログラマブル・カウン
タからタイミングを自在に可変できるクロックで取り出
して加算器で電源電圧の変化量と加算して電源電圧の変
化のスピードを変化させるようにしたので、電源電圧を
変化させるスピードを細かく設定でき、正確に電源電圧
を被測定ＩＣに印加させることができる。
によれば、被測定ＩＣに電源電圧を供給する加算器の出
力を保持するレジスタの内容をプログラマブル・カウン
タからタイミングを自在に可変できるクロックで取り出
して加算器で電源電圧の変化量と加算して電源電圧の変
化のスピードを変化させるようにしたので、電源電圧を
変化させるスピードを細かく設定でき、正確に電源電圧
を被測定ＩＣに印加させることができる。
【図１】この発明のＩＣ試験装置の一実施の形態の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１のＩＣ試験装置の動作を説明するための時
間に対する電源電圧の変化の関係を示す説明図である。
間に対する電源電圧の変化の関係を示す説明図である。
【図３】図１のＩＣ試験装置および従来のＩＣ試験装置
に適用される時間に対する電源電圧の変化の状態の一例
を示す説明図である。
に適用される時間に対する電源電圧の変化の状態の一例
を示す説明図である。
【図４】従来のＩＣ試験装置の構成を示すブロック図で
ある。
ある。
１ ＣＰＵ（中央演算処理装置） ２ 初期値レジスタ ３ 変化量レジスタ ４ 上限値／下限値レジスタ ５ プログラマブル・カウンタ ６ アップ／ダウン制御回路 ７ レジスタ ８ 加算器 ９ コンパレータ １０ ＤＡＣ（ディジタル／アナログ変換器）
Claims (4)
- 【請求項１】 所定のタイミングのクロックを出力する
プログラマブル・カウンタ(5) と、 このプログラマブル・カウンタ(5) のクロックのタイミ
ングでレジスタ(7) から読み出された被測定集積回路に
供給する電源電圧と中央演算処理装置(1) によりプログ
ラムされた前記電源電圧の変化量とを加算して被測定集
積回路へ測定用の新たな電源電圧を出力し、かつ前記レ
ジスタ(7) へこの新たな電源電圧を出力させる加算器
(8) と、を備えることを特徴とするＩＣ試験装置。 - 【請求項２】 請求項１記載のＩＣ試験装置において、 前記加算器(8) から出力される電源電圧は、ディジタル
／アナログ変換器(10)でアナログ電圧に変換することを
特徴とするＩＣ試験装置。 - 【請求項３】 請求項１記載のＩＣ試験装置において、 前記加算器(8) から出力される電源電圧の上限または下
限は、前記中央演算処理装置(1) で設定される上限値ま
たは下限値をそれぞれコンパータ(9) で比較し、その比
較結果上限値または下限値がそれぞれ一致している場合
に前記コンパレータ(9) は前記プログラマブル・カウン
タ(5) に対して前記クロック発生を停止させることを特
徴とするＩＣ試験装置。 - 【請求項４】 請求項３記載のＩＣ試験装置において、 前記加算器(8) から出力される前記電源電圧が上限値ま
たは下限値に達した後、さらに反転して上昇または下降
させる場合には、前記加算器(8) に加算または減算をア
ップ／ダウン制御回路(6) により切り換えて行うことを
特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8245672A JPH1068755A (ja) | 1996-08-28 | 1996-08-28 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8245672A JPH1068755A (ja) | 1996-08-28 | 1996-08-28 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1068755A true JPH1068755A (ja) | 1998-03-10 |
Family
ID=17137107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8245672A Withdrawn JPH1068755A (ja) | 1996-08-28 | 1996-08-28 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1068755A (ja) |
-
1996
- 1996-08-28 JP JP8245672A patent/JPH1068755A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050513 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050621 |