JPH1065689A - Ａｔｍ伝送網の時刻管理方法 - Google Patents
Ａｔｍ伝送網の時刻管理方法Info
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- JPH1065689A JPH1065689A JP22015596A JP22015596A JPH1065689A JP H1065689 A JPH1065689 A JP H1065689A JP 22015596 A JP22015596 A JP 22015596A JP 22015596 A JP22015596 A JP 22015596A JP H1065689 A JPH1065689 A JP H1065689A
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- timer
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/568—Load balancing, smoothing or shaping
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 回路規模を削減して処理速度の高速化を図る
ことができるＡＴＭ伝送網の時刻管理方法を実現する。 【解決手段】 入力されるセル間隔に基づいてセルの到
着時刻を発生するタイマカウンタ２がタイマ周期の最大
値を超えたか否かを表わすフラグを設け、このフラグ状
態に応じてセルの到着時刻を相対時刻で管理してシェー
ピングを施すから、絶対時刻で時刻管理する場合に比べ
てタイマカウンタのビット長を削減して回路規模を縮小
でき、さらにタイマカウンタのビット長を削減すること
により、加算器や減算器等を削減し得るから、演算時間
が短縮して処理速度の高速化を図ることができる。
ことができるＡＴＭ伝送網の時刻管理方法を実現する。 【解決手段】 入力されるセル間隔に基づいてセルの到
着時刻を発生するタイマカウンタ２がタイマ周期の最大
値を超えたか否かを表わすフラグを設け、このフラグ状
態に応じてセルの到着時刻を相対時刻で管理してシェー
ピングを施すから、絶対時刻で時刻管理する場合に比べ
てタイマカウンタのビット長を削減して回路規模を縮小
でき、さらにタイマカウンタのビット長を削減すること
により、加算器や減算器等を削減し得るから、演算時間
が短縮して処理速度の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＩＳＤＮ
等の高速広帯域ネットワークに用いて好適なＡＴＭ伝送
網の時刻管理方法に関する。
等の高速広帯域ネットワークに用いて好適なＡＴＭ伝送
網の時刻管理方法に関する。
【０００２】
【従来の技術】近年、マルチメディアサービスを実現す
る技術としてＡＴＭ（非同期転送モード）伝送網が開発
されている。ＡＴＭ伝送網では、セルの揺らぎ幅（ＣＤ
Ｖ）が大きくなることによりピークセルレートが増大
し、バースト性の高いトラフィックが含まれていること
があり、これにより伝送網の利用効率が低下する為、各
コネクションのセル毎に最適な遅延を付加してセル流を
平均化する必要がある。
る技術としてＡＴＭ（非同期転送モード）伝送網が開発
されている。ＡＴＭ伝送網では、セルの揺らぎ幅（ＣＤ
Ｖ）が大きくなることによりピークセルレートが増大
し、バースト性の高いトラフィックが含まれていること
があり、これにより伝送網の利用効率が低下する為、各
コネクションのセル毎に最適な遅延を付加してセル流を
平均化する必要がある。
【０００３】この平均化を行うアルゴリズム演算は、前
セルの到着時刻をもとに到着セルの理想的送出時刻を算
出するものであり、タイマ値を参照してアルゴリズム演
算に必要な時刻パラメータの大小関係を判断する時刻管
理が必要となる。従来、この種の技術としては、例え
ば、特開平４−３２９７３３号に開示されており、同公
報によれば、ＡＴＭ伝送網の各ノードにおいて、計測監
視後に初めて到着したセルの時刻をメモリに保存してお
き、この時刻から同じ識別子の次のセルが到着するまで
に所定の計測許容時間が経過した時は異常であると見做
して計測をやり直すように構成している。
セルの到着時刻をもとに到着セルの理想的送出時刻を算
出するものであり、タイマ値を参照してアルゴリズム演
算に必要な時刻パラメータの大小関係を判断する時刻管
理が必要となる。従来、この種の技術としては、例え
ば、特開平４−３２９７３３号に開示されており、同公
報によれば、ＡＴＭ伝送網の各ノードにおいて、計測監
視後に初めて到着したセルの時刻をメモリに保存してお
き、この時刻から同じ識別子の次のセルが到着するまで
に所定の計測許容時間が経過した時は異常であると見做
して計測をやり直すように構成している。
【０００４】そして、このような構成としたことで、Ｖ
ＰＩやＶＣＩと呼ばれる識別子毎にレジスタを設ける必
要がなくなる為、回路規模を縮小し得ると同時にメモリ
の物理的な到着時間間隔の保存限界を超えるようなセル
の到着に対しても、誤ったセル流量の結果を出すことが
なく、正確なセル流量を与えることができるようにして
いる。
ＰＩやＶＣＩと呼ばれる識別子毎にレジスタを設ける必
要がなくなる為、回路規模を縮小し得ると同時にメモリ
の物理的な到着時間間隔の保存限界を超えるようなセル
の到着に対しても、誤ったセル流量の結果を出すことが
なく、正確なセル流量を与えることができるようにして
いる。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来の時刻管理方法では、絶対時刻に基づく管理を行って
おり、電源投入時からの最大の運用時間を想定したタイ
マ長を持つ必要があるため、タイマカウンタのビット長
が長大となり、回路規模の増大を招致するという問題が
ある。また、回路規模の増大により処理速度が低下する
という弊害もある。
来の時刻管理方法では、絶対時刻に基づく管理を行って
おり、電源投入時からの最大の運用時間を想定したタイ
マ長を持つ必要があるため、タイマカウンタのビット長
が長大となり、回路規模の増大を招致するという問題が
ある。また、回路規模の増大により処理速度が低下する
という弊害もある。
【０００６】そこで本発明は、このような事情に鑑みて
なされたもので、回路規模を削減して処理速度の高速化
を図ることができるＡＴＭ伝送網の時刻管理方法を提供
することを目的としている。
なされたもので、回路規模を削減して処理速度の高速化
を図ることができるＡＴＭ伝送網の時刻管理方法を提供
することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、入力されるセル間隔に
基づいてセルの到着時刻を発生し、この到着時刻に最適
な遅延を付加してセル流を平均化するシェーピングを施
して理想的送出時刻ｔ0を得るＡＴＭ伝送網の時刻管理
方法において、入力されるセル間隔に基づいてセルの到
着時刻を発生するタイマカウンタ（２）がタイマ周期の
最大値を超えたか否かを表わすフラグを設け、このフラ
グ状態に応じてセルの到着時刻を相対時刻で管理して前
記シェーピングを施すことを特徴とする。
め、請求項１に記載の発明では、入力されるセル間隔に
基づいてセルの到着時刻を発生し、この到着時刻に最適
な遅延を付加してセル流を平均化するシェーピングを施
して理想的送出時刻ｔ0を得るＡＴＭ伝送網の時刻管理
方法において、入力されるセル間隔に基づいてセルの到
着時刻を発生するタイマカウンタ（２）がタイマ周期の
最大値を超えたか否かを表わすフラグを設け、このフラ
グ状態に応じてセルの到着時刻を相対時刻で管理して前
記シェーピングを施すことを特徴とする。
【０００８】請求項２に記載の発明によれば、前記フラ
グは、理論的送出時刻ＴＥＴに最少セル間隔Ｔｓを加算
した次のＴＥＴ値がタイマ最大値を超えて次のタイマ周
期に入っているか否かを表わす第１のフラグと、セル到
着時刻Ｔａが最少セル間隔Ｔｓより長い周期で到着し、
かつ、タイマの最大値を超えたか否かを表わす第２のフ
ラグとからなることを特徴としている。
グは、理論的送出時刻ＴＥＴに最少セル間隔Ｔｓを加算
した次のＴＥＴ値がタイマ最大値を超えて次のタイマ周
期に入っているか否かを表わす第１のフラグと、セル到
着時刻Ｔａが最少セル間隔Ｔｓより長い周期で到着し、
かつ、タイマの最大値を超えたか否かを表わす第２のフ
ラグとからなることを特徴としている。
【０００９】また、請求項３に記載の発明によれば、前
記第１および第２のフラグは、それぞれ入力されるセル
のＶＰＩ／ＶＣＩ番号毎に設けられることを特徴とす
る。
記第１および第２のフラグは、それぞれ入力されるセル
のＶＰＩ／ＶＣＩ番号毎に設けられることを特徴とす
る。
【００１０】さらに、請求項４に記載の発明では、前記
第１のフラグは、理論的送出時刻ＴＥＴに最少セル間隔
Ｔｓを加算した次のＴＥＴ値がタイマ最大値を超えて次
のタイマ周期に入っている場合に「０」、そうでない場
合に「１」となり、前記第２のフラグは、セル到着時刻
Ｔａが最少セル間隔Ｔｓより長い周期で到着し、かつ、
タイマの最大値を超える場合に「１」、そうでない場合
に「０」となり、第１および第２のフラグが共に「０」
の場合には、通常のシェーピングを施し、第１のフラグ
が「１」で第２のフラグが「０」の場合には、理論的送
出時刻ＴＥＴとセル到着時刻ｔａとを同一とし、かつ、
理想的送出時刻ｔ0とセル到着時刻ｔａとを同一にし、
第１のフラグが「０」で第２のフラグが「１」の場合に
は、ＴＥＴ＝ＴＥＴ＋タイマ最大値ｔとして理論的送出
時刻ＴＥＴの値を補正してシェーピングを施し、第１お
よび第２のフラグが共に「１」の場合には、異常状態と
見做した処理を行うことを特徴としている。
第１のフラグは、理論的送出時刻ＴＥＴに最少セル間隔
Ｔｓを加算した次のＴＥＴ値がタイマ最大値を超えて次
のタイマ周期に入っている場合に「０」、そうでない場
合に「１」となり、前記第２のフラグは、セル到着時刻
Ｔａが最少セル間隔Ｔｓより長い周期で到着し、かつ、
タイマの最大値を超える場合に「１」、そうでない場合
に「０」となり、第１および第２のフラグが共に「０」
の場合には、通常のシェーピングを施し、第１のフラグ
が「１」で第２のフラグが「０」の場合には、理論的送
出時刻ＴＥＴとセル到着時刻ｔａとを同一とし、かつ、
理想的送出時刻ｔ0とセル到着時刻ｔａとを同一にし、
第１のフラグが「０」で第２のフラグが「１」の場合に
は、ＴＥＴ＝ＴＥＴ＋タイマ最大値ｔとして理論的送出
時刻ＴＥＴの値を補正してシェーピングを施し、第１お
よび第２のフラグが共に「１」の場合には、異常状態と
見做した処理を行うことを特徴としている。
【００１１】また、請求項５に記載の発明によれば、前
記フラグの更新タイミングを、ＶＰＩ／ＶＣＩ番号毎に
ずらすことを特徴とする。
記フラグの更新タイミングを、ＶＰＩ／ＶＣＩ番号毎に
ずらすことを特徴とする。
【００１２】本発明では、入力されるセル間隔に基づい
てセルの到着時刻を発生するタイマカウンタ（２）がタ
イマ周期の最大値を超えたか否かを表わすフラグを設
け、このフラグ状態に応じてセルの到着時刻を相対時刻
で管理してシェーピングを施すから、絶対時刻で時刻管
理する場合に比べてタイマカウンタのビット長を削減し
て回路規模を縮小し、さらにタイマカウンタのビット長
を削減することにより、加算器や減算器等を削減し得る
から、演算時間が短縮して処理速度の高速化を図ること
が可能になる。
てセルの到着時刻を発生するタイマカウンタ（２）がタ
イマ周期の最大値を超えたか否かを表わすフラグを設
け、このフラグ状態に応じてセルの到着時刻を相対時刻
で管理してシェーピングを施すから、絶対時刻で時刻管
理する場合に比べてタイマカウンタのビット長を削減し
て回路規模を縮小し、さらにタイマカウンタのビット長
を削減することにより、加算器や減算器等を削減し得る
から、演算時間が短縮して処理速度の高速化を図ること
が可能になる。
【００１３】
【発明の実施の形態】本発明によるＡＴＭ伝送網の時刻
管理方法は、Ｂ−ＩＳＤＮ等の高速広帯域ネットワーク
等に適用され得る。以下では、本発明の実施の形態であ
る時刻管理方法を実施例とし、図面を参照して説明す
る。
管理方法は、Ｂ−ＩＳＤＮ等の高速広帯域ネットワーク
等に適用され得る。以下では、本発明の実施の形態であ
る時刻管理方法を実施例とし、図面を参照して説明す
る。
【００１４】Ａ．発明の原理 実施例の説明に進む前に、本発明が使用するシェーピン
グ機能について概説しておく。ＡＴＭ伝送網では、ＡＴ
Ｍセル（以下、セルと略称する）が離散時間で送られる
ことから、セルの揺らぎＣＤＶ（Cell Delay Variatio
n）が発生する。ＣＤＶが大きくなることにより、伝送
網にバースト性の高いセルが含まれ、結果的に伝送網の
利用効率が低下する。伝送網におけるセルのバースト性
を低下させて伝送網の利用効率を高めるためには、セル
に一定量の遅延を付加してセル流を平均化させる。この
遅延付加に応じてセル流を平均化させることをシェーピ
ングと言う。
グ機能について概説しておく。ＡＴＭ伝送網では、ＡＴ
Ｍセル（以下、セルと略称する）が離散時間で送られる
ことから、セルの揺らぎＣＤＶ（Cell Delay Variatio
n）が発生する。ＣＤＶが大きくなることにより、伝送
網にバースト性の高いセルが含まれ、結果的に伝送網の
利用効率が低下する。伝送網におけるセルのバースト性
を低下させて伝送網の利用効率を高めるためには、セル
に一定量の遅延を付加してセル流を平均化させる。この
遅延付加に応じてセル流を平均化させることをシェーピ
ングと言う。
【００１５】Ｂ．実施例の構成 次に、図１を参照して実施例の構成について説明する。
ＡＴＭセル制御部１では、入力されるセルを検出し、検
出したセル間隔に同期したセル周期でカウントアップす
るタイマカウンタ２により入力セルの到着時刻を管理す
る。また、ＡＴＭセル制御部１では、入力されるセルの
ＶＰＩ／ＶＣＩ番号を検出し、メモリ制御部４により、
パラメータ用メモリ５と演算用メモリ６とから到着セル
のＶＰＩ／ＶＣＩ番号を記憶する領域に格納された各種
パラメータ（Ｔｓ，τｓ，ｔ0，ＴＥＴ，Ｃａ，Ｆｔ）
を読み出す。なお、上記パラメータ用メモリ５には装置
立上げ時に設定される固定データが、演算用メモリ６に
はスケジュール部３での演算結果がそれぞれＶＰＩ／Ｖ
ＣＩ単位に格納される。但し、演算用メモリ６にあって
は、装置立上げ時の初期化により初期値”０”が格納さ
れる。
ＡＴＭセル制御部１では、入力されるセルを検出し、検
出したセル間隔に同期したセル周期でカウントアップす
るタイマカウンタ２により入力セルの到着時刻を管理す
る。また、ＡＴＭセル制御部１では、入力されるセルの
ＶＰＩ／ＶＣＩ番号を検出し、メモリ制御部４により、
パラメータ用メモリ５と演算用メモリ６とから到着セル
のＶＰＩ／ＶＣＩ番号を記憶する領域に格納された各種
パラメータ（Ｔｓ，τｓ，ｔ0，ＴＥＴ，Ｃａ，Ｆｔ）
を読み出す。なお、上記パラメータ用メモリ５には装置
立上げ時に設定される固定データが、演算用メモリ６に
はスケジュール部３での演算結果がそれぞれＶＰＩ／Ｖ
ＣＩ単位に格納される。但し、演算用メモリ６にあって
は、装置立上げ時の初期化により初期値”０”が格納さ
れる。
【００１６】タイマカウンタ２から出力されるセルの到
着時刻ｔａと、パラメータ用メモリ５と演算用メモリ６
から読み出された各種パラメータとを用いて、スケジュ
ール部３では、シェーピングアルゴリズムに基づき演算
を行い、その演算結果（ＴＥＴ，ｔ0，Ｃａ，Ｆｔ）を
メモリ制御部４を介して演算用メモリ６のＶＰＩ／ＶＣ
Ｉ番号を記憶する領域にストアする。同時に、理想送出
時刻ｔ0はＡＴＭ制御部１で、セルの出力時刻として出
力される。スケジュール部３で行うアルゴリズム演算結
果の時刻に従ってセルを出力することによりシェーピン
グ動作が行われる。
着時刻ｔａと、パラメータ用メモリ５と演算用メモリ６
から読み出された各種パラメータとを用いて、スケジュ
ール部３では、シェーピングアルゴリズムに基づき演算
を行い、その演算結果（ＴＥＴ，ｔ0，Ｃａ，Ｆｔ）を
メモリ制御部４を介して演算用メモリ６のＶＰＩ／ＶＣ
Ｉ番号を記憶する領域にストアする。同時に、理想送出
時刻ｔ0はＡＴＭ制御部１で、セルの出力時刻として出
力される。スケジュール部３で行うアルゴリズム演算結
果の時刻に従ってセルを出力することによりシェーピン
グ動作が行われる。
【００１７】Ｃ．実施例の動作 （１）シェーピングアルゴリズムの概要 次に、図２を参照してスケジュール部３（図１参照）に
て行われるシェーピングアルゴリズムの概要について説
明する。ＡＴＭ伝送網では、セルが非同期で転送されて
くるため、ネットワークに流入するセルの流量を無制限
にすると、輻輳等によりネットワークに負荷がかかるこ
とになる。この為、ＡＴＭセル流の最大値を規定する必
要があり、セル流量を管理するパラメータとしてはＰＣ
Ｒ（Peak Cell Rate）を用いる。
て行われるシェーピングアルゴリズムの概要について説
明する。ＡＴＭ伝送網では、セルが非同期で転送されて
くるため、ネットワークに流入するセルの流量を無制限
にすると、輻輳等によりネットワークに負荷がかかるこ
とになる。この為、ＡＴＭセル流の最大値を規定する必
要があり、セル流量を管理するパラメータとしてはＰＣ
Ｒ（Peak Cell Rate）を用いる。
【００１８】シェーピングアルゴリズムでは、理論的送
出時刻ＴＥＴがＰＣＲの逆数である最少セル間隔Ｔｓで
決定されている。そして、セル送出時刻を最少セル間隔
Ｔｓで平均化するため、理論的送出時刻ＴＥＴを基準に
して残留可能なＣＤＶ許容値τｓの範囲内で理論送出時
刻ｔ0を決定してシェーピングを行う。セルの到着時刻
ｔａが、そのセルに対応する理論的送出時刻ＴＥＴに対
し、残留可能なＣＤＶ許容値τｓを超えた場合、すなわ
ち、図２（ａ）に示すケースではＰＣＲを満足していな
いと判断してシェーピングを行う。一方、図２（ｂ）に
示すように、セルの到着時刻ｔａが理論的送出時刻ＴＥ
Ｔに対してＣＤＶ許容値τｓの範囲内であれば、規定さ
れたＣＤＶの変動内である為、到着セルをそのまま出力
する。
出時刻ＴＥＴがＰＣＲの逆数である最少セル間隔Ｔｓで
決定されている。そして、セル送出時刻を最少セル間隔
Ｔｓで平均化するため、理論的送出時刻ＴＥＴを基準に
して残留可能なＣＤＶ許容値τｓの範囲内で理論送出時
刻ｔ0を決定してシェーピングを行う。セルの到着時刻
ｔａが、そのセルに対応する理論的送出時刻ＴＥＴに対
し、残留可能なＣＤＶ許容値τｓを超えた場合、すなわ
ち、図２（ａ）に示すケースではＰＣＲを満足していな
いと判断してシェーピングを行う。一方、図２（ｂ）に
示すように、セルの到着時刻ｔａが理論的送出時刻ＴＥ
Ｔに対してＣＤＶ許容値τｓの範囲内であれば、規定さ
れたＣＤＶの変動内である為、到着セルをそのまま出力
する。
【００１９】この他、セルの到着時刻ｔａが理論的送出
時刻ＴＥＴより遅い場合、つまり、図２（ｃ）に示すケ
ースでは、ＰＣＲを下回っていることになる為、到着時
刻ｔａを新たな基準として理論的送出時刻ＴＥＴを到着
時刻ｔａとし、到着セルをそのまま出力する。アルゴリ
ズム演算を行うためにはセルの到着時刻を管理する必要
があるが、その場合、装置電源投入時からの最大の運用
時間分のタイマカウンタを持つのではなく、最小限のタ
イマカウンタにより管理を行い、最大計測間隔を超えた
か否かの判断を２種類のフラグ（Ｃａ，Ｆｔ）で判断す
る。
時刻ＴＥＴより遅い場合、つまり、図２（ｃ）に示すケ
ースでは、ＰＣＲを下回っていることになる為、到着時
刻ｔａを新たな基準として理論的送出時刻ＴＥＴを到着
時刻ｔａとし、到着セルをそのまま出力する。アルゴリ
ズム演算を行うためにはセルの到着時刻を管理する必要
があるが、その場合、装置電源投入時からの最大の運用
時間分のタイマカウンタを持つのではなく、最小限のタ
イマカウンタにより管理を行い、最大計測間隔を超えた
か否かの判断を２種類のフラグ（Ｃａ，Ｆｔ）で判断す
る。
【００２０】最小限のタイマカウンタｔの算出方法は、
図２（ｄ）に示すように、セルの到着時刻ｔａを「０」
とし、ｔ＝ＣＤＶ許容範囲＋τｓ（ｍａｘ）＋Ｔｓ（ｍ
ａｘ）で表わすことができる。なお、ここで、τｓ（ｍ
ａｘ）およびＴｓ（ｍａｘ）はそれぞれのパラメータの
最大値を示している。ＣＤＶの許容範囲を超えて早く到
着した場合は、伝送網で規定されている契約トラフィッ
ク量を違反していると判断され、違反セルとして廃棄さ
れるか、あるいは優先度が下げられてシェーピング対象
外となるため、最小限のタイマカウンタｔを備えれば、
到着時刻ｔａから次到着セルの理論的送出時刻ＴＥＴが
タイマ２周期以内で管理することが可能になる。
図２（ｄ）に示すように、セルの到着時刻ｔａを「０」
とし、ｔ＝ＣＤＶ許容範囲＋τｓ（ｍａｘ）＋Ｔｓ（ｍ
ａｘ）で表わすことができる。なお、ここで、τｓ（ｍ
ａｘ）およびＴｓ（ｍａｘ）はそれぞれのパラメータの
最大値を示している。ＣＤＶの許容範囲を超えて早く到
着した場合は、伝送網で規定されている契約トラフィッ
ク量を違反していると判断され、違反セルとして廃棄さ
れるか、あるいは優先度が下げられてシェーピング対象
外となるため、最小限のタイマカウンタｔを備えれば、
到着時刻ｔａから次到着セルの理論的送出時刻ＴＥＴが
タイマ２周期以内で管理することが可能になる。
【００２１】（２）シェーピング処理の概要 次に、図３を参照してシェーピング処理の概要について
説明する。まず、装置電源が投入されてシステムイニシ
ャライズされると、スケジュール部３では、ステップＳ
１に進み、各種パラメータをリセットあるいは初期値セ
ットして処理を開始してステップＳ２に進む。ステップ
Ｓ２では、セルの到着時刻ｔａを検出し、続くステップ
Ｓ３では到着セルに該当するＶＰＩ／ＶＣＩのパラメー
タ（Ｔｓ，τｓ，ＴＥＴ，ｔ0）を読み出す。
説明する。まず、装置電源が投入されてシステムイニシ
ャライズされると、スケジュール部３では、ステップＳ
１に進み、各種パラメータをリセットあるいは初期値セ
ットして処理を開始してステップＳ２に進む。ステップ
Ｓ２では、セルの到着時刻ｔａを検出し、続くステップ
Ｓ３では到着セルに該当するＶＰＩ／ＶＣＩのパラメー
タ（Ｔｓ，τｓ，ＴＥＴ，ｔ0）を読み出す。
【００２２】そして、ステップＳ１０に進み、到着セル
が違反セルかどうか、つまり、理論的送出時刻ＴＥＴが
「ｔａ＋τｓ＋ＣＤＶ許容範囲」より大きいか否かを判
断する。ここで、違反セルであると見做された場合に
は、判断結果が「ＹＥＳ」となり、ステップＳ１１に処
理を進めて該当セルの優先度を下げるか、もしくはその
セルを廃棄し、続くステップＳ１２において、理論送出
時刻ｔ0および理論的送出時刻ＴＥＴの更新を中止して
上述のステップＳ２に処理を戻す。
が違反セルかどうか、つまり、理論的送出時刻ＴＥＴが
「ｔａ＋τｓ＋ＣＤＶ許容範囲」より大きいか否かを判
断する。ここで、違反セルであると見做された場合に
は、判断結果が「ＹＥＳ」となり、ステップＳ１１に処
理を進めて該当セルの優先度を下げるか、もしくはその
セルを廃棄し、続くステップＳ１２において、理論送出
時刻ｔ0および理論的送出時刻ＴＥＴの更新を中止して
上述のステップＳ２に処理を戻す。
【００２３】一方、ステップＳ１０の判断結果が「Ｎ
Ｏ」の場合、すなわち、違反セルでない時にはステップ
Ｓ４に処理を進め、理論的送出時刻ＴＥＴがｔａ＋τｓ
より大きいか否かを判断する。ここで、理論的送出時刻
ＴＥＴがｔａ＋τｓより大きい場合、つまり、図２
（ａ）に図示したケースでは、判断結果が「ＹＥＳ」と
なり、ステップＳ５に処理を進めてシェーピングを行
い、理想的送出時刻ｔ0を決定する（ｔ0＝ＴＥＴ−τ
ｓ）。そして、この後、ステップＳ９に進み、理論的送
出時刻ＴＥＴを更新する。
Ｏ」の場合、すなわち、違反セルでない時にはステップ
Ｓ４に処理を進め、理論的送出時刻ＴＥＴがｔａ＋τｓ
より大きいか否かを判断する。ここで、理論的送出時刻
ＴＥＴがｔａ＋τｓより大きい場合、つまり、図２
（ａ）に図示したケースでは、判断結果が「ＹＥＳ」と
なり、ステップＳ５に処理を進めてシェーピングを行
い、理想的送出時刻ｔ0を決定する（ｔ0＝ＴＥＴ−τ
ｓ）。そして、この後、ステップＳ９に進み、理論的送
出時刻ＴＥＴを更新する。
【００２４】これに対し、上記ステップＳ４の判断結果
が「ＮＯ」の場合には、ステップＳ６に処理を進める。
ステップＳ６では、到着時刻ｔａが理論的送出時刻ＴＥ
Ｔより大であるか否かを判断する。ここで、到着時刻ｔ
ａが理論的送出時刻ＴＥＴより遅いと、つまり、図２
（ｃ）に図示したケースでは判断結果が「ＹＥＳ」とな
り、ステップＳ７に進み、到着セルｔａをそのまま出力
する。一方、到着時刻ｔａが理論的送出時刻ＴＥＴに対
してτｓの範囲内であると、つまり、図２（ｂ）に示す
ケースでは、ＰＣＲを下回っていることになる為、到着
時刻ｔａを新たな基準として理論的送出時刻ＴＥＴを到
着時刻ｔａとし、到着セルをそのまま出力するようにな
っている。
が「ＮＯ」の場合には、ステップＳ６に処理を進める。
ステップＳ６では、到着時刻ｔａが理論的送出時刻ＴＥ
Ｔより大であるか否かを判断する。ここで、到着時刻ｔ
ａが理論的送出時刻ＴＥＴより遅いと、つまり、図２
（ｃ）に図示したケースでは判断結果が「ＹＥＳ」とな
り、ステップＳ７に進み、到着セルｔａをそのまま出力
する。一方、到着時刻ｔａが理論的送出時刻ＴＥＴに対
してτｓの範囲内であると、つまり、図２（ｂ）に示す
ケースでは、ＰＣＲを下回っていることになる為、到着
時刻ｔａを新たな基準として理論的送出時刻ＴＥＴを到
着時刻ｔａとし、到着セルをそのまま出力するようにな
っている。
【００２５】（３）シェーピング処理の動作 次に、図４〜図８を参照して２つのフラグＣａ，Ｆｔを
使用した最小限のタイマカウンタに基づくシェーピング
処理について説明して行く。 フラグ更新処理 フラグＣａとフラグＦｔとは、ＶＰＩ／ＶＣＩ番号毎に
各々フラグ値を持っている。フラグＣａは理論的送出時
刻ＴＥＴに最少セル間隔Ｔｓを加算した次のＴＥＴ値が
タイマ最大値を超えて次のタイマ周期に入っているか否
かを表わす。一方、フラグＦｔはセル到着時刻Ｔａが最
少セル間隔Ｔｓより長い周期で到着し、かつ、タイマの
最大値を超えたか否かを表わすものである。
使用した最小限のタイマカウンタに基づくシェーピング
処理について説明して行く。 フラグ更新処理 フラグＣａとフラグＦｔとは、ＶＰＩ／ＶＣＩ番号毎に
各々フラグ値を持っている。フラグＣａは理論的送出時
刻ＴＥＴに最少セル間隔Ｔｓを加算した次のＴＥＴ値が
タイマ最大値を超えて次のタイマ周期に入っているか否
かを表わす。一方、フラグＦｔはセル到着時刻Ｔａが最
少セル間隔Ｔｓより長い周期で到着し、かつ、タイマの
最大値を超えたか否かを表わすものである。
【００２６】このような属性のフラグＣａ，Ｆｔを更新
する処理について図４及び図５を参照して説明する。フ
ラグ更新は、タイマ値が”０時”（タイマカウンタ値が
オーバーフローして次のタイマ周期を示す場合も含む）
と、アルゴリズム演算時とに行う。タイマ値が”０時”
の時になされるフラグ更新（ステップＳ１０２）は、全
ＶＰＩ／ＶＣＩに対して行い、アルゴリズム演算時のフ
ラグ更新（ステップＳ１０３）は、到着したＶＰＩ／Ｖ
ＣＩ番号のセルに対してのみ行う。
する処理について図４及び図５を参照して説明する。フ
ラグ更新は、タイマ値が”０時”（タイマカウンタ値が
オーバーフローして次のタイマ周期を示す場合も含む）
と、アルゴリズム演算時とに行う。タイマ値が”０時”
の時になされるフラグ更新（ステップＳ１０２）は、全
ＶＰＩ／ＶＣＩに対して行い、アルゴリズム演算時のフ
ラグ更新（ステップＳ１０３）は、到着したＶＰＩ／Ｖ
ＣＩ番号のセルに対してのみ行う。
【００２７】タイマ値が”０時”のフラグ更新は、図５
に示すフローに従ってなされる。すなわち、ステップＳ
１０２を介してステップＳ２０１が起動されてフラグ更
新が開始し、ステップＳ２０２では先ずタイマ値が
「０」であるか否を判断する。ここで、タイマ値が
「０」でなければ、判断結果が「ＮＯ」となり、フラグ
更新を行わずに完了する。
に示すフローに従ってなされる。すなわち、ステップＳ
１０２を介してステップＳ２０１が起動されてフラグ更
新が開始し、ステップＳ２０２では先ずタイマ値が
「０」であるか否を判断する。ここで、タイマ値が
「０」でなければ、判断結果が「ＮＯ」となり、フラグ
更新を行わずに完了する。
【００２８】一方、タイマ値が「０」となると、判断結
果が「ＹＥＳ」となり、次のステップＳ２０３に処理を
進める。ステップＳ２０３では、フラグＣａおよびふら
ぐＦｔの両者が共に「０」であるか否かを判断する。こ
こで、両フラグが「０」であれば、判断結果が「ＹＥ
Ｓ」となって次のステップＳ２０４に進み、フラグＣａ
の値を「０」、フラグＦｔの値を「１」にセットしてス
テップＳ２０５へ進むが、そうでない時には上記ステッ
プＳ２０３の判断結果は「ＮＯ」となり、ステップＳ２
０５に進む。ステップＳ２０５では、フラグＣａの値が
「１」で、フラグＦｔの値が「０」であるか否かを判断
し、その条件に合致すれば、次のステップＳ２０６に進
み、フラグＣａの値を「０」、フラグＦｔの値を「０」
にセットしてステップＳ２０７へ進むが、そうでない時
には上記ステップＳ２０５の判断結果が「ＮＯ」とな
り、ステップＳ２０７に進む。
果が「ＹＥＳ」となり、次のステップＳ２０３に処理を
進める。ステップＳ２０３では、フラグＣａおよびふら
ぐＦｔの両者が共に「０」であるか否かを判断する。こ
こで、両フラグが「０」であれば、判断結果が「ＹＥ
Ｓ」となって次のステップＳ２０４に進み、フラグＣａ
の値を「０」、フラグＦｔの値を「１」にセットしてス
テップＳ２０５へ進むが、そうでない時には上記ステッ
プＳ２０３の判断結果は「ＮＯ」となり、ステップＳ２
０５に進む。ステップＳ２０５では、フラグＣａの値が
「１」で、フラグＦｔの値が「０」であるか否かを判断
し、その条件に合致すれば、次のステップＳ２０６に進
み、フラグＣａの値を「０」、フラグＦｔの値を「０」
にセットしてステップＳ２０７へ進むが、そうでない時
には上記ステップＳ２０５の判断結果が「ＮＯ」とな
り、ステップＳ２０７に進む。
【００２９】シェーピング処理 上記フラグ更新を含むシェーピング処理のフローチャー
トを図６に示し、フラグ更新のタイミングチャートを図
７に、図５および図６の動作をまとめた表を図８に示
す。図７に図示したように、タイマは、０〜ｔ−１の周
期でカウントしており、例えば、図中のＴＥＴ２に着目
すると、ＴＥＴ２に最少セル間隔Ｔｓを加算したＴＥＴ
３が次のタイマ周期に入る期間で、フラグＣａが「１」
となる。すなわち、図６に示すフローチャートにおい
て、ステップＳ３２４の判断結果が「ＹＥＳ」となっ
て、ステップＳ３２５に進む過程である。
トを図６に示し、フラグ更新のタイミングチャートを図
７に、図５および図６の動作をまとめた表を図８に示
す。図７に図示したように、タイマは、０〜ｔ−１の周
期でカウントしており、例えば、図中のＴＥＴ２に着目
すると、ＴＥＴ２に最少セル間隔Ｔｓを加算したＴＥＴ
３が次のタイマ周期に入る期間で、フラグＣａが「１」
となる。すなわち、図６に示すフローチャートにおい
て、ステップＳ３２４の判断結果が「ＹＥＳ」となっ
て、ステップＳ３２５に進む過程である。
【００３０】一旦、フラグＣａが「１」になると、その
タイマ周期内に到着するＶＰＩ／ＶＣＩ番号のセルの理
論的送出時刻ＴＥＴの値は、必ず次のタイマ周期になる
ため、フラグＣａは「１」を保持し続ける。そして、タ
イマ時刻が「０」となった時点で、フラグＣａがゼロリ
セットされる（図５のステップＳ２０６参照）。セルが
到着した時、フラグＣａが「１」であると、ＴＥＴ＝Ｔ
ＥＴ＋タイマ最大値ｔとしてＴＥＴ値を補正する。例え
ば、図７のｔａ３に対してＴＥＴ３をそのままの値で使
用すると、ｔａ３＞ＴＥＴ３となり、正しいアルゴリズ
ム演算を行うことができない。
タイマ周期内に到着するＶＰＩ／ＶＣＩ番号のセルの理
論的送出時刻ＴＥＴの値は、必ず次のタイマ周期になる
ため、フラグＣａは「１」を保持し続ける。そして、タ
イマ時刻が「０」となった時点で、フラグＣａがゼロリ
セットされる（図５のステップＳ２０６参照）。セルが
到着した時、フラグＣａが「１」であると、ＴＥＴ＝Ｔ
ＥＴ＋タイマ最大値ｔとしてＴＥＴ値を補正する。例え
ば、図７のｔａ３に対してＴＥＴ３をそのままの値で使
用すると、ｔａ３＞ＴＥＴ３となり、正しいアルゴリズ
ム演算を行うことができない。
【００３１】そこで、ＴＥＴ３＝ＴＥＴ３＋タイマ最大
値ｔと補正することによって、ｔａ３とＴＥＴ３との大
小関係が適正なものとなり、正常なアルゴリズム演算が
可能になる（図６のステップＳ３１４の判断が「ＹＥ
Ｓ」となる過程）。なお、演算用メモリ６に演算結果を
ストアする際には、タイマカウンタ内の値に戻して格納
する為、タイマ最大値ｔを加算したものはアルゴリズム
演算後に差し引いておく必要がある。これは、図６のス
テップＳ３１９，Ｓ３２１，Ｓ３２３およびＳ３２６の
各処理にて行われている。
値ｔと補正することによって、ｔａ３とＴＥＴ３との大
小関係が適正なものとなり、正常なアルゴリズム演算が
可能になる（図６のステップＳ３１４の判断が「ＹＥ
Ｓ」となる過程）。なお、演算用メモリ６に演算結果を
ストアする際には、タイマカウンタ内の値に戻して格納
する為、タイマ最大値ｔを加算したものはアルゴリズム
演算後に差し引いておく必要がある。これは、図６のス
テップＳ３１９，Ｓ３２１，Ｓ３２３およびＳ３２６の
各処理にて行われている。
【００３２】一方、フラグＦｔはセル到着時刻Ｔａが最
少セル間隔Ｔｓより長い周期で到着し、かつ、タイマの
最大値を超えたか否かを表わすものであり、例えば、図
７のＴＥＴ５に着目すると、ｔａ５の到着がＴＥＴ５を
超えて次のタイマ周期に到着したため次のタイマ周期の
時刻０時に、フラグＦｔの値が「１」になる。その後、
Ｔａ５が到着すると、アルゴリズム演算処理後、当該フ
ラグＦｔをゼロリセットする（図６のステップＳ３１３
の判断結果が「ＹＥＳ」となる過程）。
少セル間隔Ｔｓより長い周期で到着し、かつ、タイマの
最大値を超えたか否かを表わすものであり、例えば、図
７のＴＥＴ５に着目すると、ｔａ５の到着がＴＥＴ５を
超えて次のタイマ周期に到着したため次のタイマ周期の
時刻０時に、フラグＦｔの値が「１」になる。その後、
Ｔａ５が到着すると、アルゴリズム演算処理後、当該フ
ラグＦｔをゼロリセットする（図６のステップＳ３１３
の判断結果が「ＹＥＳ」となる過程）。
【００３３】このように、２つのフラグＣａ，Ｆｔを使
用した最小限のタイマカウンタに基づくシェーピング処
理では、図８に示す通り、(イ)フラグＣａ＝０，フラグ
Ｆｔ＝０の場合には、タイマ周期内で時刻管理可能であ
るため、通常のアルゴリズム演算でシェーピング処理を
行う。(ロ)フラグＣａ＝１，フラグＦｔ＝０の場合に
は、ＴＥＴ＝ｔａ，ｔ0＝ｔａとする。(ハ)フラグＣａ＝
０，フラグＦｔ＝１の場合には、ＴＥＴ＝ＴＥＴ＋タイ
マ最大値ｔとしてＴＥＴ値を補正してからアルゴリズム
演算でシェーピング処理を行う。(ニ)フラグＣａ＝０，
フラグＦｔ＝０の場合には、通常状態では起こり得ない
ので、異常状態と見做した処理を行うようにしている。
用した最小限のタイマカウンタに基づくシェーピング処
理では、図８に示す通り、(イ)フラグＣａ＝０，フラグ
Ｆｔ＝０の場合には、タイマ周期内で時刻管理可能であ
るため、通常のアルゴリズム演算でシェーピング処理を
行う。(ロ)フラグＣａ＝１，フラグＦｔ＝０の場合に
は、ＴＥＴ＝ｔａ，ｔ0＝ｔａとする。(ハ)フラグＣａ＝
０，フラグＦｔ＝１の場合には、ＴＥＴ＝ＴＥＴ＋タイ
マ最大値ｔとしてＴＥＴ値を補正してからアルゴリズム
演算でシェーピング処理を行う。(ニ)フラグＣａ＝０，
フラグＦｔ＝０の場合には、通常状態では起こり得ない
ので、異常状態と見做した処理を行うようにしている。
【００３４】この結果、セル流を平均化するためのシェ
ーピング処理が、絶対時刻に基づく管理ではなく、相対
時刻による管理となるので、アルゴリズム演算用のタイ
マカウンタ値のビット数を削減でき、これ故、回路規模
を削減して処理高速を図ることが可能になっている。因
みに、従来の絶対時刻に基づく時刻管理では４８ビット
長のタイマカウンタにより実現していたが、本発明によ
る相対時刻による管理では２１ビット長のタイマカウン
タで実現でき、カウンタビット長を半減以下にすること
が可能である。
ーピング処理が、絶対時刻に基づく管理ではなく、相対
時刻による管理となるので、アルゴリズム演算用のタイ
マカウンタ値のビット数を削減でき、これ故、回路規模
を削減して処理高速を図ることが可能になっている。因
みに、従来の絶対時刻に基づく時刻管理では４８ビット
長のタイマカウンタにより実現していたが、本発明によ
る相対時刻による管理では２１ビット長のタイマカウン
タで実現でき、カウンタビット長を半減以下にすること
が可能である。
【００３５】Ｄ．変形例 上述した実施例では、フラグＣａ，Ｆｔを用いてタイマ
カウンタのビット長を削減する態様について説明した
が、変形例ではＶＰＩ／ＶＣＩ番号毎に時刻”０”の位
置をずらす態様とした。以下、これについて図９〜図１
１を参照して説明する。上述の実施例においては、図５
に示したように、タイマ値が”０”の時に全ＶＰＩ／Ｖ
ＣＩに対してフラグ更新する必要があり、この際、ＶＰ
Ｉ／ＶＣＩ番号の使用数が少ない場合には、１セル時間
内に演算用メモリ６へのアクセスは可能であるが、ＶＰ
Ｉ／ＶＣＩ番号の使用数が増加した場合、例えば、１０
００単位のＶＰＩ／ＶＣＩ番号を扱う時には１セル時間
内での演算用メモリ６へのアクセスは不可能となる。
カウンタのビット長を削減する態様について説明した
が、変形例ではＶＰＩ／ＶＣＩ番号毎に時刻”０”の位
置をずらす態様とした。以下、これについて図９〜図１
１を参照して説明する。上述の実施例においては、図５
に示したように、タイマ値が”０”の時に全ＶＰＩ／Ｖ
ＣＩに対してフラグ更新する必要があり、この際、ＶＰ
Ｉ／ＶＣＩ番号の使用数が少ない場合には、１セル時間
内に演算用メモリ６へのアクセスは可能であるが、ＶＰ
Ｉ／ＶＣＩ番号の使用数が増加した場合、例えば、１０
００単位のＶＰＩ／ＶＣＩ番号を扱う時には１セル時間
内での演算用メモリ６へのアクセスは不可能となる。
【００３６】そこで、ＶＰＩ／ＶＣＩ番号毎にフラグ更
新タイミングをずらしてこれに対処する訳である。ここ
で、図９を参照して相対時刻０の考え方について説明す
る。ＶＰＩ／ＶＣＩ番号の値を相対時刻０としてアルゴ
リズム演算を行うもので、図７のタイマ値２に到着した
セルは、ＶＰＩ／ＶＣＩ番号が０では相対時刻２、ＶＰ
Ｉ／ＶＣＩ番号が１では相対時刻１、ＶＰＩ／ＶＣＩ番
号が２では相対時刻０、ＶＰＩ／ＶＣＩ番号が３では相
対時刻２−３＋タイマカウンタ値ｔとなる。
新タイミングをずらしてこれに対処する訳である。ここ
で、図９を参照して相対時刻０の考え方について説明す
る。ＶＰＩ／ＶＣＩ番号の値を相対時刻０としてアルゴ
リズム演算を行うもので、図７のタイマ値２に到着した
セルは、ＶＰＩ／ＶＣＩ番号が０では相対時刻２、ＶＰ
Ｉ／ＶＣＩ番号が１では相対時刻１、ＶＰＩ／ＶＣＩ番
号が２では相対時刻０、ＶＰＩ／ＶＣＩ番号が３では相
対時刻２−３＋タイマカウンタ値ｔとなる。
【００３７】これにより、図５に示したフラグ変更処理
は、図１０に示すフローに変更され、一方、図６に示し
たシェーピング処理が図１１に示すフローに変更され
る。つまり、図５のフラグ変更処理におけるステップＳ
２０２の処理が、図１０のステップ４０２のタイマ値が
ＶＰＩ／ＶＣＩ番号か否かを判断する処理に置き換えら
れている。また、図１１では、図６のフローに対して、
ステップＳ５２９，Ｓ５３０を追加しており、ステップ
Ｓ５２９では、絶対時刻で得たｔ0，ＴＥＴ，ｔａを相
対時刻に変換し、ステップＳ５３０では、アルゴリズム
演算結果を演算用メモリ６に格納するＴＥＴ，ｔ0を相
対時刻から絶対時刻に変換するようにしている。このよ
うにすることで、ＶＰＩ／ＶＣＩ番号の使用数が増加し
た場合でも対処することが可能になっている。
は、図１０に示すフローに変更され、一方、図６に示し
たシェーピング処理が図１１に示すフローに変更され
る。つまり、図５のフラグ変更処理におけるステップＳ
２０２の処理が、図１０のステップ４０２のタイマ値が
ＶＰＩ／ＶＣＩ番号か否かを判断する処理に置き換えら
れている。また、図１１では、図６のフローに対して、
ステップＳ５２９，Ｓ５３０を追加しており、ステップ
Ｓ５２９では、絶対時刻で得たｔ0，ＴＥＴ，ｔａを相
対時刻に変換し、ステップＳ５３０では、アルゴリズム
演算結果を演算用メモリ６に格納するＴＥＴ，ｔ0を相
対時刻から絶対時刻に変換するようにしている。このよ
うにすることで、ＶＰＩ／ＶＣＩ番号の使用数が増加し
た場合でも対処することが可能になっている。
【００３８】以上説明したように、本発明によれば、タ
イマ周期の最大値を超えたか否かを表わす複数のフラグ
を用いることで、相対時刻に基づく時刻管理によりシェ
ーピングするので、この結果、タイマカウンタのビット
長を削減して回路規模を縮小し、さらにタイマカウンタ
のビット長を削減することにより、加算器や減算器等を
削減し得るから、演算時間が短縮して処理速度の高速化
を図ることが可能になっている。
イマ周期の最大値を超えたか否かを表わす複数のフラグ
を用いることで、相対時刻に基づく時刻管理によりシェ
ーピングするので、この結果、タイマカウンタのビット
長を削減して回路規模を縮小し、さらにタイマカウンタ
のビット長を削減することにより、加算器や減算器等を
削減し得るから、演算時間が短縮して処理速度の高速化
を図ることが可能になっている。
【００３９】
【発明の効果】本発明によれば、入力されるセル間隔に
基づいてセルの到着時刻を発生するタイマカウンタ
（２）がタイマ周期の最大値を超えたか否かを表わすフ
ラグを設け、このフラグ状態に応じてセルの到着時刻を
相対時刻で管理してシェーピングを施すから、絶対時刻
で時刻管理する場合に比べてタイマカウンタのビット長
を削減して回路規模を縮小でき、さらにタイマカウンタ
のビット長を削減することにより、加算器や減算器等を
削減し得るから、演算時間が短縮して処理速度の高速化
を図ることができる。
基づいてセルの到着時刻を発生するタイマカウンタ
（２）がタイマ周期の最大値を超えたか否かを表わすフ
ラグを設け、このフラグ状態に応じてセルの到着時刻を
相対時刻で管理してシェーピングを施すから、絶対時刻
で時刻管理する場合に比べてタイマカウンタのビット長
を削減して回路規模を縮小でき、さらにタイマカウンタ
のビット長を削減することにより、加算器や減算器等を
削減し得るから、演算時間が短縮して処理速度の高速化
を図ることができる。
【図１】本発明による一実施例の構成を示すブロック図
である。
である。
【図２】シェーピングアルゴリズムを説明するための図
である。
である。
【図３】シェーピング処理の動作を示すフローチャート
である。
である。
【図４】フラグ更新方法を示すフローチャートである。
【図５】タイマ値＝０の時のフラグ更新処理を示すフロ
ーチャートである。
ーチャートである。
【図６】フラグ更新を含むシェーピング処理の動作を示
すフローチャートである。
すフローチャートである。
【図７】フラグ更新を含むシェーピング処理を説明する
ための図である。
ための図である。
【図８】フラグ更新方法を説明するための図である。
【図９】変形例における相対時刻０の考え方を説明する
ための図である。
ための図である。
【図１０】変形例によるフラグ更新処理の動作を示すフ
ローチャートである。
ローチャートである。
【図１１】変形例によるシェーピング処理の動作を示す
フローチャートである。
フローチャートである。
１ ＡＴＭセル制御部 ２ タイマカウンタ ３ スケジュール部 ４ メモリ制御部 ５ パラメータ用メモリ ６ 演算用メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 聡 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (5)
- 【請求項１】 入力されるセル間隔に基づいてセルの到
着時刻を発生し、この到着時刻に最適な遅延を付加して
セル流を平均化するシェーピングを施して理想的送出時
刻ｔ0を得るＡＴＭ伝送網の時刻管理方法において、 入力されるセル間隔に基づいてセルの到着時刻を発生す
るタイマカウンタ（２）がタイマ周期の最大値を超えた
か否かを表わすフラグを設け、このフラグ状態に応じて
セルの到着時刻を相対時刻で管理して前記シェーピング
を施すことを特徴とするＡＴＭ伝送網の時刻管理方法。 - 【請求項２】 前記フラグは、理論的送出時刻ＴＥＴに
最少セル間隔Ｔｓを加算した次のＴＥＴ値がタイマ最大
値を超えて次のタイマ周期に入っているか否かを表わす
第１のフラグと、 セル到着時刻Ｔａが最少セル間隔Ｔｓより長い周期で到
着し、かつ、タイマの最大値を超えたか否かを表わす第
２のフラグとからなることを特徴とする請求項１記載の
ＡＴＭ伝送網の時刻管理方法。 - 【請求項３】 前記第１および第２のフラグは、それぞ
れ入力されるセルのＶＰＩ／ＶＣＩ番号毎に設けられる
ことを特徴とする請求項２記載のＡＴＭ伝送網の時刻管
理方法。 - 【請求項４】 前記第１のフラグは、理論的送出時刻Ｔ
ＥＴに最少セル間隔Ｔｓを加算した次のＴＥＴ値がタイ
マ最大値を超えて次のタイマ周期に入っている場合に
「０」、そうでない場合に「１」となり、 前記第２のフラグは、セル到着時刻Ｔａが最少セル間隔
Ｔｓより長い周期で到着し、かつ、タイマの最大値を超
える場合に「１」、そうでない場合に「０」となり、 第１および第２のフラグが共に「０」の場合には、通常
のシェーピングを施し、 第１のフラグが「１」で第２のフラグが「０」の場合に
は、理論的送出時刻ＴＥＴとセル到着時刻ｔａとを同一
とし、かつ、理想的送出時刻ｔ0とセル到着時刻ｔａと
を同一にし、 第１のフラグが「０」で第２のフラグが「１」の場合に
は、ＴＥＴ＝ＴＥＴ＋タイマ最大値ｔとして理論的送出
時刻ＴＥＴの値を補正してシェーピングを施し、 第１および第２のフラグが共に「１」の場合には、異常
状態と見做した処理を行うことを特徴とする請求項２記
載のＡＴＭ伝送網の時刻管理方法。 - 【請求項５】 前記フラグの更新タイミングを、ＶＰＩ
／ＶＣＩ番号毎にずらすことを特徴とする請求項１記載
のＡＴＭ伝送網の時刻管理方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22015596A JP3157718B2 (ja) | 1996-08-21 | 1996-08-21 | Ａｔｍ伝送網の時刻管理方法 |
| US08/912,792 US6438103B2 (en) | 1996-08-21 | 1997-08-18 | ATM network time management method |
| CA 2213295 CA2213295C (en) | 1996-08-21 | 1997-08-18 | Atm network time management method |
| DE1997136228 DE19736228A1 (de) | 1996-08-21 | 1997-08-20 | Zeitverwaltungsverfahren für ATM-Netzwerk |
| GB9717809A GB2316270B (en) | 1996-08-21 | 1997-08-21 | ATM Network time management method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22015596A JP3157718B2 (ja) | 1996-08-21 | 1996-08-21 | Ａｔｍ伝送網の時刻管理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065689A true JPH1065689A (ja) | 1998-03-06 |
| JP3157718B2 JP3157718B2 (ja) | 2001-04-16 |
Family
ID=16746758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22015596A Expired - Fee Related JP3157718B2 (ja) | 1996-08-21 | 1996-08-21 | Ａｔｍ伝送網の時刻管理方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6438103B2 (ja) |
| JP (1) | JP3157718B2 (ja) |
| CA (1) | CA2213295C (ja) |
| DE (1) | DE19736228A1 (ja) |
| GB (1) | GB2316270B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10145398A (ja) * | 1996-10-29 | 1998-05-29 | Daewoo Electron Co Ltd | Ａｔｍ網におけるセルスケジューリング方法及びジッタ情報伝送方法 |
| JP2964968B2 (ja) * | 1996-12-06 | 1999-10-18 | 日本電気株式会社 | シェーピング処理装置およびシェーピング処理方法 |
| GB2322258B (en) * | 1996-12-26 | 2001-05-30 | Daewoo Electronics Co Ltd | Method and apparatus for scheduling cells based on pre-synchronized frames |
| KR100221323B1 (ko) * | 1996-12-26 | 1999-09-15 | 전주범 | 비동기식 전송모드 통신망의 사용자망 접면에서의 사용자 변수제어에 있어서 이전 셀 간격 정보를 이용한 셀 간격 조절방법 |
| DE19808680A1 (de) * | 1998-03-02 | 1999-09-09 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zur Bearbeitung von über einen Datenkanal empfangenen oder zu übertragenden Datenpaketen |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2895657B2 (ja) | 1991-04-30 | 1999-05-24 | 富士通株式会社 | Ａｔｍ伝送網の監視方式 |
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