JPH1056231A - 半導体レーザ素子の製造方法および半導体レーザ素子 - Google Patents
半導体レーザ素子の製造方法および半導体レーザ素子Info
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- JPH1056231A JPH1056231A JP21133496A JP21133496A JPH1056231A JP H1056231 A JPH1056231 A JP H1056231A JP 21133496 A JP21133496 A JP 21133496A JP 21133496 A JP21133496 A JP 21133496A JP H1056231 A JPH1056231 A JP H1056231A
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Abstract
(57)【要約】
【課題】 結晶成長の回数が２回ですみ、また、製造歩
留りが向上するＤＦＢ型およびＤＢＲ型の半導体レーザ
素子の製造方法を提供する。 【解決手段】 基板２１上に少なくとも活性層２３と表
面を構成するクラッド層２４を積層して第１の半導体積
層基板を形成し、また、基板３１上に少なくとも表面を
構成するクラッド層３３を積層して第２の半導体積層基
板を形成し、次いで、第２の半導体積層基板３１の前記
クラッド層３３上に、周期的なパターンをなす誘電体膜
３４を形成し、次いで、前記第１および第２の半導体積
層基板２１、３１の積層表面同士を重ね、熱処理により
接合し、回折格子を形成する。
留りが向上するＤＦＢ型およびＤＢＲ型の半導体レーザ
素子の製造方法を提供する。 【解決手段】 基板２１上に少なくとも活性層２３と表
面を構成するクラッド層２４を積層して第１の半導体積
層基板を形成し、また、基板３１上に少なくとも表面を
構成するクラッド層３３を積層して第２の半導体積層基
板を形成し、次いで、第２の半導体積層基板３１の前記
クラッド層３３上に、周期的なパターンをなす誘電体膜
３４を形成し、次いで、前記第１および第２の半導体積
層基板２１、３１の積層表面同士を重ね、熱処理により
接合し、回折格子を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＦＢ型およびＤ
ＢＲ型の半導体レーザ素子の製造方法および半導体レー
ザ素子に関する。
ＢＲ型の半導体レーザ素子の製造方法および半導体レー
ザ素子に関する。
【０００２】
【従来の技術】従来、分布帰還型(Distributed Feed Ba
ck:DFB) 半導体レーザ素子は、例えば以下のような方法
で製作されている。この方法を図３を用いて説明する。
即ち、 １）先ず、ｎ−ＩｎＰ基板１上に、フォトリソグラフィ
の手法および干渉露光装置を用いてケミカルエッチング
により、ピッチ０．２４μｍの回折格子６を形成する。 ２）次いで、ＭＯＣＶＤ法により厚さ０．２μｍのｎ−
ＩｎＧａＡｓＰ光導波路層２（λg ＝１．３μｍ）、波
長１．５５μｍで発振するＭＱＷ活性層３、厚さ０．５
μｍのＩｎＧａＡｓＰ光導波路層４（λg ＝１．３μ
ｍ）、厚さ０．５μｍのｐ−ＩｎＰクラッド層５を順次
積層する。図３（ａ）は、この状態における発振方向の
断面図である。 ３）次いで、Ｐ−ＣＶＤ装置にて成膜した厚さ０．１μ
ｍのＳｉＮ膜をマスクとし、ｎ−ＩｎＰ基板１まで臭素
系のエッチング液にてエッチングを行い、幅１．５μｍ
程度のメサを形成する。 ４）次いで、エッチングマスクをそのままにして、再び
ＭＯＣＶＤ法でｐ−ＩｎＰブロッキング層７、ｎ−Ｉｎ
Ｐブロッキング層８をメサ上部を除く領域に選択的に成
長させる。 ５）次いで、ＳｉＮ膜のマスクを除去した後、再度ＭＯ
ＣＶＤ法でｐ−ＩｎＰクラッド層９、ｐ−ＩｎＧａＡｓ
コンタクト層１０を形成する。 ６）最後に、ｐ側電極１１、ｎ側電極１２を形成して、
ＤＦＢ半導体レーザ素子とする。図３（ｂ）はこの素子
の発振方向に垂直な方向の断面図である。
ck:DFB) 半導体レーザ素子は、例えば以下のような方法
で製作されている。この方法を図３を用いて説明する。
即ち、 １）先ず、ｎ−ＩｎＰ基板１上に、フォトリソグラフィ
の手法および干渉露光装置を用いてケミカルエッチング
により、ピッチ０．２４μｍの回折格子６を形成する。 ２）次いで、ＭＯＣＶＤ法により厚さ０．２μｍのｎ−
ＩｎＧａＡｓＰ光導波路層２（λg ＝１．３μｍ）、波
長１．５５μｍで発振するＭＱＷ活性層３、厚さ０．５
μｍのＩｎＧａＡｓＰ光導波路層４（λg ＝１．３μ
ｍ）、厚さ０．５μｍのｐ−ＩｎＰクラッド層５を順次
積層する。図３（ａ）は、この状態における発振方向の
断面図である。 ３）次いで、Ｐ−ＣＶＤ装置にて成膜した厚さ０．１μ
ｍのＳｉＮ膜をマスクとし、ｎ−ＩｎＰ基板１まで臭素
系のエッチング液にてエッチングを行い、幅１．５μｍ
程度のメサを形成する。 ４）次いで、エッチングマスクをそのままにして、再び
ＭＯＣＶＤ法でｐ−ＩｎＰブロッキング層７、ｎ−Ｉｎ
Ｐブロッキング層８をメサ上部を除く領域に選択的に成
長させる。 ５）次いで、ＳｉＮ膜のマスクを除去した後、再度ＭＯ
ＣＶＤ法でｐ−ＩｎＰクラッド層９、ｐ−ＩｎＧａＡｓ
コンタクト層１０を形成する。 ６）最後に、ｐ側電極１１、ｎ側電極１２を形成して、
ＤＦＢ半導体レーザ素子とする。図３（ｂ）はこの素子
の発振方向に垂直な方向の断面図である。
【０００３】このような構造のＤＦＢ半導体レーザ素子
では、回折格子のピッチ（ｍλ／２ｎ：λは発振波長、
ｎは光導波路層の実効屈折率、ｍは整数）により決まる
特定の波長λのみに対して反射が起こるため、単一モー
ド動作が可能となり、光通信用の光源として用いられ
る。上述の例では、回折格子ピッチが０．２４μｍ、発
振波長が１．５５μｍである。なお、多くの場合、光通
信に用いるために高速動作を目的として、図４に示すよ
うに、トレンチ１４を設けたり、あるいは電流ブロッキ
ング層を高抵抗のＦｅ−ＩｎＰ層で構成して電気容量を
低減させる。１３はＳｉＮ膜である。
では、回折格子のピッチ（ｍλ／２ｎ：λは発振波長、
ｎは光導波路層の実効屈折率、ｍは整数）により決まる
特定の波長λのみに対して反射が起こるため、単一モー
ド動作が可能となり、光通信用の光源として用いられ
る。上述の例では、回折格子ピッチが０．２４μｍ、発
振波長が１．５５μｍである。なお、多くの場合、光通
信に用いるために高速動作を目的として、図４に示すよ
うに、トレンチ１４を設けたり、あるいは電流ブロッキ
ング層を高抵抗のＦｅ−ＩｎＰ層で構成して電気容量を
低減させる。１３はＳｉＮ膜である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ＤＦＢ半導体レーザ素子の製造方法には、以下のような
問題があった。即ち、 １）回折格子の形成にケミカルエッチングを用いている
ため、製造歩留りが悪い。 ２）結晶成長の回数が少なくとも３回必要である。 ３）ＩｎＰが熱的に不安定であるため、再成長の際の加
熱によりｎ−ＩｎＰ基板１上に形成された回折格子６が
消滅する恐れがある。
ＤＦＢ半導体レーザ素子の製造方法には、以下のような
問題があった。即ち、 １）回折格子の形成にケミカルエッチングを用いている
ため、製造歩留りが悪い。 ２）結晶成長の回数が少なくとも３回必要である。 ３）ＩｎＰが熱的に不安定であるため、再成長の際の加
熱によりｎ−ＩｎＰ基板１上に形成された回折格子６が
消滅する恐れがある。
【０００５】そこで、本発明では、製造工程数を減ら
し、歩留りを向上させるＤＦＢ型およびＤＢＲ型の半導
体レーザ素子の製造方法を提供することを目的とする。
し、歩留りを向上させるＤＦＢ型およびＤＢＲ型の半導
体レーザ素子の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記問題点を解
決すべくなされたもので、請求項１記載の発明は、基板
上に少なくとも活性層と表面を構成するクラッド層を積
層して第１の半導体積層基板を形成し、また、基板上に
少なくとも表面を構成するクラッド層を積層して第２の
半導体積層基板を形成し、次いで、第１または第２の少
なくとも一方の半導体積層基板の前記クラッド層上に、
周期的なパターンをなす誘電体膜を形成し、次いで、前
記第１および第２の半導体積層基板の積層表面同士を重
ね、熱処理により接合し、回折格子を形成する工程を有
することを特徴とする半導体レーザ素子の製造方法であ
る。ここで、回折格子とは、屈折率の異なる材質からな
る領域が周期的に配列したものである。
決すべくなされたもので、請求項１記載の発明は、基板
上に少なくとも活性層と表面を構成するクラッド層を積
層して第１の半導体積層基板を形成し、また、基板上に
少なくとも表面を構成するクラッド層を積層して第２の
半導体積層基板を形成し、次いで、第１または第２の少
なくとも一方の半導体積層基板の前記クラッド層上に、
周期的なパターンをなす誘電体膜を形成し、次いで、前
記第１および第２の半導体積層基板の積層表面同士を重
ね、熱処理により接合し、回折格子を形成する工程を有
することを特徴とする半導体レーザ素子の製造方法であ
る。ここで、回折格子とは、屈折率の異なる材質からな
る領域が周期的に配列したものである。
【０００７】また、請求項２の発明は、基板上に少なく
とも第１クラッド層、活性層および第２クラッド層が順
次積層されており、第２クラッド層には周期的なパター
ンを有する誘電体膜を含む回折格子が設けられているこ
とを特徴とする半導体レーザ素子である。
とも第１クラッド層、活性層および第２クラッド層が順
次積層されており、第２クラッド層には周期的なパター
ンを有する誘電体膜を含む回折格子が設けられているこ
とを特徴とする半導体レーザ素子である。
【０００８】請求項１記載の発明は、実験的に鋭意検討
の結果到達したのものである。即ち、第１または第２の
いずれかの半導体積層基板の表面を構成するクラッド層
上に、周期的なパターンをなす誘電体膜を形成し、次い
で、前記第１および第２の半導体積層基板の積層表面同
士を重ね、熱処理により接合すると、誘電体膜の周期的
なパターンを有する回折格子を形成することができる。
本発明によれば、第１および第２の半導体積層基板を形
成するために、２回の結晶成長を行えばよく、従来より
も結晶成長の回数が減る。また、本発明では、従来のよ
うに、半導体基板上にケミカルエッチングにより回折格
子を形成したり、その回折格子の上に結晶成長を行う必
要がないので、製作歩留りが向上する。
の結果到達したのものである。即ち、第１または第２の
いずれかの半導体積層基板の表面を構成するクラッド層
上に、周期的なパターンをなす誘電体膜を形成し、次い
で、前記第１および第２の半導体積層基板の積層表面同
士を重ね、熱処理により接合すると、誘電体膜の周期的
なパターンを有する回折格子を形成することができる。
本発明によれば、第１および第２の半導体積層基板を形
成するために、２回の結晶成長を行えばよく、従来より
も結晶成長の回数が減る。また、本発明では、従来のよ
うに、半導体基板上にケミカルエッチングにより回折格
子を形成したり、その回折格子の上に結晶成長を行う必
要がないので、製作歩留りが向上する。
【０００９】請求項２記載の発明は、請求項１記載の製
造方法で製造した半導体レーザ素子であって、周期的な
パターンを有する誘電体膜により回折格子が形成された
ものである。このようにして形成した回折格子は、回折
格子を構成する誘電体膜と半導体層の屈折率差が比較的
大きいので、結合効率がよく、単一モードで発振する共
振器長を短くすることができる。
造方法で製造した半導体レーザ素子であって、周期的な
パターンを有する誘電体膜により回折格子が形成された
ものである。このようにして形成した回折格子は、回折
格子を構成する誘電体膜と半導体層の屈折率差が比較的
大きいので、結合効率がよく、単一モードで発振する共
振器長を短くすることができる。
【００１０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を詳細に説明する。 （実施形態１）図１（ａ）〜（ｄ１）、（ｄ２）は、本
発明にかかる半導体レーザ素子の製造方法の一実施形態
の製造工程の説明図である。この製造方法の工程は以下
の通りである。即ち、 １）先ず、ＭＯＣＶＤ装置により、ｎ−ＩｎＰ基板２１
上に、ｎ−ＩｎＰクラッド層２２、ＧＲＩＮ−ＳＣＨ−
ＭＱＷ活性層２３（発振波長１．５５μｍ）、ｐ−Ｉｎ
Ｐクラッド層２４を順次積層して、第１の積層基板を形
成する（図１（ａ）：積層断面）。 ２）次いで、同じく、ＭＯＣＶＤ装置により、ｐ−Ｉｎ
Ｐ基板３１上に、ｐ−ＩｎＧａＡｓコンタクト層３２、
ｐ−ＩｎＰクラッド層３３を順次積層して、第２の積層
基板を形成する。その後、ｐ−ＩｎＰクラッド層３３上
に、プラズマＣＶＤ装置にて絶縁性のＳｉＯ2 膜３４を
積層して、第２の積層基板を形成する（図１（ｂ）：積
層断面）。 ３）次いで、第２の積層基板のＳｉＯ2 膜３４にＥＢ露
光装置を用いてパターンを形成し、ドライエッチングに
てＳｉＯ2 膜３４の一部を除去する（図１（ｃ）：平面
図）。このようにして形成されたＳｉＯ2 膜３４のパタ
ーン（部分的にＳｉＯ2 膜が除去され、ｐ−ＩｎＰクラ
ッド層３３が表面に露出）は、レーザ共振方向に対して
直角方向の幅Ｗが約１μｍ、レーザ共振方向の幅Ｄが１
００ｎｍである領域（ｐ−ＩｎＰクラッド層３３が表面
に露出）が周期λ／２ｎ（λ：発振波長、ｎ：屈折率）
でレーザ共振方向に配列したものである。本実施例の場
合、λは１．５５μｍ、ｎは１．４５（ＳｉＯ2 膜３４
の屈折率）である。 ４）次いで、第１の積層基板の積層表面と第２の積層基
板の積層表面を、結晶の方位を合わせて面接触させ、熱
処理を施して、接合する。この熱処理条件は、５００
℃、３０分、水素雰囲気中である。この熱処理を施す
と、ｐ−ＩｎＰクラッド層２４とＳｉＯ2 膜３４は容易
に接合する（図１（ｄ１）：図１（ｃ）のＢ−Ｂ断面に
相当する積層断面）。また、第２の積層基板のｐ−Ｉｎ
Ｐクラッド層３３が露出した部分（ＳｉＯ2 膜３４が除
去された部分）は、マストランスポートによりＩｎＰ層
２５で埋められる（図１（ｄ２）：図１（ｃ）のＡ−Ａ
断面に相当する積層断面）。 ５）次いで、接合した第２の積層基板のｐ−ＩｎＰ基板
３１を塩酸でエッチングして除去する。この際、ｎ−Ｉ
ｎＰ基板２１はエッチングされないように、エレクトロ
ンワックスやレジストで保護する。 ６）次いで、図２（ａ）、（ｂ）に示すように、ｎ−Ｉ
ｎＰ基板２１を研磨し、１００μｍ程度の厚さとし、ｐ
側電極４１、ｎ側電極４２を形成する。この状態で、図
２（ｃ）（発振方向の断面図）に示すように、ｐ−Ｉｎ
Ｐクラッド層２４上に、ＳｉＯ2 膜３４とＩｎＰ層２５
とで構成された回折格子が形成されている。
施の形態を詳細に説明する。 （実施形態１）図１（ａ）〜（ｄ１）、（ｄ２）は、本
発明にかかる半導体レーザ素子の製造方法の一実施形態
の製造工程の説明図である。この製造方法の工程は以下
の通りである。即ち、 １）先ず、ＭＯＣＶＤ装置により、ｎ−ＩｎＰ基板２１
上に、ｎ−ＩｎＰクラッド層２２、ＧＲＩＮ−ＳＣＨ−
ＭＱＷ活性層２３（発振波長１．５５μｍ）、ｐ−Ｉｎ
Ｐクラッド層２４を順次積層して、第１の積層基板を形
成する（図１（ａ）：積層断面）。 ２）次いで、同じく、ＭＯＣＶＤ装置により、ｐ−Ｉｎ
Ｐ基板３１上に、ｐ−ＩｎＧａＡｓコンタクト層３２、
ｐ−ＩｎＰクラッド層３３を順次積層して、第２の積層
基板を形成する。その後、ｐ−ＩｎＰクラッド層３３上
に、プラズマＣＶＤ装置にて絶縁性のＳｉＯ2 膜３４を
積層して、第２の積層基板を形成する（図１（ｂ）：積
層断面）。 ３）次いで、第２の積層基板のＳｉＯ2 膜３４にＥＢ露
光装置を用いてパターンを形成し、ドライエッチングに
てＳｉＯ2 膜３４の一部を除去する（図１（ｃ）：平面
図）。このようにして形成されたＳｉＯ2 膜３４のパタ
ーン（部分的にＳｉＯ2 膜が除去され、ｐ−ＩｎＰクラ
ッド層３３が表面に露出）は、レーザ共振方向に対して
直角方向の幅Ｗが約１μｍ、レーザ共振方向の幅Ｄが１
００ｎｍである領域（ｐ−ＩｎＰクラッド層３３が表面
に露出）が周期λ／２ｎ（λ：発振波長、ｎ：屈折率）
でレーザ共振方向に配列したものである。本実施例の場
合、λは１．５５μｍ、ｎは１．４５（ＳｉＯ2 膜３４
の屈折率）である。 ４）次いで、第１の積層基板の積層表面と第２の積層基
板の積層表面を、結晶の方位を合わせて面接触させ、熱
処理を施して、接合する。この熱処理条件は、５００
℃、３０分、水素雰囲気中である。この熱処理を施す
と、ｐ−ＩｎＰクラッド層２４とＳｉＯ2 膜３４は容易
に接合する（図１（ｄ１）：図１（ｃ）のＢ−Ｂ断面に
相当する積層断面）。また、第２の積層基板のｐ−Ｉｎ
Ｐクラッド層３３が露出した部分（ＳｉＯ2 膜３４が除
去された部分）は、マストランスポートによりＩｎＰ層
２５で埋められる（図１（ｄ２）：図１（ｃ）のＡ−Ａ
断面に相当する積層断面）。 ５）次いで、接合した第２の積層基板のｐ−ＩｎＰ基板
３１を塩酸でエッチングして除去する。この際、ｎ−Ｉ
ｎＰ基板２１はエッチングされないように、エレクトロ
ンワックスやレジストで保護する。 ６）次いで、図２（ａ）、（ｂ）に示すように、ｎ−Ｉ
ｎＰ基板２１を研磨し、１００μｍ程度の厚さとし、ｐ
側電極４１、ｎ側電極４２を形成する。この状態で、図
２（ｃ）（発振方向の断面図）に示すように、ｐ−Ｉｎ
Ｐクラッド層２４上に、ＳｉＯ2 膜３４とＩｎＰ層２５
とで構成された回折格子が形成されている。
【００１１】本実施形態では、活性層２３の近傍に、レ
ーザ発振方向に周期的に屈折率の異なる領域（ＳｉＯ2
膜３４とＩｎＰ層２５）が配列された回折格子が形成さ
れているため、活性層２３で発光した光は、この回折格
子の周期で決まる波長でレーザ発振する。即ち、本実施
形態の素子はＤＦＢ型の半導体レーザ素子となる。
ーザ発振方向に周期的に屈折率の異なる領域（ＳｉＯ2
膜３４とＩｎＰ層２５）が配列された回折格子が形成さ
れているため、活性層２３で発光した光は、この回折格
子の周期で決まる波長でレーザ発振する。即ち、本実施
形態の素子はＤＦＢ型の半導体レーザ素子となる。
【００１２】この素子は、回折格子を構成するＳｉＯ2
膜３４とＩｎＰ層２５の屈折率差が比較的大きいので、
共振器長を１００μｍ以下にしても単一モードでの発振
が得られ、小型になる。因みに、従来のＤＦＢ型半導体
レーザ素子では、回折格子が異なる半導体材料で構成さ
れており、屈折率差が小さいため、結合効率が悪く、共
振器長が３００μｍ以上である必要がある。また、本実
施形態では、ＳｉＯ2 膜３４を利用して電流注入路を狭
窄することができるので、別工程で電流狭窄構造を形成
する必要がなくなる。
膜３４とＩｎＰ層２５の屈折率差が比較的大きいので、
共振器長を１００μｍ以下にしても単一モードでの発振
が得られ、小型になる。因みに、従来のＤＦＢ型半導体
レーザ素子では、回折格子が異なる半導体材料で構成さ
れており、屈折率差が小さいため、結合効率が悪く、共
振器長が３００μｍ以上である必要がある。また、本実
施形態では、ＳｉＯ2 膜３４を利用して電流注入路を狭
窄することができるので、別工程で電流狭窄構造を形成
する必要がなくなる。
【００１３】本実施形態では、ＳｉＯ2 膜３４の周期パ
ターンを共振器長全体にわたって形成してＤＦＢ型とし
たが、ＳｉＯ2 膜３４の周期パターンを共振器長方向に
部分的に形成すると、ＤＢＲ型の半導体レーザ素子を形
成することができる。例えば、共振器長３００μｍに対
して、１００μｍ長の回折格子となる周期パターン領域
と、２００μｍ長のＳｉＯ2 膜のない領域を設ける。あ
るいは、共振器長３００μｍに対して、両端の５０μｍ
に回折格子となる周期パターン領域を設けてもよい。
ターンを共振器長全体にわたって形成してＤＦＢ型とし
たが、ＳｉＯ2 膜３４の周期パターンを共振器長方向に
部分的に形成すると、ＤＢＲ型の半導体レーザ素子を形
成することができる。例えば、共振器長３００μｍに対
して、１００μｍ長の回折格子となる周期パターン領域
と、２００μｍ長のＳｉＯ2 膜のない領域を設ける。あ
るいは、共振器長３００μｍに対して、両端の５０μｍ
に回折格子となる周期パターン領域を設けてもよい。
【００１４】なお、上記実施形態において、第２の積層
基板はｐ−ＩｎＰ基板３１上に形成されているが、ｐ−
ＩｎＰ基板３１は最終的には除去されるので、ｐ型に限
定されることはない。また、ＳｉＯ2 膜３４のパターン
は第２の積層基板上に形成されているが、第１の積層基
板に形成してもよく、第１および第２の両方の積層基板
上に形成してもよい。さらに、半導体の材質、発振波
長、接合の熱処理条件も上記実施形態に限定されること
はなく、例えば、ＳｉＯ2 膜の代わりに高抵抗の半導体
層を用いてもよい。
基板はｐ−ＩｎＰ基板３１上に形成されているが、ｐ−
ＩｎＰ基板３１は最終的には除去されるので、ｐ型に限
定されることはない。また、ＳｉＯ2 膜３４のパターン
は第２の積層基板上に形成されているが、第１の積層基
板に形成してもよく、第１および第２の両方の積層基板
上に形成してもよい。さらに、半導体の材質、発振波
長、接合の熱処理条件も上記実施形態に限定されること
はなく、例えば、ＳｉＯ2 膜の代わりに高抵抗の半導体
層を用いてもよい。
【００１５】
【発明の効果】請求項１記載の発明によれば、基板上に
少なくとも活性層と表面を構成するクラッド層を積層し
て第１の半導体積層基板を形成し、また、基板上に少な
くとも表面を構成するクラッド層を積層して第２の半導
体積層基板を形成し、次いで、第１または第２の少なく
とも一方の半導体積層基板の前記クラッド層上に、周期
的なパターンをなす誘電体膜を形成し、次いで、前記第
１および第２の半導体積層基板の積層表面同士を重ね、
熱処理により接合し、回折格子を形成するため、結晶成
長の回数が２回ですみ、また、半導体基板上にケミカル
エッチングにより回折格子を形成したり、その回折格子
の上に結晶成長を行う必要がないので、ＤＦＢ型および
ＤＢＲ型の半導体レーザ素子の製造歩留りが向上すると
いう優れた効果がある。また、請求項２記載の発明によ
れば、回折格子を誘電体膜と半導体層で構成しているた
め、単一モードで発振する共振器長を短くすることがで
きるという効果がある。
少なくとも活性層と表面を構成するクラッド層を積層し
て第１の半導体積層基板を形成し、また、基板上に少な
くとも表面を構成するクラッド層を積層して第２の半導
体積層基板を形成し、次いで、第１または第２の少なく
とも一方の半導体積層基板の前記クラッド層上に、周期
的なパターンをなす誘電体膜を形成し、次いで、前記第
１および第２の半導体積層基板の積層表面同士を重ね、
熱処理により接合し、回折格子を形成するため、結晶成
長の回数が２回ですみ、また、半導体基板上にケミカル
エッチングにより回折格子を形成したり、その回折格子
の上に結晶成長を行う必要がないので、ＤＦＢ型および
ＤＢＲ型の半導体レーザ素子の製造歩留りが向上すると
いう優れた効果がある。また、請求項２記載の発明によ
れば、回折格子を誘電体膜と半導体層で構成しているた
め、単一モードで発振する共振器長を短くすることがで
きるという効果がある。
【図１】（ａ）〜（ｄ１）、（ｄ２）は、それぞれ本発
明に係るＤＦＢ型の半導体レーザ素子の製造方法の一実
施形態の工程説明図である。
明に係るＤＦＢ型の半導体レーザ素子の製造方法の一実
施形態の工程説明図である。
【図２】（ａ）、（ｂ）はそれぞれ、上記製造方法で製
作した半導体レーザ素子の発振方向に直交する断面、
（ｃ）は発振方向の部分断面図である。
作した半導体レーザ素子の発振方向に直交する断面、
（ｃ）は発振方向の部分断面図である。
【図３】（ａ）、（ｂ）は従来のＤＦＢ型半導体レーザ
素子の製造方法の説明図である。
素子の製造方法の説明図である。
【図４】従来の他のＤＦＢ型半導体レーザ素子の断面図
である。
である。
２１ ｎ−ＩｎＰ基板 ２２ ｎ−ＩｎＰクラッド層 ２３ 活性層 ２４ ｐ−ＩｎＰクラッド層 ２５ ＩｎＰ層 ３１ ｐ−ＩｎＰ基板 ３２ ｐ−ＩｎＧａＡｓコンタクト層 ３３ ｐ−ＩｎＰクラッド層 ３４ ＳｉＯ2 膜 ４１ ｐ側電極 ４２ ｎ側電極
Claims (2)
- 【請求項１】 基板上に少なくとも活性層と表面を構成
するクラッド層を積層して第１の半導体積層基板を形成
し、また、基板上に少なくとも表面を構成するクラッド
層を積層して第２の半導体積層基板を形成し、次いで、
第１または第２の少なくとも一方の半導体積層基板の前
記クラッド層上に、周期的なパターンをなす誘電体膜を
形成し、次いで、前記第１および第２の半導体積層基板
の積層表面同士を重ね、熱処理により接合し、回折格子
を形成する工程を有することを特徴とする半導体レーザ
素子の製造方法。 - 【請求項２】 基板上に少なくとも第１クラッド層、活
性層および第２クラッド層が順次積層されており、第２
クラッド層には周期的なパターンを有する誘電体膜を含
む回折格子が設けられていることを特徴とする半導体レ
ーザ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21133496A JPH1056231A (ja) | 1996-08-09 | 1996-08-09 | 半導体レーザ素子の製造方法および半導体レーザ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21133496A JPH1056231A (ja) | 1996-08-09 | 1996-08-09 | 半導体レーザ素子の製造方法および半導体レーザ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056231A true JPH1056231A (ja) | 1998-02-24 |
Family
ID=16604242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21133496A Pending JPH1056231A (ja) | 1996-08-09 | 1996-08-09 | 半導体レーザ素子の製造方法および半導体レーザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019204814A (ja) * | 2018-05-21 | 2019-11-28 | 日本電信電話株式会社 | 半導体レーザ |
| JP2020098810A (ja) * | 2018-12-17 | 2020-06-25 | 日本電信電話株式会社 | 半導体レーザ |
-
1996
- 1996-08-09 JP JP21133496A patent/JPH1056231A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019204814A (ja) * | 2018-05-21 | 2019-11-28 | 日本電信電話株式会社 | 半導体レーザ |
| US12027818B2 (en) | 2018-05-21 | 2024-07-02 | Nippon Telegraph And Telephone Corporation | Semiconductor laser |
| JP2020098810A (ja) * | 2018-12-17 | 2020-06-25 | 日本電信電話株式会社 | 半導体レーザ |
| WO2020129585A1 (ja) * | 2018-12-17 | 2020-06-25 | 日本電信電話株式会社 | 半導体レーザ |
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