JPH10510969A - Ｃｍｏｓ出力バッファにおける電圧発振を減ずるための負帰還 - Google Patents

Abstract

(57)【要約】 ＣＭＯＳ出力バッファ回路は負帰還手段を含み、電圧発振を大幅に減少させる。バッファ回路は、プルアップトランジスタ（Ｐ１）と、プルダウントランジスタ（Ｎ１）と、第１の基準電圧発生器回路（４４）と、第２の基準電圧発生器回路（５４）と、第１の負帰還回路（４８）と、第２の負帰還回路（５８）とを含む。第１および第２の負帰還回路は、内部電源電位／接地電位ノードと、プルアップ／プルダウンドライバトランジスタのゲートとの間で結合され、これによってそれぞれ、過渡充電／放電電流の変化の速度を減ずる。

Description

【発明の詳細な説明】 ＣＭＯＳ出力バッファにおける電圧発振を減ずるための負帰還 発明の背景 １．発明の分野 この発明は、一般に高速高駆動出力バッファ回路に関し、特に大幅に電圧の発 振を減ずるための負帰還手段を含むＣＭＯＳ出力バッファに関する。 ２．先行技術の説明 関連技術分野においてはよく知られているように、エレクトロニクスやコンピ ュータ型機器の分野でディジタル論理回路は広く使用されている。特に、ディジ タル論理回路の使用の一例は、第１の集積回路装置のあるロジック型と第２の集 積回路装置の別のロジック型との間にインタフェース機能を提供することである 。出力バッファ回路はこのインタフェース機能にとって重要な構成要素である。 出力バッファ回路はイネーブルされると出力信号を提供するが、これは集積回路 の別の論理回路から受けたデータ入力信号の関数の１つである。 図１は、半導体集積回路チップ１２の一部として形成される典型的な出力バッ ファ１０の一部の簡略化された概略回路図を示す。出力バッファ１０は、それぞ れ第１および第２の電源パッド１８、２０の間に直列に接続されたプルアップト ランジスタ装置１４とプルダウントランジスタ装置１６とを含む。第１の電源パ ッド１８は、正電位または電圧ＶＣＣ（典型的な例では＋５．０ボルトにある） を供給され、これは寄生インダクタンスＬ２を有する引出線を介して、内部電源 電位ノードＶＬ２に接続している。Ｐチャネル電界効果トランジスタ１４のソー スもまた、ノードＶＬ２に接続している。寄生インダクタンスＬ２は、パッド１ ８自体とトランジスタ１４のソースをパッド１８に接続するのに用いられるボン ドワイヤとに付随するパッケージインダクタンスを表わす。第２の電源パッド２ ０は、接地電位ＶＳＳ（典型的な例では０ボルトにある）を供給され得るが、こ れは寄生インダクタンスＬ１を有する引出線を介して内部接地電位ノードＶＬ１ に接続している。Ｎチャネル電界効果トランジスタ１６のソースもまた、ノード ＶＬ１に接続している。寄生インダクタンスＬ１は、パッド２０自体とトランジ スタ１６のソースをパッド２０に接続するのに用いられるボンドワイヤとに付随 するパッケージインダクタンスを表わす。 トランジスタ１４および１６のトルイン同士は接続しており、さらに内部ノー ド２２と結合されている。内部ノード２２はまた、寄生インダクタンスＬ３を有 するリード接続を介して出力パッド２４に接続されている。寄生インダクタンス Ｌ３は、出力パッド２４自体と、トランジスタ１４、１６のドレインをパッド２ ４に接続するのに用いられるボンドワイヤとに付随するパッケージインダクタン スを表わす。バッファ回路１０のパッド２４の出力は、キャパシタＣＡＰにより 表わされる容量負荷を駆動するのに用いられ、パッド２４と接地電位ＶＳＳとの 間に接続されている。キャパシタＣＡＰは、出力パッドの見る、駆動されている すべての装置の個々のキャパシタンスとボードキャパシタンスとの合計である負 荷を規定する。 制御回路２６は、データ入力信号ＤＡＴＡＩＮを受けるため、ライン２８に第 １の入力を有し、イネーブル信号ＥＮＡＢＬＥを受けるため、ライン３０に第２ の入力を有する。制御回路２６のライン３２上の第１の制御信号EＮＵＰはＰチ ャネルプルアップトランジスタ１４のゲートに接続され、ライン３４上の第２の 制御信号ＥＮＤＮはＮチャネルプルダウントランジスタ１６のゲートに接続され る。 データ入力信号とイネーブル信号のロジックステートに依存して、プルアップ トランジスタ１４またはプルダウントランジスタ１６のいずれかは素早くオフさ れ、他方はオンされる。プルアップおよびプルダウントランジスタ装置のこのよ うなオフおよびオンへの急速切換えは、急な電流のサージを引き起こし、一般的 に電流スパイクとして知られるものを作り出す。この結果、内部ノード２２がハ イからローへの遷移をしているとき、発振あるいは誘導性リンギングが出力パッ ド２４に現われ、これは「接地バウンス」と呼ばれる。この「接地バウンス」は 、接地電位のアンダーシューティングとそれに続くその周囲の減衰する発振とし て規定される。これは高速出力バッファ回路の大きな問題である。インダクタン スの値が高ければ高いほど、またキャパシタンスの値が低ければ低いほど、「接 地バウンス」はひどくなる。 同様に、内部出力ノード２２がローからハイへの遷移をしているとき、発振ま たは誘導性リンギングが出力パッド２４に現われ、正電源電位をオーバシュート することになる。このオーバシュートはときに「電源バウンス」と呼ばれる。 また、そのような出力切換の間、プルアップおよびプルダウントランジスタ装 置からの充電電流および放電電流は、電源線および接地線のパッケージインダク タンスを通って流れ、内部電源電位ノードＶＬ２と内部接地電位ノードＶＬ１と において誘導性ノイズを引き起こす。これらの内部電源ノイズおよび接地ノイズ は好ましくない。なぜなら出力電圧レベル（ロジック「１」とロジック「０」） を劣化させ、出力バッファ回路および他の集積回路間でインタフェース問題を引 き起こすためである。 出力バッファ設計の先行技術では、必要とされる高速操作を損なうことなく、 好ましくない接地バウンスや電源ノイズおよび接地ノイズを最小限にするために 、多様な取組みがなされてきた。その技術の１つは、『バスにおける発振または リンギングを抑えるための高速バスドライバに用いるタイムバリアント駆動回路 』（“Time Variant Drive Circuit For High Speed Bus Driver To Limit Osci llation Or Ringing On A Bus”）と題された１９８９年１０月３１日発行の米 国特許第４，８７７，９８０号に記述、図解されている。この’９８０号特許が 開示するのは、ディジタルドライブ信号を修正し、バスドライバトランジスタの ゲートへの印加のためのタイムバリアント駆動信号を作り出して、バスのリンギ ングの振幅を減ずるようにしたドライブ回路である。ドライブ回路は、Ｐチャネ ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含み、それらはディ ジタルドライブ信号がＰチャネルトランジスタのソースとＮチャネルトランジス タのドレインとに同時に印加されるように接続されている。バスドライバトラン ジスタのゲートは、ＰチャネルトランジスタのトルインとＮチャネルトランジス タのソースとに接続されている。バイアス電圧はＰチャネルおよびＮチャネルト ランジスタのゲートの１つに印加され、そのため、ディジタルドライブ信号をド ライブ回路に印加すると、Ｎチャネルトランジスタが、ドライバトランジスタの ゲートに制限されたドライブ信号を急速に印加するようにさせ、さらに、Ｐチャ ネルトランジスタがドライバトランジスタのゲートに、徐々に増加するドライブ 信 号を印加するようにさせ、それによってバスの不快なリンギングを防ぐ。 第２の技術は、『最小の出力信号発振を提供する高速ＣＭＯＳバスドライバ回 路』（“High Speed CMOS Bus Driver Circuit That Provides Minimum Output Signal Oscillation”）と題された１９９４年６月１４日発行の米国特許第５， ３２１，３１９号に記述、例示されている。この '３１９号特許が開示するのは 、第１および第２のドライブトランジスタと、それぞれ第１および第２のドライ ブトランジスタに結合された第１および第２の基準電圧発生器とを含む、高速バ スドライバ回路である。基準電圧発生器は、第１および第２のドライブトランジ スタのゲートにおいて、あるしきい値レベルのクランプ電圧を提供し、さらに、 それぞれアップ信号およびダウン信号を駆動するための伝搬遅延を提供する役割 を果たす。図３（ａ）および３（ｂ）では、基準発生器は、負荷トランジスタと 複数の飽和した直列ドライバトランジスタとを含む、分圧器によって形成されて いる。図４（ａ）および４（ｂ）の別の実施例では、基準発生器は図３（ａ）お よび３（ｂ）のものからわずかに修正され、その基準発生器をカレントミラー構 成に変えるようになっている。この結果、バスドライブトランジスタのゲートに おいて、制御されたスルーレートとクランプ電圧とが提供され、バスにおける電 圧発振を最小限にする。 さらに、第３の技術は、『高速ＣＭＯＳ出力バッファ回路は出力信号発振と定 常状態電流を最小限にする』（“High Speed CMOS Output Buffer Circuit Mini mizes Output Signal Oscillation and Steady State Current”）と題された１ ９９３年９月２８日発行の米国特許第５，２４８，９０６号に示されている。こ の '９０６号特許が教示するのは、出力信号発振と定常状態電流を最小限にする ための高速出力バッファであり、これは第１および第２のドライバトランジスタ と、１対の基準電圧発生器と、出力電圧の制御されたランプを提供するための手 段と、出力発振が幾分か許容できるレベルにまでおさまった後、１対の基準発生 器を切るための手段とを含む。図３（ａ）および３（ｂ）では、図解の基準発生 器は '３１９号特許の図４（ｂ）および４（ａ）に示されているものに類似して いる。 上述の '９８０号、 '３１９号、および '９０６号特許は、すべて、この発明 と同じ譲受人に譲渡されており、ここに引用により援用する。この発明は前述の 特許に比べ、バスの電圧発振をさらに小さくするよう、かなりの改善がみられる 。これは内部電源電位／接地電位ノードとプルアップ／プルダウンドライブトラ ンジスタのゲートとの間に結合された、負帰還手段を提供することにより達成さ れる。 発明の概要 したがって、この発明の概括的な目的は、製造、組立が比較的簡単で経済的で ありながらも、先行技術の出力バッファ回路の不都合な点を克服した、電圧発振 が大幅に減じられたＣＭＯＳ出力バッファ回路を提供することである。 この発明の目的は、電圧発振が大幅に削減されたＣＭＯＳ出力バッファ回路を 提供することである。 この発明の他の目的は、プルアップトランジスタと関連する電源バウンス検知 回路と、プルダウントランジスタと関連する接地バウンス検知回路とを含む、Ｃ ＭＯＳ出力バッファ回路を提供することである。 この発明のさらに他の目的は、プルアップトランジスタのゲートにおける電圧 のスルーレートを減速するための第１の負帰還手段と、プルダウントランジスタ のゲートにおける電圧のスルーレートを減速するための第２の負帰還手段とを含 む、ＣＭＯＳ出力バッファ回路を提供することである。 これらの狙いや目的に従って、この発明は、出力ノードにおいて出力信号を提 供し、電圧発振が大幅に減らされた、ＣＭＯＳ出力バッファ回路を提供すること に関する。出力バッファ回路は、プルアップトランジスタと、プルダウントラン ジスタと、第１の基準電圧発生器回路と、第２の基準電圧発生器回路と、第１の 負帰還回路と、第２の負帰還回路とを含む。プルアップトランジスタの主電極の 一方は電源電位ノードに接続されており、主電極の他方は出力ノードに接続され ている。プルアップトランジスタのゲート電極は、出力ノードにおいてローの論 理レベルからハイの論理レベルへの遷移を起こすための第１の制御信号を受ける よう接続されている。プルダウントランジスタの主電極の一方は、出力ノードに 接続され、主電極の他方は接地電位ノードに接続されている。プルダウントラン ジスタのゲート電極は、出力ノードにおいてハイの論理レベルからローの論理レ ベルへの遷移を起こすための第２の制御信号を受けるよう接続されている。 第１の基準電圧発生器回路は、プルアップトランジスタのゲートへ第１のクラ ンプ電圧を発生するための、第１の負荷トランジスタを含む。第２の基準電圧回 路は、プルダウントランジスタのゲートへ第２のクランプ電圧を発生するための 、第２の負荷トランジスタを含む。第１の負帰還回路は、電源電位ノードにおい て発生する電圧発振に応答して、第１の負荷トランジスタのゲートへ第１の負帰 還信号を発生し、ローからハイへ遷移する間、プルアップトランジスタのゲート における電圧のスルーレートを減速させ、それによって電源電位ノードにおける 電圧発振を大幅に減ずる。第２の負帰還回路は、接地電位ノードにおいて発生す る電圧発振に応答して、第２の負荷トランジスタのゲートへ第２の負帰還信号を 発生し、ハイからローへ遷移する間、プルダウントランジスタのゲートにおいて 電圧のスルーレートを減速させ、それによって接地電位ノードにおける電圧発振 を大幅に減ずる。 図面の簡単な説明 この発明のこれらおよび他の目的および利点は、全体を通じて同じ参照番号が 対応する部分を示す添付の図面と関連して読まれると、次の詳細な説明からより 十分に明らかになるであろう。 図１は、ＰチャネルプルアップトランジスタおよびＮチャネルプルダウントラ ンジスタを利用する、先行技術の出力バッファ回路の簡略化されたブロック図で ある。 図２は、この発明の原理に従って構成されたＣＭＯＳ出力バッファ回路の概略 回路図である。 図３は、図２の電源バウンス検知回路のブロック図である。 図４は、図２の接地バウンス検知回路のブロック図である。 図５（ａ）は、図２の第１の基準電圧発生器回路の第１の実施例の図である。 図５（ｂ）は、図２の第１の基準電圧発生器回路の第２の実施例の図である。 図６（ａ）は、図２の第２の基準電圧発生器回路の第１の実施例の図である。 図６（ｂ）は、図２の第２の基準電圧発生器回路の第２の実施例の図である。 図７（ａ）および７（ｂ）は、図３の負の半波整流器の、それぞれ入力と出力 とにおける発振電圧波形を例示する図である。 図８（ａ）および８（ｂ）は、図４の正の半波整流器の、それぞれ入力と出力 とにおける発振電圧波形を例示する図である。 好ましい実施例の説明 図面を詳細に参照すると、図２では、この発明の原理に従って構成された、Ｃ ＭＯＳ出力バッファ回路１１０の概略回路図が示されている。ＣＭＯＳ出力バッ ファ回路１１０は、大型バスドライプのＰチャネルＭＯＳプルアップトランジス タＰ１と、大型バスドライブのＮチャネルＭＯＳプルダウントランジスタＮ１と によって形成されている。バッファ回路１１０は、出力容量負荷を素早く駆動す る能力を提供するが、プルアップおよびプルダウントランジスタＰ１およびＮ１ の切換状態によって、バスにおける電圧発振を最小にする。出力バッファ回路１ １０は、プルアップ回路１１２、プルダウン回路１１４、および制御回路１１６ を含む。 プルアップ回路１１２においては、プルアップトランジスタＰ１のソースは内 部電源電位ノードＣに接続されており、これは、パッケージインダクタンスＬ２ を有する引出線を介し、第１の電源ノード１１８に結合されている。第１の電源 ノード１１８は、正電位または電圧ＶＣＣを供給され、これは典型的には＋５． ０ボルトにある。プルダウン回路１１４においては、プルダウントランジスタＮ １のソースは内部接地電位ノードＤに接続され、これはパッケージインダクタン スＬ１を有する引出線を介し、第２の電源ノード１２０に結合されている。第２ の電源ノード１２０は、典型的には０ボルトにある接地電位ＶＳＳを供給される 。トランジスタＰ１およびＮ１のドレインは互いに接続され、さらに内部出力ノ ードＥに接続されており、これは、パッケージインダクタンスＬ３を有する引出 線を介し、出力ノードＡに結合されている。さらに、キャパシタＣＡＰによって 表わされる容量負荷は、出力ノードＡと接地電位ＶＳＳとの間に接続されている 。 制御回路１１６は、ライン３６にデータ入力信号ＤＡＴＡＩＮを受けるための 第１の入力と、ライン３８にイネーブル信号ＥＮＡＢＬＥを受けるための第２の 入力とを有する。制御回路１１６は、ライン４０に、プルアップ回路１１２を制 御するのに用いられる第１の制御信号ＥＮＵＰを発し、ライン４２に、プルダウ ン回路１１４を制御するのに用いられる第２の制御信号ＥＮＤＮを発する。出力 バッファ回路１１０は、ライン３６において受け取られたデータ入力信号に応答 して、出力信号を出力ノードＡに提供する。 プルアップ回路１１２はまた、ソースがプルアップトランジスタＰ１のゲート に接続され、ドレインが第１の制御信号ＥＮＵＰを受けるために接続された、Ｐ チャネルソース追従トランジスタＰ２を含む。トランジスタＰ２のゲートは第１ の電圧基準発生器回路４４に接続されている。電圧発生器回路４４は、負荷とし ての役割を果たすＮチャネルトランジスタ（Ｎ２）と、分圧器回路４６とで形成 されている。分圧器回路４６の一方端は供給電位ＶＣＣに接続され、その他方端 は、負荷トランジスタＮ２のドレインとソース追従トランジスタＰ２のゲートと に接続されている。 電圧基準発生器回路４４ａの第１の実施例の概略図は図５（ａ）に示されてい る。基準電圧発生器回路４４ａは、負荷トランジスタＮ２と直列の飽和したＰチ ャネルトランジスタＭＰ３…ＭＰ６とを含む。電圧基準発生器回路４４ｂの第２ の実施例の概略回路図は図５（ｂ）に示されている。基準電圧回路４４ｂは、カ レントミラートランジスタＭＰ４が加えられ、カレントミラー構成に変えられて いることを除いて、図５（ａ）に示されているものと実質的には同じである。注 意すべき点は、電圧基準発生器回路４４ａおよび４４ｂは、上述の '３１９号特 許の図３Ｂおよび図４Ｂに示されているものとよく似ていることであろう。しか しながら、先行技術特許の図３Ｂおよび４Ｂでは、負荷トランジスタＮ２のゲー トは接地電位に接続されており、このため負荷トランジスタは受動負荷装置のよ うに作用することになる。この先行技術特許とは異なり、この発明の図５（ａ） および５（ｂ）の負荷トランジスタＮ２のゲートは、電源バウンス検知回路４８ の出力に接続されており、このため負荷トランジスタＮ２は能動負荷装置として 機能することになる。 内部出力ノードＥがローからハイへの遷移をするときに電源バウンスを大幅に 減ずる、または除去するため、電源バウンス検知回路４８が提供され、これはプ ルアップトランジスタＰ１のゲートのゲートーソース電圧のスルーレートを減速 させ、過渡充電電流の変化の速度を減じ、それによって内部電流電位ノードＣに おける電圧発振を減ずる。この発明の好ましい実施例の図３では、電源バウンス 検知回路４８は、負の半波整流器回路５０および電圧増幅器回路５２を含む。負 帰還手段を規定する検知回路４８は、内部電源電位ノードＣにおいて、プルアッ プトランジスタＰ１のゲートへ電圧の負帰還を提供する。見てのとおり、ライン ５１の負の半波整流器回路５０の入力は内部電源電位ノードＣに接続されており 、これはプルアップトランジスタＰ１のソース電極に接続されており、電源バウ ンスの最悪の影響を受けやすい。ライン５３の半波整流器回路５０の出力は、電 圧増幅器回路５２の入力に接続されている。ライン５５の電圧増幅器回路の出力 は、負荷トランジスタＮ２のゲートまたは制御電極に接続されている。 負の半波整流器回路５０は好ましくはダイオードで形成され、図７（ａ）に描 かれている供給発振電圧の正の部分を切取るように作動的に接続されている。図 ７（ｂ）に示される整流器回路５０の出力は、電圧増幅器回路５２の入力に送り 込まれ、必要な負帰還の量に依存して望ましいレベルにまで発振信号を増幅する 。当業者には理解されるはずであるが、このような増幅がなくても望ましい量の 負帰還が達成されるときには、電圧増幅器回路は完全に取除かれてもよい。さら に、もし負帰還の量が大きすぎるなら、電圧増幅器回路の代わりに減衰器回路を 置くこともできるのは明らかであろう。電圧増幅器回路５５からのこの発振信号 は、次に、負荷トランジスタＮ２のゲートに直接送り込まれる。発振信号は負の 極性しか有さないため、負帰還を負荷トランジスタＮ２に供給するよう作用して ゲートドライブを減少させることになる。これに従い、ゲートドライブの量の減 少は、内部電源電位ノードＣにおいて経験される電源バウンスの量に比例するこ とになる。 同様に、プルダウン回路１１４は、また、ソースがプルダウントランジスタＮ １のゲートに接続され、トルインがライン４２において第２の制御信号ＥＮＤＮ 受けるように接続されている、Ｎチャネルソース追従トランジスタＮ３を含む。 トランジスタＮ３のゲートは、第２の電圧基準発生器回路５４に接続されている 。 電圧基準発生器回路５４は、負荷としての役割を果たすＰチャネルトランジスタ Ｐ３と、分圧器回路５６とで形成されている。分圧器回路５６の一方端は接地電 位ＶＳＳに接続され、他方端は、負荷トランジスタＰ３のソースと、ソース追従 トランジスタＮ３のゲートとに接続されている。 第２の電圧基準発生器回路５４ａの第１の実施例の概略回路図は、図６（ａ） に示されている。第２の電圧基準発生器回路５４ａは、負荷トランジスタＰ２と 、直列の飽和したＮチャネルトランジスタＭＮ３…ＭＮ６とを含む。第２の電圧 基準発生器回路５４ｂの第２の実施例の概略回路図は、図６（ｂ）に示されてい る。発生器回路５４ｂは、カレントミラートランジスタＭＮ４が加えられること により、カレントミラー構成に変えられていることを除いて、図６（ａ）のもの と実質的に同じものである。ここでも気付くべき点は、電圧基準発生器回路５４ ａおよび５４ｂは、上で参照した '３１９号特許の図３Ａおよび４Ａに示されて いるものとよく似ていることであろう。しかしながら、先行技術特許の図３Ａお よび４Ａでは、負荷トランジスタＰ３のゲートは接地電位に接続されており、こ のため負荷トランジスタは受動負荷装置のように作用することになる。この先行 技術特許とは異なり、この発明の図６（ａ）および図６（ｂ）の負荷トランジス タＰ３のゲートは、接地バウンス検知回路５８の出力に接続されており、このた め負荷トランジスタＰ３は能動負荷装置として機能する。 内部出力ノードＥがハイからローへの遷移をするときに、接地バウンスを大幅 に減らす、または除去するために、接地バウンス検知回路５８が提供され、これ はプルダウントランジスタＮ１のゲートのゲートーソース電圧のスルーレートを 減速させ、過渡放電電流の変化の速度を減じさせ、それによって内部接地電位ノ ードＤにおける電圧発振を減ずる。この発明の好ましい実施例の図４では、接地 バウンス検知回路５８は、正の半波整流器回路６０および電圧増幅器回路６２を 含む。負帰還手段を規定する接地バウンス検知回路は、内部接地電位ノードＤに おいてプルダウントランジスタＮ１のゲートへ電圧の負帰還を提供する。見ての とおり、ライン６１の正の半波整流器回路６０の入力は、内部接地電位ノードＤ に接続され、これはプルダウントランジスタＮ１のソース電極に接続されており 、接地バウンスの最悪の影響を受けやすい。ライン６３の整流器回路６０の出力 は、 電圧増幅器回路６２の入力に接続されている。ライン６５の電圧増幅器回路６２ の出力は、負荷トランジスタＰ３のゲート、または制御電極に接続されている。 正の半波整流器回路６０は、好ましくはダイオードで形成され、図８（ａ）に 描かれている、接地発振電圧の負の部分を切り取るために作動的に接続されてい る。図８（ｂ）に示される整流器回路６０の出力は、電圧増幅器回路６２の入力 に送り込まれ、必要な負帰還の量に依存して望ましいレベルにまで発振信号を増 幅する。再び当業者であれば理解されるはずであるが、このような増幅がなくて も望ましい量の負帰還が達成されるときには、電圧増幅器回路６２は完全に取除 かれてもよい。電圧増幅器回路６２からのこの発振信号は、次に、ライン６５を 介して負荷トランジスタＰ３のゲートへ直接送り込まれる。発振信号は正の極性 しか有さないため、負荷トランジスタＰ３に負帰還を提供するよう作用してゲー トドライブを減少させることになる。これに従い、ゲートドライブの量の減少は 、内部接地電位ノードＤにおいて経験される接地バウンスの量に比例することに なる。 この発明のＣＭＯＳ出力バッファ回路１１０の動作を理解してもらうために、 以下プルダウン動作を説明する。最初に、データ入力信号ＤＡＴＡＩＮはハイま たは論理「１」レベルにあり、イネーブル信号ＥＮＡＢＬＥもまたハイであり、 出力ノードＡはハイレベルにあると仮定する。さらに、ライン４０の第１の制御 信号ＥＮＵＰは、ローでプルアップトランジスタＰ１をターンオンし、ライン４ ２の第２の制御信号ＥＮＤＮは、ローでプルダウントランジスタＮ１をターンオ フすると仮定する。 データ入力信号ＤＡＴＡＩＮがハイからローへの遷移をするとき、第１の制御 信号はハイになり、プルアップトランジスタＰ１を素早くターンオフさせる。そ の直後、第２の制御信号もまたハイになり、プルダウントランジスタＮ１をター ンオンさせる。その結果、瞬間プルダウン電流（図８（ａ）の発振信号）が内部 接地電位ノードＤに発生する。接地バウンス検知回路５８の正の整流器回路６０ のため、正の発振電圧（図８ｂ）のみが、第２の基準電圧発生器回路５４の負荷 トランジスタＰ３のゲートに印加される。発振信号の接地バウンス振幅がピーク に達するとき、負荷トランジスタＰ３のゲートに印加されるゲート−ソース電圧 はその最小である。こうして、このことは負荷トランジスタＰ３の導通を弱くさ せ、ソース追従トランジスタＮ３のゲートの電圧を低下させる。その結果、ソー ス追従トランジスタＮ３もまた導通が弱くなり、大型バスプルダウントランジス タＮ１のゲートにおけるゲート−ソース電圧のスルーレートを減速することにな る。ゲート−ソース電圧の、こうした、より遅くより制御されたランプは、プル ダウントランジスタＮ１における過渡放電電流の変化の速度を減じ、それによっ て、その内部接地電位ノードＤの電圧発振を減ずる。 内部接地電位ノードＤの発振信号がますます減衰するにつれ、負荷トランジス タＰ３は、より大きなゲートドライブを回復する。さらに、発振信号が完全に静 まったとき、負荷トランジスタＰ３のゲートのゲート−ソース電圧は最大になる 。その結果、基準電圧発生器回路５４は、プルダウントランジスタＮ１のゲート においてクランプ電圧を提供することが可能となり、それによって内部接地電位 ノードＤにおけるいかなる付加的な電圧発振も防止することを容易にする。 プルアップ作用を起こさせるために、プルダウントランジスタＮ１は素早くタ ーンオフされ、プルアップトランジスタＰ１はそれからターンオンされる。同様 に、電源バウンス検知回路４８の負の半波整流器回路５０は、内部電源電位ノー ドＣにおいて発生する瞬間プルアップ電流（図７（ａ）の発振信号）を検知し、 負の発振電圧（図７ｂ）のみを、第１の基準電圧発生器回路４４の負荷トランジ スタＮ２のゲートに印加させるようにする。ここでも、負荷トランジスタＮ２の ゲートドライブとソース追従トランジスタＰ２のゲートドライブとは、減少させ られ、そのため大型バスドライブプルアップトランジスタＰ１のゲートにおける ゲート−ソース電圧のスルーレートは減速され、それによって内部電源電位ノー ドＣの電圧発振を減ずる。 前述の詳細な説明から、この発明が出力ノードで出力信号を提供する、大幅に 電圧発振が減少されたＣＭＯＳ出力バッファ回路を提供するのがわかるであろう 。この発明の出力バッファ回路は、プルアップトランジスタ、プルダウントラン ジスタ、第１の基準電圧発生器回路、第２の基準電圧発生器回路、第１の負帰還 回路、および第２の負帰還回路を含む。第１および第２の負帰還回路は、内部電 源電位／接地電位ノードと、プルアップ／プルダウン駆動トランジスタのゲート と の間に結合されており、それぞれ過渡充電／放電電流の変化の速度を減速するよ うになっている。 現在この発明の好ましい実施例とみなされているものを図解し説明したが、さ まざまな変更や修正がなされる可能性があり、この発明の真の範囲から逸脱する ことなくその要素が均等物によって置換され得ることが、当業者には理解される だろう。さらに、この発明の中心の範囲から逸脱することなく、この発明の教示 を特定の状況や材料に適合させるよう数多くの修正がなされることもあろう。し たがって、この発明を実施するために最良な方法として考えられた、開示された 特定の実施例に限ることは意図するところではなく、この発明が添付の請求の範 囲の内に入るすべての実施例を含むことが意図される。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９６年１１月２８日 【補正内容】 と同じ譲受人に譲渡されており、ここに引用により援用する。 ＵＳ−Ａ−４７８２２５２が開示するのは、ＣＭＯＳ出力バッファと共に用い るための、先行技術の出力電流制御回路であり、これはプルダウントランジスタ の最大短絡電流を制限するための可変抵抗装置を含み、これによって接地バウン スノイズを減ずる。帰還抵抗器は、システム接地基準線において発生する基準電 圧を検知するのに用いられ、可変抵抗装置の抵抗を制御する。この発明は前述の 特許に比べ、バスの電圧発振をさらに小さくするよう、かなりの改善がみられる 。これは内部電源電位／接地電位ノードとプルアップ／プルダウンドライブトラ ンジスタのゲートとの間に結合された、負帰還手段を提供することにより達成さ れる。 発明の概要 したがって、この発明の概括的な目的は、製造、組立が比較的簡単で経済的で ありながらも、先行技術の出力バッファ回路の不都合な点を克服した、電圧発振 が大幅に減じられたＣＭＯＳ出力バッファ回路を提供することである。 この発明の目的は、電圧発振が大幅に削減されたＣＭＯＳ出力バッファ回路を 提供することである。 この発明の他の目的は、プルアップトランジスタと関連する電源バウンス検知 回路と、プルダウントランジスタと関連する接地バウンス検知回路とを含む、Ｃ ＭＯＳ出力バッファ回路を提供することである。 この発明のさらに他の目的は、プルアップトランジスタのゲートにおける電圧 のスルーレートを減速するための第１の負帰還手段と、プルダウントランジスタ のゲートにおける電圧のスルーレートを減速するための第２の負帰還手段とを含 む、ＣＭＯＳ出力バッファ回路を提供することである。 これらの狙いや目的に従って、この発明は、出力ノードにおいて出力信号を提 供し、電圧発振が大幅に減らされた、ＣＭＯＳ出力バッファ回路を提供すること に関する。出力バッファ回路は、プルアップトランジスタと、プルダウントラン ジスタと、第１の基準電圧発生器回路と、第２の基準電圧発生器回路と、第１の 負帰還回路と、第２の負帰還回路とを含む。プルアップトランジスタの主電極の 一方は電源電位ノードに接続されており、主電極の他方は出力ノードに接続され ている。プルアップトランジスタのゲート電極は、出力ノードにおいてローの論 理レベルからハイの論理レベルへの遷移を起こすための第１の制御信号を受ける よう接続されている。プルダウントランジスタの主電極の一方は、出力ノードに 接続され、主電極の他方は接地電位ノードに接続されている。プルダウントラン 請求の範囲 １．出力ノードで出力信号を提供するための、大幅に電圧発振が減少した、ＣＭ ＯＳ出力バッファ回路であって、 主電極の一方が電源電位ノードに接続され、主電極の他方が出力ノードに接続 された、プルアップトランジスタ（Ｐ１）を含み、前記プルアップトランジスタ のゲート電極は、第１の制御信号を受けるよう接続され、出力ノードにおいてロ ーの論理レベルからハイの論理レベルへの遷移を起こし、 前記ＣＭＯＳ出力バッファ回路はさらに、 主電極の一方が出力ノードに接続され、主電極の他方が接地電位ノードに接続 された、プルダウントランジスタ（Ｎ１）を含み、前記プルダウントランジスタ のゲート電極は、第２の制御信号を受けるよう接続され、出力ノードにおいてハ イの論理レベルからローの論理レベルへの遷移を起こし、 前記ＣＭＯＳ出力バッファ回路はさらに、 第１の負荷トランジスタ（Ｐ３）を含み前記プルダウントランジスタのゲート へ第１のクランプ電圧を発生するための、第１の基準電圧発生器手段（５４）と 、 接地電位ノードにおいて発生する電圧発振に応答して、前記第１の負荷トラン ジスタのゲートへ第１の負帰還信号を発生して、ハイからローへの遷移の間、前 記プルダウントランジスタのゲートの電圧のスルーレートを減速させ、それによ って接地電位ノードにおける電圧発振を大幅に減ずるための、第１の負帰還手段 とを含み、 前記第１の基準電圧発生器手段（５４）は、一方端が接地電位に接続され他方 端が第１の負荷トランジスタ（Ｐ３）に接続された第１の分圧器回路（５６）を 含むことを特徴とする、ＣＭＯＳ出力バッファ回路。 ２．前記プルアップトランジスタは、ＰチャネルＭＯＳトランジスタである、請 求項１に記載のＣＭＯＳ出力バッファ回路。 ３．前記プルダウントランジスタは、ＮチャネルＭＯＳトランジスタである、請 求項１に記載のＣＭＯＳ出力バッファ回路。 ４．前記基準電圧発生器手段（５４）は、カレントミラー構成に結合されている 、請求項１に記載のＣＭＯＳ出力バッファ回路。 ５．前記第１の負帰還手段は、正の半波整流器回路（６０）および第１の電圧増 幅器回路（６２）により形成される接地バウンス検知回路（５８）を含み、前記 正の整流器回路（６０）の入力は、接地電位ノードおよび出力に接続され、前記 第１の電圧増幅器回路の入力は、前記正の整流器回路の出力に接続され、前記第 １の電圧増幅器回路の出力は、前記第１の負荷トランジスタ（Ｐ３）のゲートに 接続されている、請求項１に記載のＣＭＯＳ出力バッファ回路。 ６．ＣＭＯＳ出力バッファ回路であって、さらに 第２の負荷トランジスタ（Ｎ２）を含み前記プルアップトランジスタのゲート へ第２のクランプ電圧を発生する、第２の基準電圧発生器手段（４４）と、 電源電位ノードにおいて発生する電圧発振に応答して、前記負荷トランジスタ のゲートへ第２の負帰還信号を発生し、ローからハイへの遷移の間、前記プルア ップトランジスタのゲートの電圧のスルーレートを減速してこれによって電源電 位ノードにおける電圧発振を大幅に減じるための第２の負帰還手段とを含み、 前記第２の基準電圧発生器手段（４４）は、一方端が電源電位に接続され、他 方端が第２の負荷トランジスタ（Ｎ２）に接続されている第２の分圧器回路（４ ６）を含む、請求項１に記載のＣＭＯＳ出力バッファ回路。 ７．前記プルアップトランジスタはＰチャネルＭＯＳトランジスタである、請求 項６に記載のＣＭＯＳ出力バッファ回路。 ８．前記プルダウントランジスタはＮチャネルＭＯＳトランジスタである、請求 項６に記載のＣＭＯＳ出力バッファ回路。 ９．前記第１の基準電圧発生器手段（５４）は、一方端が接地電位に接続され他 方端が第１の負荷トランジスタ（Ｐ３）に接続された第１の分圧器回路（５６） を含む、請求項６に記載のＣＭＯＳ出力バッファ回路。 １０．前記第１の基準電圧発生器手段（５４）はカレントミラー構成に結合され た、請求項６に記載のＣＭＯＳ出力バッファ回路。 １１．前記第２の基準電圧発生器手段（４４）はカレントミラー構成に結合され た、請求項９に記載のＣＭＯＳ出力バッファ回路。 １２．前記第２の負帰還手段は、負の半波整流器回路（５０）および第２の電圧 増幅器回路（５２）によって形成された電源バウンス検知回路を含み、前記負の 整流器回路の入力は内部電源ノードおよび出力に接続され、前記第２の電圧増幅 器回路の入力は前記負の整流器回路に接続され、前記第２の電圧増幅器回路の出 力は前記第２の負荷トランジスタ（Ｎ２）のゲートに接続されている、請求項６ に記載のＣＭＯＳ出力バッファ回路。 １３．前記第２の基準電圧発生器手段（４４）は、一方端が電源電位に接続され 他方端が第２の負荷トランジスタ（Ｎ２）に接続された第２の分圧器回路（４６ ）を含む、請求項９に記載のＣＭＯＳ出力バッファ回路。

Claims (1)

1. 【特許請求の範囲】 １．出力ノードで出力信号を提供するための、大幅に電圧発振が減少した、ＣＭ ＯＳ出力バッファ回路であって、 主電極の一方が電源電位ノードに接続され、主電極の他方が出力ノードに接続 された、プルアップトランジスタ（Ｐ１）を含み、前記プルアップトランジスタ のゲート電極は、第１の制御信号を受けるよう接続され、出力ノードにおいてロ ーの論理レベルからハイの論理レベルへの遷移を起こし、 前記ＣＭＯＳ出力バッファ回路はさらに、 主電極の一方が出力ノードに接続され、主電極の他方が接地電位ノードに接続 された、プルダウントランジスタ（Ｎ１）を含み、前記プルダウントランジスタ のゲート電極は、第２の制御信号を受けるよう接続され、出力ノードにおいてハ イの論理レベルからローの論理レベルへの遷移を起こし、 前記ＣＭＯＳ出力バッファ回路はさらに、 第１の負荷トランジスタ（Ｎ２）を含み前記プルアップトランジスタのゲート へ第１のクランプ電圧を発生するための、第１の基準電圧発生器手段（４４）と 、 第２の負荷トランジスタ（Ｐ３）を含み前記プルダウントランジスタのゲート へ第２のクランプ電圧を発生するための、第２の基準電圧発生器手段（５４）と 、 電源電位ノードにおいて発生する電圧発振に応答して、前記負荷トランジスタ のゲートへ第１の負帰還信号を発生し、ローからハイへの遷移の間、前記プルア ップトランジスタのゲートの電圧のスルーレートを減速させ、それによって電源 電位ノードの電圧発振を大幅に減ずるための、第１の負帰還手段（４８）と、 接地電位ノードにおいて発生する電圧発振に応答して、前記第２の負荷トラン ジスタのゲートへ第２の負帰還信号を発生して、ハイからローへの遷移の間、前 記プルダウントランジスタのゲートの電圧のスルーレートを減速させ、それによ って接地電位ノードにおける電圧発振を大幅に減ずるための、第２の負帰還手段 （５８）とを含む、ＣＭＯＳ出力バッファ回路。 ２．前記プルアップトランジスタは、ＰチャネルＭＯＳトランジスタである、請 求項１に記載のＣＭＯＳ出力バッファ回路。 ３．前記プルダウントランジスタは、ＮチャネルＭＯＳトランジスタである、請 求項２に記載のＣＭＯＳ出力バッファ回路。 ４．前記第１の基準電圧発生器手段（４４）は、一方端が電源電位に接続され、 他方端が第１の負荷トランジスタ（Ｎ２）に接続された第１の分圧器回路を含む 、請求項１に記載のＣＭＯＳ出力バッファ回路。 ５．前記第２の基準電圧発生器手段（５４）は、一方端が接地電位に接続され、 他方端が第２の負荷トランジスタ（Ｐ３）に接続された第２の分圧器回路を含む 、請求項４に記載のＣＭＯＳ出力バッファ回路。 ６．前記第１の基準電圧発生器手段（４４）は、カレントミラー構成に結合され ている、請求項４に記載のＣＭＯＳ出力バッファ回路。 ７．前記第２の基準電圧発生器手段（５４）は、カレントミラー構成に結合され ている、請求項５に記載のＣＭＯＳ出力バッファ回路。 ８．前記第１の負帰還手段（４８）は、負の半波整流器回路（５０）および第１ の電圧増幅器回路（５２）によって形成される供給バウンス検知回路を含み、前 記負の整流器回路の入力は、内部電源および出力に接続されており、前記電圧増 幅器回路の入力は前記負の整流器回路出力に接続され、前記電圧増幅器回路の出 力は前記第１の負荷トランジスタ（Ｎ２）のゲートに接続されている、請求項１ に記載のＣＭＯＳ出力バッファ回路。 ９．前記第２の負帰還手段（５８）は、正の半波整流器回路（６０）および第２ の電圧増幅器回路（６２）によって形成される接地バウンス検知回路を含み、前 記正の整流器回路（６０）の入力は、接地電位ノードおよび出力に接続され、前 記第２の電圧増幅器回路の入力は前記正の整流器回路の出力に接続され、前記第 ２の電圧増幅器回路の出力は前記負荷トランジスタ（Ｐ３）のゲートに接続され ている、請求項８に記載のＣＭＯＳ出力バッファ回路。 １０．出力ノードで出力信号を提供するための、大幅に電圧発振が減少した、Ｃ ＭＯＳ出力バッファ回路であって、 主電極の一方が電源電位ノードに接続され、主電極の他方が出力ノードに接続 された、プルアップトランジスタ（Ｐ１）を含み、前記プルアップトランジスタ のゲート電極は、第１の制御信号を受けるよう接続され、出力ノードにおいてロ ーの論理レベルからハイの論理レベルへの遷移を起こし、 前記ＣＭＯＳ出力バッファ回路はさらに、 主電極の一方が出力ノードに接続され、主電極の他方が接地電位ノードに接続 された、プルダウントランジスタ（Ｎ１）を含み、前記プルダウントランジスタ のゲート電極は、第２の制御信号を受けるよう接続され、出力ノードにおいてハ イの論理レベルからローの論理レベルへの遷移を起こし、 前記ＣＭＯＳ出力バッファ回路はさらに、 負荷トランジスタ（Ｐ３）を含み前記プルダウントランジスタのゲートへクラ ンプ電圧を発生するための、基準電圧発生器手段（５４）と、さらに、 接地電位ノードにおいて発生する電圧発振に応答して、前記負荷トランジスタ のゲートへ負帰還信号を発生し、ハイからローへの遷移の間、前記プルダウント ランジスタのゲートの電圧のスルーレートを減速して、それによって接地電位ノ ードにおける電圧発振を大幅に減ずるための、負帰還手段（５８）とを含む、Ｃ ＭＯＳ出力バッファ回路。 １１．前記プルアップトランジスタはＰチャネルＭＯＳトランジスタである、請 求項１０に記載のＣＭＯＳ出力バッファ回路。 １２．前記プルダウントランジスタはＮチャネルＭＯＳトランジスタである、請 求項１１に記載のＣＭＯＳ出力バッファ回路。 １３．前記基準電圧発生器手段（５４）は、一方端が接地電位に接続され、他方 端が負荷トランジスタ（Ｐ３）に接続された分圧器回路（５６）を含む、請求項 １０に記載のＣＭＯＳ出力バッファ回路。 １４．前記基準電圧発生器手段（５４）はカレントミラー構成に結合された、請 求項１３に記載のＣＭＯＳ出力バッファ回路。 １５．前記負帰還手段（５４）は、正の半波整流器回路（６０）および電圧増幅 器回路（６２）によって形成される接地バウンス検知回路（５８）を含み、前記 正の整流器回路（６０）の入力は接地電位ノードおよび出力に接続され、前記電 圧増幅器回路の入力は、前記正の整流器回路の出力に接続され、前記電圧増幅器 回路の出力は前記負荷トランジスタ（Ｐ３）のゲートに接続されている、請求項 １０に記載のＣＭＯＳ出力バッファ回路。 １６．出力ノードで出力信号を提供するための、大幅に電圧発振が減少した、Ｃ ＭＯＳ出力バッファ回路であって、 出力ノードにおいてローの論理レベルからハイの論理レベルへの遷移を起こす ためのプルアップトランジスタ手段と、 出力ノードにおいてハイの論理レベルからローの論理レベルへの遷移を起こす ためのプルダウントランジスタ手段と、 ローからハイへの遷移の間、前記プルアップトランジスタ手段における過渡充 電電流の変化の速度を減速して、これによって電源電位ノードにおける電圧発振 を大幅に減ずるための第１の負帰還手段と、 ハイからローへの遷移の間、前記プルダウントランジスタ手段における過渡放 電電流の変化の速度を減速して、それによって接地電位ノードにおける電圧発振 を大幅に減ずるための第２の負帰還手段とを含む、ＣＭＯＳ出力バッファ回路。 １７．前記プルアップトランジスタ手段はＰチャネルＭＯＳトランジスタを含む 、請求項１６に記載のＣＭＯＳ出力バッファ回路。 １８．前記プルダウントランジスタ手段はＮチャネルＭＯＳトランジスタを含む 、請求項１７に記載のＣＭＯＳ出力バッファ回路。 １９．前記第１の負帰還手段は、負の半波整流器回路（５０）および第１の電圧 増幅器回路（５２）によって形成される供給バウンス検知回路（４８）を含み、 前記負の整流器回路の入力は内部電源ノードおよび出力に接続されており、前記 電圧増幅器回路の入力は前記負の整流器回路の出力に接続され、前記電圧増幅器 回路の出力は第１の負荷トランジスタ（Ｎ２）のゲートに接続されている、請求 項１６に記載のＣＭＯＳ出力バッファ回路。 ２０．前記第２の負帰還手段は、正の半波整流器回路（６０）および第２の電圧 増幅器回路（６２）により形成される接地バウンス検知回路（５８）を含み、前 記正の整流器回路（６０）の入力は接地電位ノードおよび出力に接続され、前記 第２の電圧増幅器回路の入力は前記正の整流器回路の出力に接続され、前記第２ の電圧増幅器回路の出力は第２の負荷トランジスタ（Ｐ３）のゲートに接続され ている、請求項１９に記載のＣＭＯＳ出力バッファ回路。