JPH1050676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1050676A JPH1050676A JP20801896A JP20801896A JPH1050676A JP H1050676 A JPH1050676 A JP H1050676A JP 20801896 A JP20801896 A JP 20801896A JP 20801896 A JP20801896 A JP 20801896A JP H1050676 A JPH1050676 A JP H1050676A
- Authority
- JP
- Japan
- Prior art keywords
- ashing
- film
- photoresist
- temperature
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 アッシング中に下地のシリコン基板や多結晶
シリコン膜がエッチングされ難い半導体装置の製造方法
を得る。 【解決手段】 シリコン基板１または多結晶シリコン膜
上の絶縁膜２の所定の部分をフォトレジスト３で覆い、
絶縁膜２のフォトレジストで覆われていない部分４を、
炭素とフッ素を含むエッチングガスを使用するドライエ
ッチングによって除去し、温度を１００℃以下に制御し
ながら、表面に堆積したフロロカーボン膜６とフォトレ
ジスト３を少なくとも酸素ガスを用いたアッシングによ
って除去するものである。
シリコン膜がエッチングされ難い半導体装置の製造方法
を得る。 【解決手段】 シリコン基板１または多結晶シリコン膜
上の絶縁膜２の所定の部分をフォトレジスト３で覆い、
絶縁膜２のフォトレジストで覆われていない部分４を、
炭素とフッ素を含むエッチングガスを使用するドライエ
ッチングによって除去し、温度を１００℃以下に制御し
ながら、表面に堆積したフロロカーボン膜６とフォトレ
ジスト３を少なくとも酸素ガスを用いたアッシングによ
って除去するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁膜のドライ
エッチングを用いて作製される半導体装置の製造方法に
関するものである。
エッチングを用いて作製される半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】従来のシリコン基板上に形成した絶縁膜
のパターン形成工程の一例を図４を用いて説明する。図
４（ａ）に示すように、シリコン基板１１上に酸化シリ
コン膜や窒化シリコン膜などの絶縁膜１２を成長させた
後、前記絶縁膜１２上の所定の部分をフォトレジスト１
３で覆う。この後、炭素とフッ素を含む、例えば、ＣＦ
4 とＣＨＦ3 の混合ガスをエッチングガスとして使用し
て、ドライエッチングを実施し、前記絶縁膜１２のフォ
トレジスト１３で覆われていない部分１４を除去する。
前記ドライエッチング時に、図４（ｂ）に示すように、
被加工基板１５の表面に炭素とフッ素を含む重合膜であ
るフロロカーボン膜１６が堆積する。この後、前記フォ
トレジスト１３および前記フロロカーボン膜１６を酸素
ガスを使用するアッシングによって除去する。この時、
アッシング速度を高くするために、通常、被加工基板１
５の温度を１５０℃から２５０℃の高温に制御してい
た。
のパターン形成工程の一例を図４を用いて説明する。図
４（ａ）に示すように、シリコン基板１１上に酸化シリ
コン膜や窒化シリコン膜などの絶縁膜１２を成長させた
後、前記絶縁膜１２上の所定の部分をフォトレジスト１
３で覆う。この後、炭素とフッ素を含む、例えば、ＣＦ
4 とＣＨＦ3 の混合ガスをエッチングガスとして使用し
て、ドライエッチングを実施し、前記絶縁膜１２のフォ
トレジスト１３で覆われていない部分１４を除去する。
前記ドライエッチング時に、図４（ｂ）に示すように、
被加工基板１５の表面に炭素とフッ素を含む重合膜であ
るフロロカーボン膜１６が堆積する。この後、前記フォ
トレジスト１３および前記フロロカーボン膜１６を酸素
ガスを使用するアッシングによって除去する。この時、
アッシング速度を高くするために、通常、被加工基板１
５の温度を１５０℃から２５０℃の高温に制御してい
た。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
の半導体装置の製造方法では、アッシング時に被加工基
板１５の温度が１５０℃から２５０℃と高温に制御され
ているため、被加工基板１５の表面に堆積したフロロカ
ーボン膜１６から発生するフッ素ラジカルによって、図
４（ｃ）に示すように、下地のシリコン基板１１がエッ
チングされるため、接合リークやコンタクト不良などが
起こり易く、信頼性上の課題があった。
の半導体装置の製造方法では、アッシング時に被加工基
板１５の温度が１５０℃から２５０℃と高温に制御され
ているため、被加工基板１５の表面に堆積したフロロカ
ーボン膜１６から発生するフッ素ラジカルによって、図
４（ｃ）に示すように、下地のシリコン基板１１がエッ
チングされるため、接合リークやコンタクト不良などが
起こり易く、信頼性上の課題があった。
【０００４】この発明の目的は、アッシング中に下地の
シリコン基板や多結晶シリコン膜がエッチングされ難い
半導体装置の製造方法を提供することである。
シリコン基板や多結晶シリコン膜がエッチングされ難い
半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、シリコン基板または多結晶シリコン膜
上の絶縁膜の所定の部分をフォトレジストで覆い、絶縁
膜のフォトレジストで覆われていない部分を、炭素とフ
ッ素を含むエッチングガスを使用するドライエッチング
によって除去し、温度を１００℃以下に制御しながら、
表面に堆積したフロロカーボン膜とフォトレジストを少
なくとも酸素ガスを用いたアッシングによって除去する
ものである。
置の製造方法は、シリコン基板または多結晶シリコン膜
上の絶縁膜の所定の部分をフォトレジストで覆い、絶縁
膜のフォトレジストで覆われていない部分を、炭素とフ
ッ素を含むエッチングガスを使用するドライエッチング
によって除去し、温度を１００℃以下に制御しながら、
表面に堆積したフロロカーボン膜とフォトレジストを少
なくとも酸素ガスを用いたアッシングによって除去する
ものである。
【０００６】請求項１記載の半導体装置の製造方法によ
ると、アッシング中の温度を１００℃以下の低温に制御
するため、フロロカーボン膜から発生するフッ素ラジカ
ルによるシリコンのエッチング速度が非常に遅くなり、
下地のシリコン基板または多結晶シリコン膜がエッチン
グされ難くなる。請求項２記載の半導体装置の製造方法
は、シリコン基板または多結晶シリコン膜上の絶縁膜の
所定の部分をフォトレジストで覆い、絶縁膜のフォトレ
ジストで覆われていない部分を、炭素とフッ素を含むエ
ッチングガスを使用するドライエッチングによって除去
し、温度を１００℃以下に制御しながら、表面に堆積し
たフロロカーボン膜を少なくとも酸素ガスを用いたアッ
シングによって除去し、温度を１５０℃から２５０℃ま
での任意の温度に上昇させ、フォトレジストを少なくと
も酸素ガスを用いたアッシングによって除去するもので
ある。
ると、アッシング中の温度を１００℃以下の低温に制御
するため、フロロカーボン膜から発生するフッ素ラジカ
ルによるシリコンのエッチング速度が非常に遅くなり、
下地のシリコン基板または多結晶シリコン膜がエッチン
グされ難くなる。請求項２記載の半導体装置の製造方法
は、シリコン基板または多結晶シリコン膜上の絶縁膜の
所定の部分をフォトレジストで覆い、絶縁膜のフォトレ
ジストで覆われていない部分を、炭素とフッ素を含むエ
ッチングガスを使用するドライエッチングによって除去
し、温度を１００℃以下に制御しながら、表面に堆積し
たフロロカーボン膜を少なくとも酸素ガスを用いたアッ
シングによって除去し、温度を１５０℃から２５０℃ま
での任意の温度に上昇させ、フォトレジストを少なくと
も酸素ガスを用いたアッシングによって除去するもので
ある。
【０００７】請求項２記載の半導体装置の製造方法によ
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。また、フォトレジ
ストを１５０℃から２５０℃といった高温でアッシング
により除去できるため、アッシング速度が高くなり、ア
ッシング時間を短縮することができる。
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。また、フォトレジ
ストを１５０℃から２５０℃といった高温でアッシング
により除去できるため、アッシング速度が高くなり、ア
ッシング時間を短縮することができる。
【０００８】請求項３記載の半導体装置の製造方法は、
シリコン基板または多結晶シリコン膜上の絶縁膜の所定
の部分をフォトレジストで覆い、絶縁膜のフォトレジス
トで覆われていない部分を、炭素とフッ素を含むエッチ
ングガスを使用するドライエッチングによって除去し、
温度を１００℃以下から連続的に上昇させながら、表面
に堆積したフロロカーボン膜とフォトレジストを少なく
とも酸素ガスを用いたアッシングによって除去するもの
である。
シリコン基板または多結晶シリコン膜上の絶縁膜の所定
の部分をフォトレジストで覆い、絶縁膜のフォトレジス
トで覆われていない部分を、炭素とフッ素を含むエッチ
ングガスを使用するドライエッチングによって除去し、
温度を１００℃以下から連続的に上昇させながら、表面
に堆積したフロロカーボン膜とフォトレジストを少なく
とも酸素ガスを用いたアッシングによって除去するもの
である。
【０００９】請求項３記載の半導体装置の製造方法によ
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。また、被加工基板
の温度を連続的に上昇させることで、フォトレジストを
高温下でアッシングにより除去できるため、アッシング
速度が高くなり、アッシング時間を短縮することができ
る。
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。また、被加工基板
の温度を連続的に上昇させることで、フォトレジストを
高温下でアッシングにより除去できるため、アッシング
速度が高くなり、アッシング時間を短縮することができ
る。
【００１０】
第１の実施の形態 この発明の第１の実施の形態について、図１を用いて説
明する。まず、図１（ａ）に示すように、シリコン基板
１上に酸化シリコン膜（絶縁膜）２を成長させた後、酸
化シリコン膜２の所定の部分をフォトレジスト３で覆
う。この後、酸化シリコン膜２のフォトレジスト３で覆
われていない部分４をＣＦ 4 とＣＨＦ3 の混合ガスをエ
ッチングガスとするドライエッチングにより除去する。
本実施の形態では、ガス圧力１３３ｐａ、ＲＦパワー１
ｋＷの条件下で行った。このとき、図１（ｂ）に示すよ
うに、被加工基板５の表面にフロロカーボン膜６が堆積
する。
明する。まず、図１（ａ）に示すように、シリコン基板
１上に酸化シリコン膜（絶縁膜）２を成長させた後、酸
化シリコン膜２の所定の部分をフォトレジスト３で覆
う。この後、酸化シリコン膜２のフォトレジスト３で覆
われていない部分４をＣＦ 4 とＣＨＦ3 の混合ガスをエ
ッチングガスとするドライエッチングにより除去する。
本実施の形態では、ガス圧力１３３ｐａ、ＲＦパワー１
ｋＷの条件下で行った。このとき、図１（ｂ）に示すよ
うに、被加工基板５の表面にフロロカーボン膜６が堆積
する。
【００１１】この後、フォトレジスト３および被加工基
板５の表面に堆積したフロロカーボン膜６を酸素ガスを
使用したアッシングにより除去する。アッシングには枚
葉式のアッシング装置を使用する。被加工基板５を設置
するステージの温度を１００℃以下に制御する。本実施
の形態では、８０℃とした。被加工基板５を処理室に導
入した後、酸素ガスを導入し、プラズマを発生（本実施
の形態では、ガス圧力１３３ｐａ、ＲＦパワー５００
Ｗ）させ、図１（ｃ）に示すように、被加工基板５の表
面に堆積したフロロカーボン膜６とフォトレジスト３を
完全にアッシングによって除去する。
板５の表面に堆積したフロロカーボン膜６を酸素ガスを
使用したアッシングにより除去する。アッシングには枚
葉式のアッシング装置を使用する。被加工基板５を設置
するステージの温度を１００℃以下に制御する。本実施
の形態では、８０℃とした。被加工基板５を処理室に導
入した後、酸素ガスを導入し、プラズマを発生（本実施
の形態では、ガス圧力１３３ｐａ、ＲＦパワー５００
Ｗ）させ、図１（ｃ）に示すように、被加工基板５の表
面に堆積したフロロカーボン膜６とフォトレジスト３を
完全にアッシングによって除去する。
【００１２】このように構成された半導体装置の製造方
法によると、アッシング中の被加工基板５の温度を１０
０℃以下の低温に制御するため、フロロカーボン膜６か
ら発生するフッ素ラジカルによるシリコンのエッチング
速度が非常に遅くなり、図１（ｃ）に示すように、下地
のシリコン基板１は、ほとんどエッチングされない。よ
って、接合リーク、コンタクト不良等の問題がなくな
り、絶縁膜２のドライエッチングを用いて作製される半
導体装置の信頼性を大幅に改善できる。
法によると、アッシング中の被加工基板５の温度を１０
０℃以下の低温に制御するため、フロロカーボン膜６か
ら発生するフッ素ラジカルによるシリコンのエッチング
速度が非常に遅くなり、図１（ｃ）に示すように、下地
のシリコン基板１は、ほとんどエッチングされない。よ
って、接合リーク、コンタクト不良等の問題がなくな
り、絶縁膜２のドライエッチングを用いて作製される半
導体装置の信頼性を大幅に改善できる。
【００１３】第２の実施の形態 この発明の第２の実施の形態について図２に基づいて説
明する。まず、図２（ａ）に示すように、シリコン基板
１上に酸化シリコン膜２を成長させた後、酸化シリコン
膜２の所定の部分をフォトレジスト３で覆う。この後、
酸化シリコン膜２のフォトレジスト３で覆われていない
部分４を、図２（ｂ）に示すようにＣＦ4 とＣＨＦ3 の
混合ガスをエッチングガスとするドライエッチングによ
り除去した後、被加工基板５を設置するステージの温度
を１００℃以下に制御（本実施の形態では８０℃とし
た）した枚葉式のアッシング装置の処理室に、被加工基
板５を導入した後、酸素ガスを処理室に導入し、図２
（ｃ）に示すように、アッシングにより被加工基板５の
表面に堆積したフロロカーボン膜６を完全に除去する。
明する。まず、図２（ａ）に示すように、シリコン基板
１上に酸化シリコン膜２を成長させた後、酸化シリコン
膜２の所定の部分をフォトレジスト３で覆う。この後、
酸化シリコン膜２のフォトレジスト３で覆われていない
部分４を、図２（ｂ）に示すようにＣＦ4 とＣＨＦ3 の
混合ガスをエッチングガスとするドライエッチングによ
り除去した後、被加工基板５を設置するステージの温度
を１００℃以下に制御（本実施の形態では８０℃とし
た）した枚葉式のアッシング装置の処理室に、被加工基
板５を導入した後、酸素ガスを処理室に導入し、図２
（ｃ）に示すように、アッシングにより被加工基板５の
表面に堆積したフロロカーボン膜６を完全に除去する。
【００１４】この後、図２（ｃ）に示す被加工基板５を
設置しているステージ温度を１５０℃から２５０℃まで
の任意の温度に上昇させ（本実施の形態では１６０℃と
した）、図２（ｄ）に示すように、被加工基板５上に残
っているフォトレジスト３をアッシングにより除去す
る。このように構成された半導体装置の製造方法による
と、被加工基板５を１００℃以下に制御して、被加工基
板５の表面のフロロカーボン膜６をアッシングにより除
去しておけば、その後、被加工基板５上に残っているフ
ォトレジスト３を１５０℃から２５０℃といったの高温
でアッシングにより除去しても、図２（ｄ）に示すよう
に下地のシリコン基板１はほとんどエッチングされな
い。よって、接合リーク、コンタクト不良等の問題がな
くなり、絶縁膜２のドライエッチングを用いて作製され
る半導体装置の信頼性を大幅に改善できる。
設置しているステージ温度を１５０℃から２５０℃まで
の任意の温度に上昇させ（本実施の形態では１６０℃と
した）、図２（ｄ）に示すように、被加工基板５上に残
っているフォトレジスト３をアッシングにより除去す
る。このように構成された半導体装置の製造方法による
と、被加工基板５を１００℃以下に制御して、被加工基
板５の表面のフロロカーボン膜６をアッシングにより除
去しておけば、その後、被加工基板５上に残っているフ
ォトレジスト３を１５０℃から２５０℃といったの高温
でアッシングにより除去しても、図２（ｄ）に示すよう
に下地のシリコン基板１はほとんどエッチングされな
い。よって、接合リーク、コンタクト不良等の問題がな
くなり、絶縁膜２のドライエッチングを用いて作製され
る半導体装置の信頼性を大幅に改善できる。
【００１５】また、フォトレジスト３を１５０℃から２
５０℃といったの高温でアッシングにより除去できるた
め、アッシング速度が高くなり、アッシング時間を短縮
することができる。 第３の実施の形態 この発明の第３の実施の形態を図２を用いて説明する。
５０℃といったの高温でアッシングにより除去できるた
め、アッシング速度が高くなり、アッシング時間を短縮
することができる。 第３の実施の形態 この発明の第３の実施の形態を図２を用いて説明する。
【００１６】まず、図２（ａ）に示すように、シリコン
基板１上に酸化シリコン膜２を成長させた後、酸化シリ
コン膜２の所定の部分をフォトレジスト３で覆う。この
後、酸化シリコン膜２のフォトレジスト３で覆われてい
ない部分４を、図２（ｂ）に示すようにＣＦ4 とＣＨＦ
3 の混合ガスをエッチングガスとするドライエッチング
により除去した後、被加工基板５を設置するステージの
温度を１００℃以下に制御（本実施の形態では８０℃と
した）した枚葉式のアッシング装置の処理室に、被加工
基板５を導入した後、酸素ガスを処理室に導入し、図２
（ｃ）に示すように、アッシングにより被加工基板５の
表面に堆積したフロロカーボン膜６を完全に除去する。
基板１上に酸化シリコン膜２を成長させた後、酸化シリ
コン膜２の所定の部分をフォトレジスト３で覆う。この
後、酸化シリコン膜２のフォトレジスト３で覆われてい
ない部分４を、図２（ｂ）に示すようにＣＦ4 とＣＨＦ
3 の混合ガスをエッチングガスとするドライエッチング
により除去した後、被加工基板５を設置するステージの
温度を１００℃以下に制御（本実施の形態では８０℃と
した）した枚葉式のアッシング装置の処理室に、被加工
基板５を導入した後、酸素ガスを処理室に導入し、図２
（ｃ）に示すように、アッシングにより被加工基板５の
表面に堆積したフロロカーボン膜６を完全に除去する。
【００１７】アッシングにより被加工基板５の表面に堆
積したフロロカーボン膜６を完全に除去したのち、アッ
シングを中止する。その後、アッシング処理室から被加
工基板５を取り出し、被加工基板５を設置するステージ
の温度を１５０℃から２５０℃までに制御（本実施の形
態では１６０℃とした）した別の枚葉式アッシング装置
の処理室に、被加工基板５を移動し、残っているフォト
レジスト３をアッシングにより除去する。
積したフロロカーボン膜６を完全に除去したのち、アッ
シングを中止する。その後、アッシング処理室から被加
工基板５を取り出し、被加工基板５を設置するステージ
の温度を１５０℃から２５０℃までに制御（本実施の形
態では１６０℃とした）した別の枚葉式アッシング装置
の処理室に、被加工基板５を移動し、残っているフォト
レジスト３をアッシングにより除去する。
【００１８】このように構成された半導体装置の製造方
法によると、第２の実施の形態と同様の効果が得られ
る。さらに、設定温度の違う２種類の処理室を使用する
ため、同一処理室で温度を変更する必要がなく、安定し
たアッシング処理が行える。 第４の実施の形態 この発明の第４の実施の形態について図３を用いて説明
する。
法によると、第２の実施の形態と同様の効果が得られ
る。さらに、設定温度の違う２種類の処理室を使用する
ため、同一処理室で温度を変更する必要がなく、安定し
たアッシング処理が行える。 第４の実施の形態 この発明の第４の実施の形態について図３を用いて説明
する。
【００１９】図３（ａ）に示すように、シリコン基板１
上に酸化シリコン膜２を成長させた後、酸化シリコン膜
２の所定の部分をフォトレジスト３で覆う。この後、図
３（ｂ）に示すように、酸化シリコン膜２のフォトレジ
スト３で覆われていない部分４をＣＦ4 とＣＨＦ3 の混
合ガスをエッチングガスとするドライエッチングにより
除去する。このとき、図３（ｂ）に示すように被加工基
板５の表面にフロロカーボン膜６が堆積する。
上に酸化シリコン膜２を成長させた後、酸化シリコン膜
２の所定の部分をフォトレジスト３で覆う。この後、図
３（ｂ）に示すように、酸化シリコン膜２のフォトレジ
スト３で覆われていない部分４をＣＦ4 とＣＨＦ3 の混
合ガスをエッチングガスとするドライエッチングにより
除去する。このとき、図３（ｂ）に示すように被加工基
板５の表面にフロロカーボン膜６が堆積する。
【００２０】この後、バレル型のバッチ式アッシング装
置を使用してアッシングする。アッシング処理開始前の
処理室の温度を５０℃から１００℃の低温（本実施の形
態では６０℃とした）に制御する。図３（ｂ）に示す被
加工基板５を処理室に導入した後、酸素ガスを導入し、
プラズマを発生させる。バレル型バッチ式アッシング装
置では、通常、アッシング開始と共に、酸素とフォトレ
ジスト３の反応熱のために処理室の温度が２００℃から
２５０℃の範囲まで上昇する（本実施の形態では２３０
℃まで上昇した）。このようにして、図３（ｃ）に示す
ように、フロロカーボン膜６とフォトレジスト３をアッ
シングにより除去する。
置を使用してアッシングする。アッシング処理開始前の
処理室の温度を５０℃から１００℃の低温（本実施の形
態では６０℃とした）に制御する。図３（ｂ）に示す被
加工基板５を処理室に導入した後、酸素ガスを導入し、
プラズマを発生させる。バレル型バッチ式アッシング装
置では、通常、アッシング開始と共に、酸素とフォトレ
ジスト３の反応熱のために処理室の温度が２００℃から
２５０℃の範囲まで上昇する（本実施の形態では２３０
℃まで上昇した）。このようにして、図３（ｃ）に示す
ように、フロロカーボン膜６とフォトレジスト３をアッ
シングにより除去する。
【００２１】このように構成された半導体装置の製造方
法によると、処理開始前の処理室の温度が５０℃から１
００℃と低温に制御しているため、表面に堆積している
フロロカーボン膜６を低温で除去でき、その後、処理室
の温度が２００℃から２５０℃の範囲まで上昇するた
め、高温で、残ったフォトレジスト３をアッシングによ
り除去できる。このため、図３（ｃ）に示すように下地
のシリコン基板１はほとんどエッチングされず、接合リ
ーク、コンタクト不良等の問題がなくなり、絶縁膜２の
ドライエッチングを用いて作製される半導体装置の信頼
性の大幅な改善が実現できる。さらに、アッシング速度
が高くなり、アッシング時間を短縮することができる。
法によると、処理開始前の処理室の温度が５０℃から１
００℃と低温に制御しているため、表面に堆積している
フロロカーボン膜６を低温で除去でき、その後、処理室
の温度が２００℃から２５０℃の範囲まで上昇するた
め、高温で、残ったフォトレジスト３をアッシングによ
り除去できる。このため、図３（ｃ）に示すように下地
のシリコン基板１はほとんどエッチングされず、接合リ
ーク、コンタクト不良等の問題がなくなり、絶縁膜２の
ドライエッチングを用いて作製される半導体装置の信頼
性の大幅な改善が実現できる。さらに、アッシング速度
が高くなり、アッシング時間を短縮することができる。
【００２２】なお、前記実施の形態では、シリコン基板
１を用いた例を示したが、多結晶シリコン膜を用いた場
合でも同様の効果がある。また、絶縁膜２に酸化シリコ
ン膜を用いたが、窒化シリコン膜等を用いてよい。ま
た、アッシングガスに酸素ガスを用いた例を示したが、
アッシングガスには、酸素ガスに、窒素ガス，ＣＦ4 ガ
ス，ＣＨＦ3 ガス等を添加した混合ガスを用いても同様
の効果が得られる。さらに、絶縁膜２のドライエッチン
グガスとして、ＣＦ4 とＣＨＦ3 の混合ガスを用いた例
を示したが、炭素とフッ素を含むガスであれば、どのよ
うなガスを用いても、同様の効果が得られる。
１を用いた例を示したが、多結晶シリコン膜を用いた場
合でも同様の効果がある。また、絶縁膜２に酸化シリコ
ン膜を用いたが、窒化シリコン膜等を用いてよい。ま
た、アッシングガスに酸素ガスを用いた例を示したが、
アッシングガスには、酸素ガスに、窒素ガス，ＣＦ4 ガ
ス，ＣＨＦ3 ガス等を添加した混合ガスを用いても同様
の効果が得られる。さらに、絶縁膜２のドライエッチン
グガスとして、ＣＦ4 とＣＨＦ3 の混合ガスを用いた例
を示したが、炭素とフッ素を含むガスであれば、どのよ
うなガスを用いても、同様の効果が得られる。
【００２３】
【発明の効果】請求項１記載の半導体装置の製造方法に
よると、アッシング中の温度を１００℃以下の低温に制
御するため、フロロカーボン膜から発生するフッ素ラジ
カルによるシリコンのエッチング速度が非常に遅くな
り、下地のシリコン基板または多結晶シリコン膜がエッ
チングされ難くなる。よって、接合リーク、コンタクト
不良等の問題がなくなり、絶縁膜のドライエッチングを
用いて作製される半導体装置の信頼性を大幅に改善でき
るという効果が得られる。
よると、アッシング中の温度を１００℃以下の低温に制
御するため、フロロカーボン膜から発生するフッ素ラジ
カルによるシリコンのエッチング速度が非常に遅くな
り、下地のシリコン基板または多結晶シリコン膜がエッ
チングされ難くなる。よって、接合リーク、コンタクト
不良等の問題がなくなり、絶縁膜のドライエッチングを
用いて作製される半導体装置の信頼性を大幅に改善でき
るという効果が得られる。
【００２４】請求項２記載の半導体装置の製造方法によ
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。よって、接合リー
ク、コンタクト不良等の問題がなくなり、絶縁膜のドラ
イエッチングを用いて作製される半導体装置の信頼性を
大幅に改善できる。また、フォトレジストを１５０℃か
ら２５０℃といった高温でアッシングにより除去できる
ため、アッシング速度が高くなり、アッシング時間を短
縮することができるという効果が得られる。
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。よって、接合リー
ク、コンタクト不良等の問題がなくなり、絶縁膜のドラ
イエッチングを用いて作製される半導体装置の信頼性を
大幅に改善できる。また、フォトレジストを１５０℃か
ら２５０℃といった高温でアッシングにより除去できる
ため、アッシング速度が高くなり、アッシング時間を短
縮することができるという効果が得られる。
【００２５】請求項３記載の半導体装置の製造方法によ
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。よって、接合リー
ク、コンタクト不良等の問題がなくなり、絶縁膜のドラ
イエッチングを用いて作製される半導体装置の信頼性を
大幅に改善できる。また、被加工基板の温度を連続的に
上昇させることで、フォトレジストを高温でアッシング
により除去できるため、アッシング速度が高くなり、ア
ッシング時間を短縮することができるという効果が得ら
れる。
ると、フロロカーボン膜のアッシング中の温度を１００
℃以下の低温に制御するため、フロロカーボン膜から発
生するフッ素ラジカルによるシリコンのエッチング速度
が非常に遅くなり、下地のシリコン基板または多結晶シ
リコン膜がエッチングされ難くなる。よって、接合リー
ク、コンタクト不良等の問題がなくなり、絶縁膜のドラ
イエッチングを用いて作製される半導体装置の信頼性を
大幅に改善できる。また、被加工基板の温度を連続的に
上昇させることで、フォトレジストを高温でアッシング
により除去できるため、アッシング速度が高くなり、ア
ッシング時間を短縮することができるという効果が得ら
れる。
【図１】この発明の第１の実施の形態を説明するための
製造工程順断面図である。
製造工程順断面図である。
【図２】この発明の第２および第３の実施の形態を説明
するための製造工程順断面図である。
するための製造工程順断面図である。
【図３】この発明の第３の実施の形態を説明するための
製造工程順断面図である。
製造工程順断面図である。
【図４】従来のアッシング方法を説明するための製造工
程順断面図である。。
程順断面図である。。
１ シリコン基板 ２ 酸化シリコン膜（絶縁膜） ３ フォトレジスト ４ 絶縁膜のフォトレジストで覆われていない部分 ５ 被加工基板 ６ フロロカーボン膜
Claims (3)
- 【請求項１】 シリコン基板または多結晶シリコン膜上
の絶縁膜の所定の部分をフォトレジストで覆う工程と、 前記絶縁膜のフォトレジストで覆われていない部分を、
炭素とフッ素を含むエッチングガスを使用するドライエ
ッチングによって除去する工程と、 温度を１００℃以下に制御しながら、表面に堆積したフ
ロロカーボン膜と前記フォトレジストを少なくとも酸素
ガスを用いたアッシングによって除去する工程とを含む
半導体装置の製造方法。 - 【請求項２】 シリコン基板または多結晶シリコン膜上
の絶縁膜の所定の部分をフォトレジストで覆う工程と、 前記絶縁膜のフォトレジストで覆われていない部分を、
炭素とフッ素を含むエッチングガスを使用するドライエ
ッチングによって除去する工程と、 温度を１００℃以下に制御しながら、表面に堆積したフ
ロロカーボン膜を少なくとも酸素ガスを用いたアッシン
グによって除去する工程と、 温度を１５０℃から２５０℃までの任意の温度に上昇さ
せ、前記フォトレジストを少なくとも酸素ガスを用いた
アッシングによって除去する工程とを含む半導体装置の
製造方法。 - 【請求項３】 シリコン基板または多結晶シリコン膜上
の絶縁膜の所定の部分をフォトレジストで覆う工程と、 前記絶縁膜のフォトレジストで覆われていない部分を、
炭素とフッ素を含むエッチングガスを使用するドライエ
ッチングによって除去する工程と、 温度を１００℃以下から連続的に上昇させながら、表面
に堆積したフロロカーボン膜と前記フォトレジストを少
なくとも酸素ガスを用いたアッシングによって除去する
工程とを含む半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20801896A JP3208067B2 (ja) | 1996-08-07 | 1996-08-07 | 半導体装置の製造方法 |
| TW086111107A TW376551B (en) | 1996-08-07 | 1997-08-04 | Aftertreatment method of dry etching and process of manufacturing semiconductor device |
| US08/905,736 US5902134A (en) | 1996-08-07 | 1997-08-04 | Dry etching post-treatment method and method for manufacturing a semiconductor device |
| EP97113592A EP0823725B1 (en) | 1996-08-07 | 1997-08-06 | Dry etching post-treatment method and method for manufacturing a semiconductor device |
| KR1019970037622A KR100353590B1 (ko) | 1996-08-07 | 1997-08-06 | 드라이에칭후처리방법과반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20801896A JP3208067B2 (ja) | 1996-08-07 | 1996-08-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050676A true JPH1050676A (ja) | 1998-02-20 |
| JP3208067B2 JP3208067B2 (ja) | 2001-09-10 |
Family
ID=16549319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20801896A Expired - Fee Related JP3208067B2 (ja) | 1996-08-07 | 1996-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208067B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102212345B1 (ko) * | 2019-02-19 | 2021-02-05 | 주식회사 알앤엘 | 자수정 매트 및 그 생산방법 |
-
1996
- 1996-08-07 JP JP20801896A patent/JP3208067B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3208067B2 (ja) | 2001-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100465947B1 (ko) | 불화 가스 및 산소를 함유한 가스 혼합물을 사용하는텅스텐의 플라즈마 공정 | |
| US6518192B2 (en) | Two etchant etch method | |
| US20060252265A1 (en) | Etching high-kappa dielectric materials with good high-kappa foot control and silicon recess control | |
| KR101102690B1 (ko) | 실리콘 산화막의 형성 방법, 플라즈마 처리 장치 및 기억 매체 | |
| KR101089988B1 (ko) | 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 기억 매체 | |
| KR20010080689A (ko) | 플루오르화 가스 혼합제를 사용한 폴리실리콘의 플라즈마에칭 | |
| JP2002520848A (ja) | ２ステップ自己整合コンタクトエッチング | |
| JPH0629311A (ja) | 半導体装置の製法 | |
| KR100353590B1 (ko) | 드라이에칭후처리방법과반도체장치의제조방법 | |
| KR19990067929A (ko) | 화학-기계적 연마법을 이용하지 않는 트랜지스터의 샐로우 트렌치 격리 방법 | |
| US7217665B2 (en) | Method of plasma etching high-K dielectric materials with high selectivity to underlying layers | |
| JPH11214356A (ja) | シリコン基板のドライエッチング方法 | |
| JP3208067B2 (ja) | 半導体装置の製造方法 | |
| US20040171261A1 (en) | Method of etching a silicon nitride film and method of manufacturing a semiconductor device using the same | |
| KR100249012B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| JP2003298049A (ja) | 半導体装置の製造方法 | |
| KR100446447B1 (ko) | 반도체장치제조방법 | |
| KR100688778B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100195245B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR20030012108A (ko) | 반도체 소자의 박막 형성 방법 | |
| KR100688777B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2599445B2 (ja) | 半導体装置の製造方法 | |
| US20050098536A1 (en) | Method of etching oxide with high selectivity | |
| KR19990031428A (ko) | 캐패시터의 제조방법 | |
| KR20030012112A (ko) | 반도체 절연막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070706 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |