JPH104354A

JPH104354A - ディジタル／アナログコンバ−タ

Info

Publication number: JPH104354A
Application number: JP17574496A
Authority: JP
Inventors: Masami Aiura; 正巳相浦; Yuichi Nakatani; 裕一中谷; Satoshi Takahashi; 聡高橋
Original assignee: Nippon Motorola Ltd; Motorola Japan Ltd
Current assignee: Motorola Solutions Japan Ltd
Priority date: 1996-06-14
Filing date: 1996-06-14
Publication date: 1998-01-06
Anticipated expiration: 2016-06-14
Also published as: JP3730713B2

Abstract

(57)【要約】【課題】高速で出力歪みが少なく、広いダイナミック
レンジをとることができるＤ／Ａコンバータを提供する
こと【解決手段】分圧用の複数の抵抗成分Ｒを直列に接続し
てなる第１の抵抗ラダー回路３Ａ及び第２の抵抗ラダー
回路３Ｂを直列に接続し、その接続点に出力端子ＯＵＴ
を接続する。例えば４ビットのＤ／Ａコンバータの場
合、第１の抵抗ラダー回路３Ａの各分圧点にはアナログ
スイッチＡ１〜Ａ１５の出力側を、また第２の抵抗ラダ
ー回路３Ｂの各分圧点にはアナログスイッチＢ１〜Ｂ１
５の入力側を夫々接続し、アナログスイッチＡ１〜Ａ１
５、Ｂ１〜Ｂ１５の抵抗ラダ−回路の逆側は、高位電源
ＶＤＤ、低位電源ＶＳＳに接続する。デ−タに応じて分
圧点が互いに対応する２つのアナログスイッチの組（Ａ
０、Ｂ０）…（Ａ１５、Ｂ１５）が同時にオンされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば画像信号処
理に用いられる電圧出力型の高速Ｄ／Ａ（ディジタル／
アナログ）コンバータの分野に関する技術である。

【０００２】

【従来の技術】例えば画像信号処理に用いられる電圧出
力型のＤ／Ａコンバータは高速化が要求され、図１７に
示す如く構成されている。同図は、便宜上４ビット長の
ものを一例として示してある。１は、抵抗成分を複数ス
テップに分けた抵抗ラダー回路であり、この抵抗ラダー
回路１の両端のタップには夫々高位電源と低位電源とに
接続されている。この例では高位電源の電位はＤ／Ａコ
ンバータが組み込まれるＩＣ（集積回路）チップの電源
電位ＶＤＤであり、低位電源の電位はＯＶ（ＶＳＳ）で
ある。なお説明の便宜上高位電源及び低位電源の符号は
夫々ＶＤＤ、ＶＳＳとしてある。

【０００３】抵抗ラダー回路１の各ステップにはアナロ
グスイッチＳ０〜Ｓ１５例えばＭＯＳトランジスタのソ
ース側が接続される一方、当該アナログスイッチＳ０〜
Ｓ１５のドレイン側が出力端子ＯＵＴに接続されてい
る。アナログスイッチＳ０〜Ｓ１５は、デコーダ２の出
力がｎビットである場合２ⁿ個設けられ、デコーダ２か
らの出力信号線が夫々アナログスイッチＳ０〜Ｓ１５の
ゲートに接続されている。

【０００４】デコーダ２は、入力されたディジタルデー
タに対応する出力信号線にコントロール信号を出力し、
対応するアナログスイッチＳｉ（ｉは０〜１５までの整
数）をオンにする。これによりＶＤＤとＶＳＳ間の電圧
が抵抗ラダー回路１により分圧され、分圧された電圧値
がＶＳＳ−ＯＵＴ間に出力される。

【０００５】また図１８はＤ／Ａコンバータの他の例を
示す図であり、この例ではデコーダ２Ａにディジタルデ
ータの下位ビットが、また２Ｂに上位ビットが分かれて
入力される。抵抗ラダー回路１のステップを選択するア
ナログスイッチＳ０〜Ｓ１５は、マトリックス状に配列
され、デコーダ２Ａ、２Ｂから出力されるコントロール
信号の組み合わせに応じたアナログスイッチＳ０〜Ｓ１
５が選択されてオンとなり、ＶＤＤとＶＳＳ間の電圧が
分圧されてディジタルデータに対応する電圧値が同様に
取り出される。Ｃ０〜Ｃ３は上位ビット選択のスイッチ
である。Ｓ０〜Ａ１５は下位ビット選択のアナログスイ
ッチである。

【０００６】なお４ビット以外の他のビット数のＤ／Ａ
コンバータについても同様な構成が用いられている。特
に図１８のＤ／Ａコンバータにおいては、デコーダ２
Ａ、２Ｂに対するビット割り当てを適当な値とすること
で他のビット数のＤ／Ａコンバータを構成することがで
きる。

【０００７】

【発明が解決しようとする課題】しかしながら従来の電
圧出力型Ｄ／Ａコンバータは次のような問題がある。（１）各アナログスイッチＳ０〜Ｓ１５は、抵抗ラダー
回路１の接続位置（ステップ位置）によりゲート、ソー
ス間電圧ＶＧＳが異なることから図１９に示すようにＮ
ＭＯＳ（ＮチャンネルＭＯＳ）トランジスタＴｒ１とＰ
ＭＯＳ（ＰチャンネルＭＯＳ）トランジスタＴｒ２とを
組み合わせて、両方もしくわ、いずれかのトランジスタ
がオンになるように構成されている。ところでＭＯＳト
ランジスタＴｒ１、Ｔｒ２には浮遊容量があり、この浮
遊容量を出力端子ＯＵＴ側からみると、ｎビットのＤ／
Ａコンバータの場合図２０に示す等価回路として表され
る。

【０００８】図２０は、入力データのコードがｍの場合
（アナログスイッチＳｍがオンした場合）に相当し、上
段、下段の容量成分は、ＭＯＳトランジスタ入力端側の
浮遊容量であり、ＯＵＴ側のＣＤはＭＯＳトランジスタ
の出力端側の浮遊容量である。またＲＯＮは、オン状態
のＭＯＳトランジスタの抵抗（オン抵抗）である。４ビ
ットのＤ／Ａコンバータにおいてコードが８の場合には
図２１に示す等価回路として表わされ、出力インピーダ
ンスが最大になる。このように全アナログスイッチ側の
浮遊容量ＣＤが並列化された状態になるので回路の時定
数が大きくなり、スイッチングの高速化が困難である。

【０００９】また図１８に示すＤ／Ａコンバータでは、
出力端子ＯＵＴ側からみたアナログスイッチの浮遊容量
は図１７に示すものよりも小さいが、デコーダを２つに
分け、スイッチ群を２つのグループに分けて２段構成と
しているため、出力電圧の中に２段のアナログスイッチ
の時定数が各々独立にまたは合成されて現われ、この結
果出力信号に歪が生じる。（２）図１７において、各トランジスタＴｒ１、Ｔｒ２
のゲート、ソース間電圧ＶＧＳは抵抗ラダー回路１の中
間に位置するほど小さくなり、中間位置のアナログスイ
ッチ（Ｓ７）のＶＧＳが最も小さくなってオンしにくく
なる。従って中間位置のアナログスイッチが確実にオン
するように回路設計する必要があるが、例えばＶＤＤを
５Ｖとした場合には中間位置のアナログスイッチのオン
抵抗は小さいがＶＤＤを３Ｖとした場合にはＶＧＳが小
さくなってしまい、オン抵抗が大きくなって出力歪みが
大きくなる。このように上述のＤ／Ａコンバータは、ア
ナログスイッチの接続位置によってＶＧＳが変わり、ア
ナログスイッチのオン抵抗が変わるため、最も条件の厳
しい接続位置のアナログスイッチに基づいて出力電圧の
範囲を決めなければならないので広いダイナミックレン
ジをとること、及び出力の低電圧化を図ることが困難で
ある。

【００１０】本発明は、高速で出力歪みが小さく、広い
ダイナミックレンジをとることのできるＤ／Ａコンバー
タを提供することを目的とするものである。

【００１１】

【課題を解決する手段】本発明のＤ／Ａコンバ−タは、
分圧用の複数の抵抗成分を直列に接続してなる第１の抵
抗ラダ−回路と、この第１の抵抗ラダー回路に直列に接
続され、分圧用の複数の抵抗成分を直列に接続してなる
第２の抵抗ラダ−回路と、前記第１及び第２の抵抗ラダ
−回路の互いの接続点に接続された出力端子と、出力端
が第１の抵抗ラダ−回路の各分圧点に夫々接続されると
共に入力端が共通に高位電源に接続される複数の第１の
アナログスイッチと、入力端が第２の抵抗ラダ−回路の
各分圧点に夫々接続されると共に出力端が共通に低位電
源に接続される複数の第２のアナログスイッチと、第１
及び第２のアナログスイッチのオン、オフを制御するデ
コ−ダと、を備えている。

【００１２】第１のアナログスイッチの数及び第２のア
ナログスイッチの数は、いずれも例えばＤ／Ａコンバ−
タの入力デ−タのコ−ド値のとりうる数に対応してい
る。第１及び第２のアナログスイッチの制御端は、前記
デコ−ダの出力側に接続されているが、その接続の仕方
は、前記デコ−ダの入力信号に対応する第１のアナログ
スイッチ群の中のアナログスイッチと第２のアナログス
イッチ群の中のアナログスイッチとが選択されてオン状
態となるようになっている。

【００１３】そして前記デコ−ダの入力信号に応じて前
記高位電源及び低位電源間の電圧を第１の抵抗ラダ−回
路及び第２の抵抗ラダ−回路により分圧して、前記出力
端子から出力電圧を取り出すようにしている。

【００１４】また本発明では、第１の抵抗ラダ−回路及
び第２の抵抗ラダ−回路を、第１のレンジ調製用抵抗及
び第２のレンジ調整用抵抗よりなる直列回路を介して互
いに接続し、出力端子を、第１のレンジ調製用抵抗及び
第２のレンジ調整用抵抗の互いの接続点に接続し、ダイ
ナミックレンジを変更するときには、高位電源及び低位
電源間の電圧を変更せずに，前記調製用抵抗の抵抗値を
調整することが好ましい。

【００１５】更に本発明では、デコ−ダの入力信号に対
応する第１のアナログスイッチ群の中のアナログスイッ
チ及び第２のアナログスイッチ群の中のアナログスイッ
チをオン状態にするときに、第１の抵抗ラダ−回路及び
第２の抵抗ラダ−回路における分圧比に直接関係しない
アナログスイッチも同時にオン状態にすることが好まし
く、このようにすれば、オン状態になるアナログスイッ
チが並列化されるのでオン抵抗が小さくなる。

【００１６】更にまた本発明では、ディジタル／アナロ
グコンバ−タの電力消費停止モ−ドが選択されたときに
は、第１のアナログスイッチ群及び第２のアナログスイ
ッチ群の少なくとも一方の全てのアナログスイッチをオ
フ状態にすれば、電力消費停止モ−ド専用のアナログス
イッチを設けなくて済む。

【００１７】

【発明の実施の形態】図１は本発明の一実施の形態を示
す回路図であり、説明の便宜上４ビット長のデータに対
応する出力電圧を取り出すＤ／Ａコンバータとして示し
てある。この実施の形態では、高位電源ＶＤＤと低位電
源ＶＳＳとの間に設けられた抵抗ラダー回路を分圧する
にあたり、分圧点である出力端子ＯＵＴの高位電源ＶＤ
Ｄ側の抵抗成分及び抵位電源ＶＳＳ側の抵抗成分の夫々
について、独立に抵抗値が選択できるように構成されて
いる。

【００１８】即ち抵抗ラダー回路の中間部に出力端子Ｏ
ＵＴが接続され、この出力端子ＯＵＴよりも高位電源Ｖ
ＤＤ側の抵抗成分を第１の抵抗ラダー回路３Ａとし、ま
た低位電源ＶＳＳ側の抵抗成分を第２の抵抗ラダー回路
３Ｂとし、これらは、この例では２⁴（＝１６）個の分
圧点が選択できるように（２⁴−１）個の抵抗成分Ｒが
直列に接続されている。なお第１の抵抗ラダー回路３Ａ
の下端の抵抗成分Ｒ０、第２の抵抗ラダー回路３Ｂの上
端のＲ０１は、所定のアナログ電圧値が得られるように
回路設計時に予め抵抗値が計算される調整用抵抗成分で
ある。

【００１９】第１の抵抗ラダー回路３Ａの各分圧点に
は、ＭＯＳトランジスタよりなる第１のアナログスイッ
チＡ０〜Ａ１５の出力端が夫々接続されており、第１の
アナログスイッチＡ０〜Ａ１５の入力端は高位電源ＶＤ
Ｄに共通に接続されている。ここで分圧点とは、抵抗成
分Ｒ同士の接続点及び両端部を指すものである。また第
２の抵抗ラダー回路３Ｂの各分圧点には、ＭＯＳトラン
ジスタよりなる第２のアナログスイッチＢ０〜Ｂ１５の
入力端が夫々接続されており、第２のアナログスイッチ
Ｂ０〜Ｂ１５の出力端は低位電源ＶＳＳに共通に接続さ
れている。第１のアナログスイッチＡ０〜Ａ１５として
は、例えば図２に示すようにＮＭＯＳトランジスタＴｒ
１及びＰＭＯＳトランジスタＴｒ２を並列に組み合わせ
たものが用いられ、第２のアナログスイッチＢ０〜Ｂ１
５についても例えば第１のアナログスイッチＡ０〜Ａ１
５と同様のものが用いられる。

【００２０】デコーダ２の出力信号線である、ディジタ
ル入力信号のティジタル値（コード値）０〜１５に対応
する１６本の出力信号路４−０〜４−１５は、第１のア
ナログスイッチＡ０〜Ａ１５のグループ及び第２のアナ
ログスイッチＢ０〜Ｂ１５のグループの中において、分
圧点が互に対応する２つのアナログスイッチの組の１６
組（Ａ０、Ｂ０），（Ａ１、Ｂ１），…（Ａ１４、Ｂ１
４），（Ａ１５、Ｂ１５）に対して夫々ゲート電圧を制
御するように接続されている。ＶＤＤの値は例えば＋３
Ｖとされ、ＶＳＳは例えば０Ｖとされる。このような構
成のＤ／ＡコンバータはＩＣチップの中に組み込まれ、
その出力電圧はＯＵＴ、ＶＳＳ間の電圧としてＩＣチッ
プの端子から取り出される。また、この時のデコーダ
は、Ａ０〜Ａ１５を制御するデコーダとＢ０〜Ｂ１５を
制御するデコーダを独立にもってもよいし、また、アナ
ログスイッチ内のＰＭＯＳ、ＮＭＯＳを制御する信号線
を独立にもつことも許容される。

【００２１】次に上述実施の形態の動作について説明す
る。今デコーダ２にコード１のディジタルデータが入力
されたとすると、デコーダ２の出力信号線４−１にスイ
ッチをオンさせる為の信号例えば［Ｈ］レベルが出力さ
れ、高位電源側からみて２段目の分圧点に位置するアナ
ログスイッチのＡ１と低位電源側からみて１５段目の分
圧点に位置するアナログスイッチＢ１がオンになる。抵
抗ラダー回路３Ａ、３Ｂの抵抗成分Ｒの抵抗値を同符号
のＲとして表わすと、出力端子ＯＵＴの高電位側の抵抗
値及び低電位側の抵抗値は夫々１５Ｒ及びＲとなるか
ら、出力電圧値Ｖ０（ＯＵＴ−ＶＳＳ間の電圧）は
（１）式で表わされる。ただし説明の簡略化のためＲ０
＝Ｒ０１＝０としている。

【００２２】Ｖ０＝（ＶＤＤ−ＶＳＳ）・Ｒ／（１５＋Ｒ）＝（ＶＤＤ−ＶＳＳ）／１６… （１）同様にコード２、コード３…コード１５の場合、夫々
（ＶＤＤ−ＶＳＳ）・２／１６、（ＶＤＤ−ＶＳＳ）・
３／１６…（ＶＤＤ−ＶＳＳ）・１５／１６となり、コ
ード０の場合は０Ｖとなる。このようにＶ０は、上述の
アナログスイッチの組の中で、オンになったアナログス
イッチの組に対応して決定される分圧比に応じた値、即
ちコード値に対応したアナログ値となる。

【００２３】またデコーダ２にコードｋ（１≦ｋ）が入
力されたときのアナログスイッチのオン、オフの状態に
ついては、Ａ０〜Ａ（ｋ−１）及びＢ（ｋ＋１）〜Ｂｎ
（上述の例ではｎは１５）は分圧比に無関係なので不定
であるが、つまりオン、オフのいずれの状態でもよい
が、Ａ（ｋ＋１）〜Ａｎ及びＢ０〜Ｂ（ｋ−１）はオフ
の状態にしておく必要がある。

【００２４】上述実施の形態によれば、出力端子ＯＵＴ
の位置を抵抗ラダー回路の中央部に固定し、この出力端
子ＯＵＴの両側に夫々第１のアナログスイッチＡ０〜Ａ
１５のグループ及び第２のアナログスイッチＢ０〜Ｂ１
５のグループを設けて、入力コード値に対応するアナロ
グスイッチをオンにして両側の抵抗値を変え、分圧比を
決定している。このような構成とすることにより、第１
のアナログスイッチＡ０〜Ａ１５は、第１の抵抗ラダー
回路３Ａを介さずに高位電源ＶＤＤに共通に接続され、
また第２のアナログスイッチＢ０〜Ｂ１５は第２の抵抗
ラダー回路３Ｂを介さずに低位電源ＶＳＳに共通に接続
されることになる。

【００２５】従って各アナログスイッチを構成するＭＯ
Ｓトランジスタのゲート、ソース間電圧は、アナログス
イッチの各段の位置にかかわらず一定であるため、言い
換えればアナログスイッチのオン抵抗の電圧依存性を定
数として扱うことができるため、抵抗ラダー回路の中心
に近いアナログスイッチほどオンしにくくなるといった
ことがなく、出力歪みが抑えられ、広いダイナミックレ
ンジ（出力電圧幅）をとることができる。

【００２６】また出力端子ＯＵＴから見たインピーダン
スに着目すると、従来ではアナログスイッチ群が出力端
子ＯＵＴに集中して接続されていたが、上述実施の形態
ではアナログスイッチ群が抵抗成分を介して分散して配
置されており、等価回路は図３に示すように表わされ
る。従って例えば図１においてＡ６、Ｂ６がオンする
と、合成浮遊容量は、Ａ６〜Ａ１５とＢ０〜Ｂ６までの
合成分となる。一般にはＡｋ、ＢｋがオンするとＡｋ〜
Ａ１５とＢ０〜Ｂｋまでの合成分となる。

【００２７】この場合中間のアナログスイッチＡ７、Ｂ
７がオンになったときの合成浮遊容量が最大になるが、
それでも図２０と比較してわかるように出力側（ＮＭＯ
ＳトランジスタＴｒ１でいえばドレイン側）の浮遊容量
Ｃｄの並成合成分が含まれていないので従来の場合の半
分になる。このように浮遊容量が低減されるためスイッ
チングの高速化を図ることができる。

【００２８】次いで本発明の他の実施の形態を図４に示
す。この実施の形態は、図１８に示す従来の回路に本発
明を適用したものであり、出力端子ＯＵＴの両側に第１
の抵抗ラダー回路３Ａ及び第２の抵抗ラダー回路３Ｂを
設け、夫々の分圧点にアナログスイッチＡ０〜Ａ１５、
Ｂ０〜Ｂ１５を接続すると共にアナログスイッチＡ０〜
Ａ１５の入力端を高位電源ＶＤＤに共通に接続し、アナ
ログスイッチＢ０〜Ｂ１５のソース側を低位電源ＶＳＳ
に共通に接続している。

【００２９】即ち図４に示すＤ／Ａコンバータは、本発
明の要旨とする部分は上述の実施の形態と同様である
が、デコーダ２（図示の便宜上２Ａ、２Ｂに分けて記載
してある）に入力されるディジタルデータの下位２ビッ
トに対応する出力信号線５−０〜５−３と上位２ビット
に対応する出力信号線６−０〜６−３のマトリックスに
よって、第１のアナログスイッチＡ０〜Ａ１５の中の対
応するアナログスイッチと第２のアナログスイッチＢ０
〜Ｂ１５の中の対応するアナログスイッチとを選択する
ように構成されており、例えば下位２ビットの値に応じ
て、各アナログスイッチＡ０〜Ａ１５、Ｂ０〜１５のグ
ループのアナログスイッチマトリックスの「列」を選択
し、上位２ビットの値に応じて、上位ビット選択アナロ
グスイッチＣ０〜Ｃ７の中から対応するアナログスイッ
チのゲートにオン信号を与えて、前記アナログスイッチ
マトリックスの「行」を選択するようになっている。こ
の実施の形態においても上述実施の形態と同様の効果が
ある。

【００３０】ここでＩＣチップを設計する場合、Ｄ／Ａ
コンバータの抵抗ラダー回路に接続される高位電源及び
低位電源の各基準電位を設定し、所定のダイナミックレ
ンジ（アナログ電圧）が得られるように出力端子ＯＵＴ
の両側または片側に予め計算された抵抗値をもつ抵抗
（図１ではＲ０、Ｒ０１で示してある）を組み込むこと
が考えられる。このようなＤ／Ａコンバータにおいて
は、ダイナミックレンジの変更は、基準電位を変えるこ
とにより行われる。

【００３１】しかしながらこのようにするとアナログス
イッチのゲート、ソース間電圧が変わり、そのオン抵抗
が変動するので予定のダイナミックレンジが得られなく
なる。従ってダイナミックレンジの変更を行う場合、特
に抵抗ラダー回路の分圧比決定用の抵抗成分Ｒの抵抗値
が小さいときにはそのＩＣチップをそのまま流用するこ
とができなくなる。なお基準電位の変更に伴うオン抵抗
の変動を抑えるためにはサイズの大きいアナログスイッ
チを用いればよいが、そうするとＩＣチップのサイズが
大きくなってしまう。

【００３２】そこで本発明では、基準電位をＩＣチップ
の電源電位であるＶＤＤ及びＶＳＳにしてアナログスイ
ッチのゲート、ソース間電圧を最大とし、つまりオン抵
抗を最小とし、図５及び図６に示すように出力端ＯＵＴ
の両側の抵抗Ｒ１、Ｒ２をＩＣチップの外に設けて交換
可能な構成あるいは抵抗値が可変な構成とし、ダイナミ
ックレンジの変更は、基準電位を変えることなく前記抵
抗Ｒ１、Ｒ２の抵抗値を調整して行うことが好ましい。
またＩＣチップの内部に抵抗Ｒ１、Ｒ２を持つ場合は、
Ｒ１、Ｒ２を製造時に調整可能としておくことが好まし
い。

【００３３】このような構成とすれば、ダイナミックレ
ンジを変更する場合つまりアナログ電圧を変える場合、
例えば４ビットでコードが１のとき、出力電圧Ｖ０は
（２）式で表わされるので、この（２）式に基づき、予
定とするＶ０が得られるようにＲ１、Ｒ２を調整すれば
よく、アナログスイッチのオン抵抗の変動の問題はな
い。

【００３４】Ｖ０＝（ＶＤＤ−ＶＳＳ）×（Ｒ＋Ｒ２）／（１５Ｒ＋Ｒ１＋Ｒ２）…（２）従ってある設計仕様のＤ／Ａコンバータを他の仕様で再
利用する場合に有効である。なお抵抗値の一例を挙げる
と、例えばＲ＝Ｒ１＝Ｒ２とされる。また第１のアナロ
グスイッチＡ０〜Ａ１５はＶＤＤに接続され、第２のア
ナログスイッチＢ０〜Ｂ１５はＶＳＳに接続されている
ので、各アナログスイッチＡ０〜Ａ１５、Ｂ０〜Ｂ１５
を図２に示すような並列構成とせずに第１のアナログス
イッチＡ０〜Ａ１５についてはＮＭＯＳトランジスタの
みとし、第２のアナログスイッチＢ０〜Ｂ１５について
はＰＭＯＳトランジスタのみとしてもよく、この場合回
路素子数を削減できる効果がある。またＭＯＳのかわり
にバイポーラ素子を用いてもよい。なお本発明において
基準電位はＶＤＤ、ＶＳＳに限定されるものではない
し、データのビット数も４ビットに限られるものではな
い。

【００３５】そして本発明では、入力データのコード値
に対応した一対のアナログスイッチをオン状態にするに
あたって、既述のように分圧比に無関係なアナログスイ
ッチについてはオン、オフのいずれの状態としてもよい
が、これらアナログスイッチについてもオン状態とする
ことが望ましい。分圧比に無関係なアナログスイッチと
は、例えば入力データのコード値ｋに対応してアナログ
スイッチＡｋ、Ｂｋがオンになるとき、第１のアナログ
スイッチＡｋよりもＶＤＤ側のアナログスイッチＡ０〜
Ａ（ｋ−１）と第２のアナログスイッチＢｋよりもＶＳ
Ｓ側のアナログスイッチＢ（ｋ＋１）〜Ｂｎとをいうも
のである。

【００３６】図７はこのような動作をするＤ／Ａコンバ
ータを示し、この実施の形態ではデコーダ２とアナログ
スイッチＡ、Ｂとの間にゲート制御部７が介装されてお
り、ゲート制御部７の出力信号路４Ａ−０〜４Ａ−ｎは
第１のアナログスイッチＡ０〜Ａｎのゲートに夫々接続
され、出力信号路４Ｂ−０〜４Ｂ−ｎは第２のアナログ
スイッチＢ０〜Ｂｎのゲートに夫々接続されている。こ
のゲート制御部７は、デコーダ２の出力信号路４−ｋに
Ｈレベルの信号が出力されると、出力信号路４Ａ−０〜
４Ａ−ｋ及び４Ｂ−ｋ〜４Ｂ−ｎにアナログスイッチを
オンにする信号、例えばＨレベルの信号を出力するよう
に構成されている。図７ではｋが４のときつまりコード
値が４のときのアナログスイッチの動作状態を示してお
り、第１のアナログスイッチＡ０〜Ａ４及び第２のアナ
ログスイッチＢ４〜Ｂｎが同時にオン状態になってい
る。

【００３７】このような実施の形態によれば、直接分圧
比に関係しないアナログスイッチもオン状態になるの
で、オン状態になるアナログスイッチが並列化され、こ
の結果等価的にアナログスイッチのオン抵抗が小さくな
る。これに対してコード値に対応するアナログスイッチ
のみをオン状態にする場合には、全てのアナログスイッ
チにおいてそのオン抵抗を、分圧比を決定する抵抗Ｒに
対して十分低く保たなければならないので、この場合に
比べて図７の実施の形態ではアナログスイッチのサイズ
を小さくできるという利点、つまり個々のオン抵抗が大
きくても予定の出力電圧が得られるという利点がある。
なおこのような手法は、図４に示すタイプのＤ／Ａコン
バータにも適用できるが、追加してオン状態にできるア
ナログスイッチの数が図１に示すタイプのＤ／Ａコンバ
ータよりも少ないため、その効果は図７の例よりも少な
いと考えられる。

【００３８】ここで低電力アプリケーションでは、ＤＡ
コンバータの非動作時に消費電力を小さくするためにＤ
／Ａコンバータ自体をオフ状態にすることが要求され、
この状態はパワーダウンなどと呼ばれている。Ｄ／Ａコ
ンバータにパワーダウンモードを設ける場合ＶＤＤ、Ｖ
ＳＳ間に流れる電流を切る必要があり、本発明では図８
に示すようにデコーダ２の出力側にゲート制御回路８を
設け、パワーダウンモード信号が入力されたときには、
第１のアナログスイッチＡ及び第２のアナログスイッチ
の全てをオフするように構成している。

【００３９】このような手法によれば次のような利点が
ある。即ち従来では抵抗ラダー回路と高位電源あるいは
低位電源との間に、パワーダウンモード用のアナログス
イッチを設け、これをオフにしていた。しかしながらこ
の場合にはそのアナログスイッチは低いオン抵抗のもの
でなければならないので、サイズが大型化してしまう欠
点があった。これに対し、本発明ではパワーダウン専用
のスイッチを設けなくて済む効果がある。なお第１のア
ナログスイッチまたは第２のアナログスイッチの一方の
みを全てオフするようにしても同様の効果が得られる。

【００４０】

【実施例】本発明の有意性を示す為、８ビット相当のＤ
／Ａコンバータでの簡易なシミュレーションを行った。
先ず最終段のアナログスイッチＡ２５５及びＢ２５５を
オン状態にし、その後Ａ２５５及びＢ２５５をオフ状態
にし、Ａ０及びＢ０から順にオン状態にしたときの、出
力電圧波形を調べた。結果は図９〜図１２に示す通りで
ある。ただし図９は全体の出力波形図、図１０、１１、
１２は夫々コード値が０、１２８、２５５のときの出力
波形の付近を示す拡大図である。図９からわかるように
充分ランプ波形（のこぎり波形）として成り立ってお
り、また各部分拡大図においても各コード値の電圧に出
力が収束しており、十分に動作している。

【００４１】これに対して従来のＤ／Ａコンバータ（図
１７に示す回路）についても同様のシミュレーションを
行ったところ、図１３〜図１６に示す結果が得られた。
ただし図１３は全体の出力波形図、図１４、１５、１６
は夫々コード値が０、１２８、２５５のときの出力波形
の付近を示す拡大図である。図から分かるようにコード
値２５５→０に変化するところでスピードの劣化が見ら
れ、コード値１２８付近においては動作していない。ま
た動作している部分においても出力がなだらかに変化
し、各コード値の電圧に収束していない。

【００４２】以上のことから本発明では低い電圧におい
ても動作が可能で十分な性能が得られ、従来回路に対し
て優れていることが理解される。

【００４３】

【発明の効果】本発明のＤ／Ａコンバータによれば、高
速で出力歪みが小さく、広いダイナミックレンジをとる
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す回路図である。

【図２】本発明の実施の形態で用いられるアナログスイ
ッチを示す回路図である。

【図３】本発明の一実施の形態において、アナログスイ
ッチ等の浮遊容量を等価的に示す等価回路図である。

【図４】本発明の他の実施の形態を示す回路図である。

【図５】本発明の更に他の実施の形態を示す回路図であ
る。

【図６】本発明の更にまた他の実施の形態を示す回路図
である。

【図７】本発明の上記以外の実施の形態を示す回路図で
ある。

【図８】本発明の上記以外の実施の形態を示す回路図で
ある。

【図９】本発明のＤ／Ａコンバータについてシミュレー
ションを行った結果を示す出力波形の全体図である。

【図１０】本発明のＤ／Ａコンバータについてシミュレ
ーションを行った結果を示す出力波形の部分拡大図であ
る。

【図１１】本発明のＤ／Ａコンバータについてシミュレ
ーションを行った結果を示す出力波形の部分拡大図であ
る。

【図１２】本発明のＤ／Ａコンバータについてシミュレ
ーションを行った結果を示す出力波形の部分拡大図であ
る。

【図１３】従来のＤ／Ａコンバータについてシミュレー
ションを行った結果を示す出力波形の全体図である。

【図１４】従来のＤ／Ａコンバータについてシミュレー
ションを行った結果を示す出力波形の部分拡大図であ
る。

【図１５】従来のＤ／Ａコンバータについてシミュレー
ションを行った結果を示す出力波形の部分拡大図であ
る。

【図１６】従来のＤ／Ａコンバータについてシミュレー
ションを行った結果を示す出力波形の部分拡大図であ
る。

【図１７】従来のＤ／Ａコンバータの一例を示す回路図
である。

【図１８】従来のＤ／Ａコンバータの他の例を示す回路
図である。

【図１９】従来のＤ／Ａコンバータについてアナログス
イッチを説明するための回路図である。

【図２０】従来のＤ／Ａコンバータについてアナログス
イッチの浮遊容量を等価的に示す等価回路図である。

【図２１】従来のＤ／Ａコンバータについてアナログス
イッチの浮遊容量を等価的に示す等価回路図である。

【符号の説明】

２、２Ａ、２Ｂ、デコーダ３Ａ第１のラダー回路３Ｂ第２のラダー回路４−０〜４−１５出力信号路Ｒ抵抗成分ＶＤＤ高位電源ＶＳＳ低位電源ＯＵＴ出力端子Ａ、Ａ０〜Ａ１５第１のアナログスイッチＢ、Ｂ０〜Ｂ１５第２のアナログスイッチＣ１〜Ｃ８補助のアナログスイッチＴｒ１ＮＭＯＳトランジスタＴｒ２ＰＭＯＳトランジスタＲ１、Ｒ２レンジ調整用抵抗７、８ゲート制御回路

Claims

【特許請求の範囲】

【請求項１】分圧用の複数の抵抗成分を直列に接続し
てなる第１の抵抗ラダ−回路と、この第１の抵抗ラダー
回路に直列に接続され、分圧用の複数の抵抗成分を直列
に接続してなる第２の抵抗ラダ−回路と、前記第１及び
第２の抵抗ラダ−回路の互いの接続点に接続された出力
端子と、出力端が第１の抵抗ラダ−回路の各分圧点に夫
々接続されると共に入力端が共通に高位電源に接続され
る複数の第１のアナログスイッチと、入力端が第２の抵
抗ラダ−回路の各分圧点に夫々接続されると共に出力端
が共通に低位電源に接続される複数の第２のアナログス
イッチと、第１及び第２のアナログスイッチのオン、オ
フを制御するデコ−ダと、を備え、前記デコ−ダの入力信号に対応する第１のアナログスイ
ッチ群の中のアナログスイッチと第２のアナログスイッ
チ群の中のアナログスイッチとが選択されてオン状態と
なるように、前記デコ−ダの出力側を第１及び第２のア
ナログスイッチの制御端に接続し、前記デコ−ダの入力信号に応じて前記高位電源及び低位
電源間の電圧を第１の抵抗ラダ−回路及び第２の抵抗ラ
ダ−回路により分圧して、前記出力端子から出力電圧を
取り出すように構成したことを特徴とするディジタル／
アナログコンバ−タ。
【請求項２】第１の抵抗ラダ−回路及び第２の抵抗ラ
ダ−回路は、第１のレンジ調製用抵抗及び第２のレンジ
調整用抵抗よりなる直列回路を介して互いに接続され、出力端子は、第１のレンジ調製用抵抗及び第２のレンジ
調整用抵抗の互いの接続点に接続され、第１のレンジ調製用抵抗及び第２のレンジ調整用抵抗
は、その抵抗値を調整することにより出力電圧を変更で
きるように、抵抗値が可変であるかまたは交換可能に設
けられていることを特徴とする請求項１記載のディジタ
ル／アナログコンバ−タ。
【請求項３】デコ−ダの入力信号に対応する第１のア
ナログスイッチ群の中のアナログスイッチ及び第２のア
ナログスイッチ群の中のアナログスイッチをオン状態に
するときに、第１の抵抗ラダ−回路及び第２の抵抗ラダ
−回路における分圧比に直接関係しないアナログスイッ
チも同時にオン状態にすることを特徴とする請求項１ま
たは２記載のディジタル／アナログコンバ−タ。
【請求項４】ディジタル／アナログコンバ−タの電力
消費停止モ−ドが選択されたときには、第１のアナログ
スイッチ群及び第２のアナログスイッチ群の少なくとも
一方の全てのアナログスイッチをオフ状態にすることを
特徴とする請求項１、２または３記載のディジタル／ア
ナログコンバ−タ。