JPH1039176A - 光素子の基板実装方法 - Google Patents
光素子の基板実装方法Info
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- JPH1039176A JPH1039176A JP8194309A JP19430996A JPH1039176A JP H1039176 A JPH1039176 A JP H1039176A JP 8194309 A JP8194309 A JP 8194309A JP 19430996 A JP19430996 A JP 19430996A JP H1039176 A JPH1039176 A JP H1039176A
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Abstract
(57)【要約】
【課題】 本発明の課題は、基板上に実装された光素子
や電極等の汚損問題を回避または低減できる光素子の基
板実装方法を提供することにある。 【解決手段】 基板１上に電極２を形成するＡ工程、前
記基板１の電極２形成面上に、所定領域を除いて、第一
被膜３を形成するＢ工程、前記基板１の第一被膜３形成
面上に第二被膜４を形成するＣ工程、前記基板１に機械
加工を施すＤ工程、前記第二被膜４を除去するＥ工程、
の各工程をこの並び順通りに行う光素子６の基板１実装
方法であって、前記所定領域上に光素子６を実装するＦ
工程および該光素子６と前記電極２とに配線を施す（導
体７を結線する）Ｇ工程を、それぞれ、前記Ａ工程とＢ
工程の間、またはＢ工程とＣ工程の間、またはＥ工程の
後、いずれかに行うことを特徴とする光素子６の基板１
実装方法。
や電極等の汚損問題を回避または低減できる光素子の基
板実装方法を提供することにある。 【解決手段】 基板１上に電極２を形成するＡ工程、前
記基板１の電極２形成面上に、所定領域を除いて、第一
被膜３を形成するＢ工程、前記基板１の第一被膜３形成
面上に第二被膜４を形成するＣ工程、前記基板１に機械
加工を施すＤ工程、前記第二被膜４を除去するＥ工程、
の各工程をこの並び順通りに行う光素子６の基板１実装
方法であって、前記所定領域上に光素子６を実装するＦ
工程および該光素子６と前記電極２とに配線を施す（導
体７を結線する）Ｇ工程を、それぞれ、前記Ａ工程とＢ
工程の間、またはＢ工程とＣ工程の間、またはＥ工程の
後、いずれかに行うことを特徴とする光素子６の基板１
実装方法。
Description
【０００１】
【発明の属する技術分野】本発明は、光素子の基板実装
方法に関する。
方法に関する。
【０００２】
【従来の技術】光導波路モジュールの一例として、例え
ば特開平８−７５９３９号公報のものがある。この光導
波路モジュールについて簡単に説明する。図１５に示す
ように、この光導波路モジュールは、基板１と、該基板
１上に実装された光素子６（ここでは発光素子）とを内
部に備えた光半導体部材８と、前記光素子６から発せら
れた光を所望の経路に導く光導波路１３を内部に備えた
光導波路部材９とを有していて、さらに光導波路部材９
は、光導波路１３によって導かれた光が入射する光ファ
イバ心線１５の端末に取り付けられた光コネクタ１０に
接続される。尚、光ファイバ心線１５は光ファイバ１５
ａと、該光ファイバ１５ａの外側に形成された被覆層１
５ｂとからなる。
ば特開平８−７５９３９号公報のものがある。この光導
波路モジュールについて簡単に説明する。図１５に示す
ように、この光導波路モジュールは、基板１と、該基板
１上に実装された光素子６（ここでは発光素子）とを内
部に備えた光半導体部材８と、前記光素子６から発せら
れた光を所望の経路に導く光導波路１３を内部に備えた
光導波路部材９とを有していて、さらに光導波路部材９
は、光導波路１３によって導かれた光が入射する光ファ
イバ心線１５の端末に取り付けられた光コネクタ１０に
接続される。尚、光ファイバ心線１５は光ファイバ１５
ａと、該光ファイバ１５ａの外側に形成された被覆層１
５ｂとからなる。
【０００３】ここで、これら光半導体部材８と光導波路
部材９と光コネクタ１０との接続は、それぞれの部材に
形成されたピン孔１１に、接続する互いの部材に跨がっ
てピン１２を挿入することによって行われる。
部材９と光コネクタ１０との接続は、それぞれの部材に
形成されたピン孔１１に、接続する互いの部材に跨がっ
てピン１２を挿入することによって行われる。
【０００４】さて上記光半導体部材８の製造方法におい
て、光素子６を基板１上に実装する方法の従来技術の一
例を、図１６〜図１９に示し、以下に説明する。
て、光素子６を基板１上に実装する方法の従来技術の一
例を、図１６〜図１９に示し、以下に説明する。
【０００５】基板１上に電極２を形成する工程（本発
明におけるＡ工程）を行う。例えば図１６に示すよう
に、まず基板１（例えば直径４インチのＳｉウエハ）上
に、蒸着等により、電極２（例えばＴｉ層とＰｔ層とＡ
ｕ層をこの並び順に厚み１．０×１０-7ｍ／０．５×１
０-7ｍ／５．０×１０-7ｍで積層したもの）を所定パタ
ーンで形成する。
明におけるＡ工程）を行う。例えば図１６に示すよう
に、まず基板１（例えば直径４インチのＳｉウエハ）上
に、蒸着等により、電極２（例えばＴｉ層とＰｔ層とＡ
ｕ層をこの並び順に厚み１．０×１０-7ｍ／０．５×１
０-7ｍ／５．０×１０-7ｍで積層したもの）を所定パタ
ーンで形成する。
【０００６】基板１上に機械加工を施す工程（本発明
におけるＤ工程）を行う。例えば図１７に示すように、
切削加工等により、基板１に溝部５を形成する。
におけるＤ工程）を行う。例えば図１７に示すように、
切削加工等により、基板１に溝部５を形成する。
【０００７】基板１上に光素子６を実装する工程（本
発明におけるＦ工程）を行う。例えば図１８に示すよう
に、基板１上に形成された電極２の所定箇所上に、光素
子６を、半田付け等によって実装する。
発明におけるＦ工程）を行う。例えば図１８に示すよう
に、基板１上に形成された電極２の所定箇所上に、光素
子６を、半田付け等によって実装する。
【０００８】光素子６と電極２とを導体７で繋ぐ、す
なわち光素子と電極２とに配線を施す工程（本発明にお
けるＧ工程）を行う（図１９参照）。
なわち光素子と電極２とに配線を施す工程（本発明にお
けるＧ工程）を行う（図１９参照）。
【０００９】このようにして基板１上に光素子６を実装
した後、例えば図２０に示すように、基板１の光素子６
実装面に、射出成形等によって成形された被覆体１４を
組み合わせることによって、光半導体部材８が完成す
る。
した後、例えば図２０に示すように、基板１の光素子６
実装面に、射出成形等によって成形された被覆体１４を
組み合わせることによって、光半導体部材８が完成す
る。
【００１０】尚、この被覆体１４には突起部１６が形成
されていて、基板１と被覆体１４とを組み合わせた際、
被覆体１４の突起部１６を前記基板１の溝部５に嵌合す
ることによって、両者の位置合わせが行われる仕組みに
なっている。また被覆体１４には、ピン１２（図１５参
照）が嵌合されるピン孔１１が形成されている。
されていて、基板１と被覆体１４とを組み合わせた際、
被覆体１４の突起部１６を前記基板１の溝部５に嵌合す
ることによって、両者の位置合わせが行われる仕組みに
なっている。また被覆体１４には、ピン１２（図１５参
照）が嵌合されるピン孔１１が形成されている。
【００１１】
【発明が解決しようとする課題】しかし上述の〜の
工程のうち、の工程において切削加工等を行う際、電
極２が、機械加工屑によって傷ついたり潤滑油によって
汚染されてしまうという問題があった。
工程のうち、の工程において切削加工等を行う際、電
極２が、機械加工屑によって傷ついたり潤滑油によって
汚染されてしまうという問題があった。
【００１２】また、上記〜の全工程が行われた後、
大気中の埃が電極２に付着したり、または電極２が機械
的外力により傷ついたり、最悪の場合剥がれてしまうこ
とがあった。
大気中の埃が電極２に付着したり、または電極２が機械
的外力により傷ついたり、最悪の場合剥がれてしまうこ
とがあった。
【００１３】このように電極２が傷ついたり剥がれる
と、例えば発光素子との電気的導通が不良になる。また
電極２が機械加工屑や埃によって汚染されると、例えば
光素子６を実装する際に、基板１と光素子６との固定不
良が生じる。
と、例えば発光素子との電気的導通が不良になる。また
電極２が機械加工屑や埃によって汚染されると、例えば
光素子６を実装する際に、基板１と光素子６との固定不
良が生じる。
【００１４】加えて、経済的には、図２１に示すように
１枚の基板１（例えば直径１０ｃｍ程度のウエハ）上
に、それぞれ光素子６（ここでは図示せず）を実装した
多数の回路を形成し、図２２に示すように、最後に各回
路ごとにチップとして切り出す方法が好ましいが、この
場合には、上述の電極２についての問題に加え、基板１
上の光素子６までが傷ついたり汚染されてしまい、所望
の特性が得られなくなるという問題が生じていた。尚、
上記各問題をまとめて、以下単に、電極２や光素子６の
汚損問題と称する。
１枚の基板１（例えば直径１０ｃｍ程度のウエハ）上
に、それぞれ光素子６（ここでは図示せず）を実装した
多数の回路を形成し、図２２に示すように、最後に各回
路ごとにチップとして切り出す方法が好ましいが、この
場合には、上述の電極２についての問題に加え、基板１
上の光素子６までが傷ついたり汚染されてしまい、所望
の特性が得られなくなるという問題が生じていた。尚、
上記各問題をまとめて、以下単に、電極２や光素子６の
汚損問題と称する。
【００１５】本発明は前記課題を解決するためになされ
たもので、その目的は、基板上に実装された光素子や電
極等の汚損問題を回避または低減できる光素子の基板実
装方法を提供することにある。
たもので、その目的は、基板上に実装された光素子や電
極等の汚損問題を回避または低減できる光素子の基板実
装方法を提供することにある。
【００１６】
【課題を解決するための手段】本願請求項１記載の発明
の光素子の基板実装方法は、基板上に電極を形成するＡ
工程、前記基板の電極形成面上に、所定領域を除いて、
第一被膜を形成するＢ工程、前記基板の第一被膜形成面
上に第二被膜を形成するＣ工程、前記基板に機械加工を
施すＤ工程、前記第二被膜を除去するＥ工程、の各工程
をこの並び順通りに行う光素子の基板実装方法であっ
て、前記所定領域上に光素子を実装するＦ工程および該
光素子と前記電極とに配線を施すＧ工程を、それぞれ、
前記Ａ工程とＢ工程の間、またはＢ工程とＣ工程の間、
またはＥ工程の後、いずれかに行うことを特徴とする。
の光素子の基板実装方法は、基板上に電極を形成するＡ
工程、前記基板の電極形成面上に、所定領域を除いて、
第一被膜を形成するＢ工程、前記基板の第一被膜形成面
上に第二被膜を形成するＣ工程、前記基板に機械加工を
施すＤ工程、前記第二被膜を除去するＥ工程、の各工程
をこの並び順通りに行う光素子の基板実装方法であっ
て、前記所定領域上に光素子を実装するＦ工程および該
光素子と前記電極とに配線を施すＧ工程を、それぞれ、
前記Ａ工程とＢ工程の間、またはＢ工程とＣ工程の間、
またはＥ工程の後、いずれかに行うことを特徴とする。
【００１７】本発明によれば、Ａ〜Ｃ工程（＋Ｆ工程＋
Ｇ工程）において基板の電極形成面上に第一被膜および
第二被膜を形成した後に、Ｄ工程において基板に機械加
工を施し、しかる後Ｅ工程において第二被膜を除去す
る。従って、前記機械加工で使用する潤滑油や、この機
械加工で発生する機械加工屑によって基板上に形成され
た電極や光素子等が傷つけられたり、汚損される問題が
回避または低減される。
Ｇ工程）において基板の電極形成面上に第一被膜および
第二被膜を形成した後に、Ｄ工程において基板に機械加
工を施し、しかる後Ｅ工程において第二被膜を除去す
る。従って、前記機械加工で使用する潤滑油や、この機
械加工で発生する機械加工屑によって基板上に形成され
た電極や光素子等が傷つけられたり、汚損される問題が
回避または低減される。
【００１８】また第二被膜除去後には第一被膜が残るた
め、この第一被膜に覆われた部分では、例えば電極に大
気中の埃が付着したり、電極が機械的外力によって損傷
を受け、基板から剥離してしまう等の汚損問題が回避ま
たは低減される。
め、この第一被膜に覆われた部分では、例えば電極に大
気中の埃が付着したり、電極が機械的外力によって損傷
を受け、基板から剥離してしまう等の汚損問題が回避ま
たは低減される。
【００１９】尚、本発明において、Ｃ工程の前にＦ工程
（またはＦ工程＋Ｇ工程）を行う場合には、Ｃ工程にお
いて、実装状態の光素子や該光素子と電極との配線部分
をも第二被膜で覆った方が好ましい。またＧ工程は、Ｆ
工程が行われるとともに、またはＦ工程が行われた後に
行われなければならないこと、およびＦ工程とＧ工程と
が必ずしも連続した工程ではなく、両工程の間に他の工
程があってもよいことは言うまでもない。
（またはＦ工程＋Ｇ工程）を行う場合には、Ｃ工程にお
いて、実装状態の光素子や該光素子と電極との配線部分
をも第二被膜で覆った方が好ましい。またＧ工程は、Ｆ
工程が行われるとともに、またはＦ工程が行われた後に
行われなければならないこと、およびＦ工程とＧ工程と
が必ずしも連続した工程ではなく、両工程の間に他の工
程があってもよいことは言うまでもない。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に従って詳細に説明する。尚、従来技術において説明し
た工程と同様の工程については、簡単に説明するか、ま
たは省略する。
に従って詳細に説明する。尚、従来技術において説明し
た工程と同様の工程については、簡単に説明するか、ま
たは省略する。
【００２１】（実施形態例１）図１〜図７に本発明の実
施の形態の一例となる光素子６の基板１実装方法を示
す。 基板１上に電極２を形成するＡ工程を行う（図１参
照）。ただしこの例では、基板１は予めウエハから切り
出されたチップ（実装面０．３ｍｍ×０．３ｍｍ、厚さ
０．１ｍｍ）の状態になっているものとする。
施の形態の一例となる光素子６の基板１実装方法を示
す。 基板１上に電極２を形成するＡ工程を行う（図１参
照）。ただしこの例では、基板１は予めウエハから切り
出されたチップ（実装面０．３ｍｍ×０．３ｍｍ、厚さ
０．１ｍｍ）の状態になっているものとする。
【００２２】基板１の電極２形成面上に、所定領域を
除いて、第一被膜３を形成するＢ工程を行う。この工程
では、例えば図２（ａ）〜（ｄ）に示すように、（ａ）
予め基板１の電極２形成面上の全面に第一被膜３（ここ
では膜厚０．０５μｍのＳｉＯ2 膜）を形成し、さら
に、（ｂ）例えば光素子６を実装したり光素子６と電極
２とに配線を施す所定領域を除いて、第一被膜３上にレ
ジストをマスク層１７として形成し、（ｃ）このマスク
層１７が形成されていない部分、すなわち前記所定領域
の第一被膜３を除去し、しかる後、（ｄ）マスク層１７
を全面除去する。ただし、勿論、第一被膜３を基板１の
電極２形成面上の全面に形成した後一部を除去するので
はなく、例えば予め形成したマスク層１７の上から第一
被膜３を蒸着等により被覆した後マスク層１７を除去す
る等、最初から前記所定領域以外にのみ第一被膜３を形
成する方法を採ってもよい。
除いて、第一被膜３を形成するＢ工程を行う。この工程
では、例えば図２（ａ）〜（ｄ）に示すように、（ａ）
予め基板１の電極２形成面上の全面に第一被膜３（ここ
では膜厚０．０５μｍのＳｉＯ2 膜）を形成し、さら
に、（ｂ）例えば光素子６を実装したり光素子６と電極
２とに配線を施す所定領域を除いて、第一被膜３上にレ
ジストをマスク層１７として形成し、（ｃ）このマスク
層１７が形成されていない部分、すなわち前記所定領域
の第一被膜３を除去し、しかる後、（ｄ）マスク層１７
を全面除去する。ただし、勿論、第一被膜３を基板１の
電極２形成面上の全面に形成した後一部を除去するので
はなく、例えば予め形成したマスク層１７の上から第一
被膜３を蒸着等により被覆した後マスク層１７を除去す
る等、最初から前記所定領域以外にのみ第一被膜３を形
成する方法を採ってもよい。
【００２３】基板１の第一被膜３形成面上に第二被膜
４を形成するＣ工程を行う。例えば図３に示すように、
第一被膜３形成面全面の上に第二被膜４（例えば膜厚１
μｍのフォトレジスト（例えばＡＺ系フォトレジスト。
販売元ヘキストインダストリー社））を形成する。
４を形成するＣ工程を行う。例えば図３に示すように、
第一被膜３形成面全面の上に第二被膜４（例えば膜厚１
μｍのフォトレジスト（例えばＡＺ系フォトレジスト。
販売元ヘキストインダストリー社））を形成する。
【００２４】基板１に機械加工を施すＤ工程を行う。
例えば図４に示すように、第一被膜３および第二被膜４
ごと、基板１に切削加工等の機械加工を施し、溝部５を
所定の深さで形成する。尚、ここでは予めチップ化され
た基板１を使用した例を示しているが、この工程に至る
までの工程をウエハ状態の基板１で行った場合には、基
板１のチップ化処理を行う必要がある。通常、基板１の
チップ化処理は切削加工によって行われるため、潤滑油
が使用されたり、機械加工屑が発生することから、この
処理は当該の工程において行われるのが好ましい。
例えば図４に示すように、第一被膜３および第二被膜４
ごと、基板１に切削加工等の機械加工を施し、溝部５を
所定の深さで形成する。尚、ここでは予めチップ化され
た基板１を使用した例を示しているが、この工程に至る
までの工程をウエハ状態の基板１で行った場合には、基
板１のチップ化処理を行う必要がある。通常、基板１の
チップ化処理は切削加工によって行われるため、潤滑油
が使用されたり、機械加工屑が発生することから、この
処理は当該の工程において行われるのが好ましい。
【００２５】第二被膜４を除去するＥ工程を行う。上
述のように機械加工を行った上で、例えば第二被膜４を
第二被膜４除去液（ここでは７０〜８０℃に加熱された
ＡＺリムーバー。販売元ヘキストインダストリー社）内
に浸漬することによって、第二被膜４を除去する。この
処理によって、図５に示すように、清浄な第一被膜３が
露出され、第一被膜３が形成されていない部分では清浄
な基板１や電極２が露出される。
述のように機械加工を行った上で、例えば第二被膜４を
第二被膜４除去液（ここでは７０〜８０℃に加熱された
ＡＺリムーバー。販売元ヘキストインダストリー社）内
に浸漬することによって、第二被膜４を除去する。この
処理によって、図５に示すように、清浄な第一被膜３が
露出され、第一被膜３が形成されていない部分では清浄
な基板１や電極２が露出される。
【００２６】基板１上に光素子６を半田付け等により
実装するＦ工程を行う（図６参照）。
実装するＦ工程を行う（図６参照）。
【００２７】光素子６と電極２とに配線を施すＧ工程
を行う（図７参照）。
を行う（図７参照）。
【００２８】このようにして光素子６の基板１実装が終
了した後、これを他の部品と組み合わせて光導波路モジ
ュール（図２０参照）を製造する。上述のような光素子
６の基板１実装方法では、の工程によって第一被膜３
を形成することにより、その後、電極２が剥がれる危険
性が低減された。
了した後、これを他の部品と組み合わせて光導波路モジ
ュール（図２０参照）を製造する。上述のような光素子
６の基板１実装方法では、の工程によって第一被膜３
を形成することにより、その後、電極２が剥がれる危険
性が低減された。
【００２９】またＣ工程の後、Ｄ工程とＥ工程とを行う
ことによって、Ｄ工程において使用される潤滑油や機械
加工屑は、溝部５や第二被膜４上に付着するものの、第
二被膜４に防護された電極２等には付着せず、電極２が
傷つけられたり、汚損されることが防止された。従っ
て、上記全工程後の製品の歩留りが良くなった。
ことによって、Ｄ工程において使用される潤滑油や機械
加工屑は、溝部５や第二被膜４上に付着するものの、第
二被膜４に防護された電極２等には付着せず、電極２が
傷つけられたり、汚損されることが防止された。従っ
て、上記全工程後の製品の歩留りが良くなった。
【００３０】（実施形態例２）図８〜図１４に、本発明
の実施形態の他の例となる光素子６の基板１実装方法を
示す。尚、各工程の詳細な説明は、上述の実施形態例１
に述べたものと略同様なので、ここでは必要な説明だけ
を簡単に行う。
の実施形態の他の例となる光素子６の基板１実装方法を
示す。尚、各工程の詳細な説明は、上述の実施形態例１
に述べたものと略同様なので、ここでは必要な説明だけ
を簡単に行う。
【００３１】基板１上に電極２を形成するＡ工程を行
う（図８参照）。尚、まだ基板１はチップ化されておら
ず、ウエハの状態であって、この基板１上に多数の回路
が形成される。
う（図８参照）。尚、まだ基板１はチップ化されておら
ず、ウエハの状態であって、この基板１上に多数の回路
が形成される。
【００３２】基板１の電極２形成面上に、所定領域を
除いて、第一被膜３を形成するＢ工程を行う（図９参
照）。
除いて、第一被膜３を形成するＢ工程を行う（図９参
照）。
【００３３】基板１上に光素子６を実装するＦ工程を
行う（図１０参照）。
行う（図１０参照）。
【００３４】光素子６と電極２とに配線を施すＧ工程
を行う（図１１参照）。
を行う（図１１参照）。
【００３５】基板１の第一被膜３形成面上に第二被膜
４を形成するＣ工程を行う（図１２参照）。
４を形成するＣ工程を行う（図１２参照）。
【００３６】基板１に機械加工を施すＤ工程を行う
（図１３参照）。ここで溝部５を形成し、かつ各回路ご
とに基板１を切断してチップ化する。
（図１３参照）。ここで溝部５を形成し、かつ各回路ご
とに基板１を切断してチップ化する。
【００３７】第二被膜４を除去するＥ工程を行う（図
１４参照）。
１４参照）。
【００３８】この実施形態例２に示すように、基板１に
機械加工を施すＤ工程の前に、予め基板１を実装してお
く手順を採っても、実施形態例１の場合と同様に、本発
明の効果を得ることができる。
機械加工を施すＤ工程の前に、予め基板１を実装してお
く手順を採っても、実施形態例１の場合と同様に、本発
明の効果を得ることができる。
【００３９】しかも、この手順で光素子６の基板１実装
を行えば、〜の工程をウエハ状態の基板１上で一括
して行った後、のＤ工程で基板１のチップ化処理を行
うことができるため、製造工程を簡略化できて好まし
い。またチップ化処理のための機械加工による機械加工
屑から光素子６を保護でき、この点からも好ましい。
を行えば、〜の工程をウエハ状態の基板１上で一括
して行った後、のＤ工程で基板１のチップ化処理を行
うことができるため、製造工程を簡略化できて好まし
い。またチップ化処理のための機械加工による機械加工
屑から光素子６を保護でき、この点からも好ましい。
【００４０】ただし、この例において第二被膜４を除去
する際の第二被膜４除去液としては、光素子６等に対し
てできるだけ悪影響のないものを使用した方が好まし
い。例えば光素子６がＩｎＰ系の半導体素子である場
合、第二被膜４としてエポキシ樹脂を使用し、第二被膜
４除去液としてアセトンを使用すればよい。
する際の第二被膜４除去液としては、光素子６等に対し
てできるだけ悪影響のないものを使用した方が好まし
い。例えば光素子６がＩｎＰ系の半導体素子である場
合、第二被膜４としてエポキシ樹脂を使用し、第二被膜
４除去液としてアセトンを使用すればよい。
【００４１】尚、本実施形態例１、２においては基板１
としてＳｉ、電極２としてＴｉ／Ｐｔ／Ａｕ、第一被膜
３としてＳｉＯ2 、および第二被膜４としてフォトレジ
ストを使用した例を示したが、本発明の基板１、電極
２、第一被膜３、第二被膜４の各材質は、これらに限定
されるものではなく、例えば第一被膜３としてＡｌ2 Ｏ
3 やＴｉＯ2 等を使用したり、第二被膜４として紫外線
硬化性樹脂やポリイミド等を使用してもよい。
としてＳｉ、電極２としてＴｉ／Ｐｔ／Ａｕ、第一被膜
３としてＳｉＯ2 、および第二被膜４としてフォトレジ
ストを使用した例を示したが、本発明の基板１、電極
２、第一被膜３、第二被膜４の各材質は、これらに限定
されるものではなく、例えば第一被膜３としてＡｌ2 Ｏ
3 やＴｉＯ2 等を使用したり、第二被膜４として紫外線
硬化性樹脂やポリイミド等を使用してもよい。
【００４２】またこれと同様に電極２、第一被膜３、第
二被膜４等の形成方法についても、本実施形態例１、２
に示す方法に限定されるものではないことは言うまでも
なく、所定パターンの電極２、第一被膜３、第二被膜４
が形成されればよい。
二被膜４等の形成方法についても、本実施形態例１、２
に示す方法に限定されるものではないことは言うまでも
なく、所定パターンの電極２、第一被膜３、第二被膜４
が形成されればよい。
【００４３】さらに本実施形態例１、２においては光素
子６として発光素子を実装する例を示したが、本発明に
おける光素子６はこれに限定されるものではなく、例え
ば受光素子等であってもよい。
子６として発光素子を実装する例を示したが、本発明に
おける光素子６はこれに限定されるものではなく、例え
ば受光素子等であってもよい。
【００４４】そして本実施形態例１、２においては基板
１に溝部５を形成するための切削加工および基板１を切
断する切断加工を行う例を示したが、本発明における機
械加工とはこれらに限定されるものではなく、例えばグ
ラインダー等による研削加工等、他の機械加工も含む意
味である。
１に溝部５を形成するための切削加工および基板１を切
断する切断加工を行う例を示したが、本発明における機
械加工とはこれらに限定されるものではなく、例えばグ
ラインダー等による研削加工等、他の機械加工も含む意
味である。
【００４５】
【発明の効果】本発明によれば、機械加工で使用する潤
滑油や、この機械加工で発生する機械加工屑によって基
板上に形成された電極や光素子等が傷つけられたり、汚
損される問題が回避または低減される。また第二被膜除
去後には第一被膜が残るため、例えば電極に大気中の埃
が付着したり、電極が機械的外力によって損傷を受けて
基板から剥離してしまう等の問題が回避または低減され
る。
滑油や、この機械加工で発生する機械加工屑によって基
板上に形成された電極や光素子等が傷つけられたり、汚
損される問題が回避または低減される。また第二被膜除
去後には第一被膜が残るため、例えば電極に大気中の埃
が付着したり、電極が機械的外力によって損傷を受けて
基板から剥離してしまう等の問題が回避または低減され
る。
【図１】 本発明の実施の形態の一例となる光素子の基
板実装方法の一工程を示す縦断面図。
板実装方法の一工程を示す縦断面図。
【図２】 （ａ）〜（ｄ）の各図は、それぞれ、本発明
の実施の形態の一例となる光素子の基板実装方法の一工
程を説明する一連の縦断面図である。
の実施の形態の一例となる光素子の基板実装方法の一工
程を説明する一連の縦断面図である。
【図３】 本発明の実施の形態の一例となる光素子の基
板実装方法の一工程を示す縦断面図。
板実装方法の一工程を示す縦断面図。
【図４】 本発明の実施の形態の一例となる光素子の基
板実装方法の一工程を示す縦断面図。
板実装方法の一工程を示す縦断面図。
【図５】 本発明の実施の形態の一例となる光素子の基
板実装方法の一工程を示す縦断面図。
板実装方法の一工程を示す縦断面図。
【図６】 本発明の実施の形態の一例となる光素子の基
板実装方法の一工程を示す縦断面図。
板実装方法の一工程を示す縦断面図。
【図７】 本発明の実施の形態の一例となる光素子の基
板実装方法の一工程を示す縦断面図。
板実装方法の一工程を示す縦断面図。
【図８】 本発明の実施の形態の他の例となる光素子の
基板実装方法の一工程を示す縦断面図。
基板実装方法の一工程を示す縦断面図。
【図９】 本発明の実施の形態の他の例となる光素子の
基板実装方法の一工程を示す縦断面図。
基板実装方法の一工程を示す縦断面図。
【図１０】 本発明の実施の形態の他の例となる光素子
の基板実装方法の一工程を示す縦断面図。
の基板実装方法の一工程を示す縦断面図。
【図１１】 本発明の実施の形態の他の例となる光素子
の基板実装方法の一工程を示す縦断面図。
の基板実装方法の一工程を示す縦断面図。
【図１２】 本発明の実施の形態の他の例となる光素子
の基板実装方法の一工程を示す縦断面図。
の基板実装方法の一工程を示す縦断面図。
【図１３】 本発明の実施の形態の他の例となる光素子
の基板実装方法の一工程を示す縦断面図。
の基板実装方法の一工程を示す縦断面図。
【図１４】 本発明の実施の形態の他の例となる光素子
の基板実装方法の一工程を示す縦断面図。
の基板実装方法の一工程を示す縦断面図。
【図１５】 本発明に関わる光導波路モジュールの一例
を側部から一部断面状態で示す説明図。
を側部から一部断面状態で示す説明図。
【図１６】 従来の光素子の基板実装方法の一例におけ
る一工程を示す縦断面図。
る一工程を示す縦断面図。
【図１７】 従来の光素子の基板実装方法の一例におけ
る一工程を示す縦断面図。
る一工程を示す縦断面図。
【図１８】 従来の光素子の基板実装方法の一例におけ
る一工程を示す縦断面図。
る一工程を示す縦断面図。
【図１９】 従来の光素子の基板実装方法の一例におけ
る一工程を示す縦断面図。
る一工程を示す縦断面図。
【図２０】 本発明に関わる光半導体部材の一例を示す
縦断面図。
縦断面図。
【図２１】 本発明に関わる基板チップの切り出し方法
の一例における一工程を示す平面図。
の一例における一工程を示す平面図。
【図２２】 本発明に関わる基板チップの切り出し方法
の一例における一工程を示す平面図。
の一例における一工程を示す平面図。
１ 基板 ２ 電極 ３ 第一被膜 ４ 第二被膜 ５ 溝部 ６ 光素子 ７ 導体 ８ 光半導体部材 ９ 光導波路部材 １０ 光コネクタ １１ａ〜ｄ ピン孔 １２ａ〜ｄ ピン １３ 光導波路 １４ 被覆体 １５ 光ファイバ心線 １５ａ 光ファイバ １５ｂ 被覆層 １６ 突起部 １７ マスク層
Claims (1)
- 【請求項１】 基板上に電極を形成するＡ工程、 前記基板の電極形成面上に、所定領域を除いて、第一被
膜を形成するＢ工程、 前記基板の第一被膜形成面上に第二被膜を形成するＣ工
程、 前記基板に機械加工を施すＤ工程、 前記第二被膜を除去するＥ工程、 の各工程をこの並び順通りに行う光素子の基板実装方法
であって、 前記所定領域上に光素子を実装するＦ工程および該光素
子と前記電極とに配線を施すＧ工程を、それぞれ、前記
Ａ工程とＢ工程の間、またはＢ工程とＣ工程の間、また
はＥ工程の後、いずれかに行うことを特徴とする光素子
の基板実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194309A JPH1039176A (ja) | 1996-07-24 | 1996-07-24 | 光素子の基板実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194309A JPH1039176A (ja) | 1996-07-24 | 1996-07-24 | 光素子の基板実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1039176A true JPH1039176A (ja) | 1998-02-13 |
Family
ID=16322472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8194309A Pending JPH1039176A (ja) | 1996-07-24 | 1996-07-24 | 光素子の基板実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1039176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003534568A (ja) * | 2000-05-23 | 2003-11-18 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 受動位置合わせの方法および装置 |
-
1996
- 1996-07-24 JP JP8194309A patent/JPH1039176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003534568A (ja) * | 2000-05-23 | 2003-11-18 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 受動位置合わせの方法および装置 |
| JP4808900B2 (ja) * | 2000-05-23 | 2011-11-02 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 受動位置合わせの方法および装置 |
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