JPH10340341A

JPH10340341A - 画像照合回路および画像照合集積回路

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Publication number: JPH10340341A
Application number: JP9151232A
Authority: JP
Inventors: Akira Sawada; 明澤田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-09
Filing date: 1997-06-09
Publication date: 1998-12-22
Anticipated expiration: 2017-06-09
Also published as: JP2976932B2; US6175665B1

Abstract

(57)【要約】【課題】複数の画像照合回路を並列に使用して画像を
照合するとき、参照画像の重複照合を不必要にし、デー
タ転送バスの負荷を軽くする。【解決手段】画素処理回路ＰＥ_ijk（ｉは段番号、ｊ
は行番号、ｋは単位照合回路中の画素処理回路の列番号
を表わす）の配列によって構成されている。その画素処
理回路の配列は、参照画像の連続したｍ行の画素をそれ
ぞれ入力し、並列に照合処理をする第１乃至第ｍの行照
合回路でなり、それぞれの行照合回路は、所定数の画素
処理回路が直列に接続されてなる単位照合回路がｒ段直
列に接続されてなり、それぞれの行照合回路を第ｘー１
の行照合回路とするとき、当該行照合回路のｘ段目の単
位照合回路の画素入力端子が当該行照合回路のｘー１段
目の単位照合回路の入力端子に接続され、その他の単位
照合回路は遅延回路３を経由して次段の単位照合回路に
直列に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、任意の小画像に類
似した画像を他の画像から見いだす画像照合回路に関
し、特に照合を高速で実行する画像照合回路に関する。

【０００２】

【従来の技術】従来、画像を高速に照合する回路とし
て、検索小画像の画素数分の画素処理回路を用意し、列
方向に画素比較回路を直列に接続し、行方向には１行分
の遅延手段を経由して直列に接続する画像総合回路があ
る。以下この画像照合回路について図５を参照して説明
する。

【０００３】図５にはｍ行ｎ列の画素配列でなる検索画
像によって、他の画像（以下、参照画像と記す）の照合
を行う画像照合回路の一例が示されている。この画像照
合回路においては、直列に接続されたｎ個の画素処理回
路ＰＥ_i1、ＰＥ_i2、ＰＥ_i3・・・ＰＥ_inの出力に遅延回
路３を接続して一行分の行照合回路とし、この照合回路
をｍ個（ｉ＝１，２，３．．．．ｍ）直列に接続されて
構成されて成るｍ行ｎ列照合回路（ここで、「ｍ行ｎ
列」の照合回路とは、画素処理回路ＰＥ_ijが空間的にｍ
行ｎ列の行列をなして配列されているという意味ではな
く、ｍ行ｎ列の行列状の画素配列でなる検索画像に対応
するという意味である）と、全画素処理回路の比較出力
を集計する集計回路２とを備えている。画素処理回路１
は検索画像と参照画像の画素を比較してその差分自乗あ
るいは差分絶対値を出力する。遅延回路３は画素単位
（たとえば、１画素を１バイトで表す場合には１バイト
単位）でシフトするシフトレジスタのように動作するレ
ジスタである。参照画像を読み込むときには、遅延回路
３の遅延値（レジスタの段数）はｕ−ｐに設定される。
ここで、ｕ、ｐはそれぞれ参照画像、検索画像の列数で
ある。この遅延回路によって、参照画像を画像照合回路
に読み込むとき、参照画像の列を構成する各画素は、常
に同一の列を構成しながら画像照合回路中をシフトする
ことが保証される。図６は画素処理回路１の具体例を
示すブロック図である。参照画素保持回路１１は１画素
分の参照画素情報を保持する。検索画素保持回路１２は
１画素分の検索画素情報を保持する。これらの保持回路
１１、１２はそれぞれクロック信号ＣＬＫ，ＣＬＲに同
期して画像情報を読み込み、または書き換える。減算回
路１４は検索画素と参照画素との差分を演算する。絶対
値化回路１５は減算回路１４の出力を自乗または絶対値
化する。特定値検出回路１３は検索画素の予め定められ
た特定値を検出する。ゲート回路１６は特定値検出回路
１３が検索画素保持回路の出力の特定値を検出したとき
場合以外には絶対値化回路の出力を通過させ、該特定値
を検出したときには、絶対値化回路の出力の通過を阻止
する。保持１１および１２の入力は画素処理回路の入力
端子ＩＮに接続され、参照画素保持回路１１の出力は画
素処理回路の画素データ出力端子ＯＵＴに接続される。

【０００４】特定値検出回路１３は、例えば、画素デー
タでないデータが検索画素保持回路１２に保持されてい
る場合には、その画素処理回路の出力ＤＩＦを集計の対
象から除外するために設けられている。前掲の「画像デ
ータでないデータ」とは、たとえば、図５の場合、画像
照合回路にｍｎ個の画素処理回路が設定されているけれ
ど、検索画像のサイズがそれより小さいときには、余分
のエリアの検索画素保持回路には特定値が書き込まれ
る。このようにして、この余計なエリアの画素処理回路
のＤＩＦ出力は集計回路２による集計の対象から除外さ
れる。

【０００５】図５に戻って、最初の画素処理回路ＰＥ₁₁
の入力端子（図６のＩＮ端子）は画像照合回路の入力端
子ｉに接続され、ＰＥ₁₁の出力端子（図６のＯＵＴ端
子）がＰＥ₁₂の入力端子に接続される。さらに各画素処
理回路の処理結果（図６のＤＩＦ端子）は集計手段２に
接続され、集計手段２から総合処理結果が端子Ｓに出力
される。

【０００６】次に、図５の回路の動作を図４を参照して
説明する。図４（ａ）は画像サイズがｑ行ｐ列の検索画
像を示す。ここで、ｑ＝ｍ、ｐ＝ｎとする。図４（ｂ）
は画像サイズがｖ行ｕ列の参照画像であり、この画像の
中から検索画像と類似する部分を探索する。始めに図５
の各画素処理回路に検索画像を設定するには、各遅延手
段３の遅延値をゼロに設定した上で端子ｉから検索画像
をａ_1,1 ，ａ₁₂，・・・，ａ_1p，ａ₂₁，ａ₂₂，・・・，
の順に入力し、かつ図６の画素保持手段１１，１２を駆
動するクロックをＣＬＫ，ＣＬＲ端子に入力する。これ
により、入力された検索画像が直列に接続された各画素
処理回路を通過し、ａ_qpを入力した時点で各画素処理回
路の検索画素保持手段に検索画像が保持される。次に遅
延手段３にｕ−ｐ画素分の遅延値を設定し、入力端子ｉ
から参照画像をｂ₁₁，ｂ₁₂，・・・，ｂ_1u，ｂ₂₁，
ｂ₂₂，・・・，の順に入力する。このとき図６の参照画
素保持手段１１のみを駆動するためにクロックをＣＬＫ
端子のみに入力する。端子ｉからｂ_qpを入力した時点で
ｑｐ個の画素処理回路に参照画素ｂ₁₁〜ｂ_qpが保持さ
れ、その時点の検索画素との差分自乗和あるいは差分絶
対値和が集計手段２で計算されて端子Ｓより出力され
る。以下、端子ｉから１画素入力する毎に検索画像と比
較され、結果が端子Ｓに出る。なお、比較する位置はａ
₁₁を基準に考える。したがってａ₁₁とｂ_yxを比較すると
きの比較位置は（ｙ−１，ｘ−１）で表す。

【０００７】

【発明が解決しようとする課題】上記のような従来の画
像照合回路の第１の問題点として、処理をより高速化す
るために図５の回路を複数個並列に動作させるとき、そ
れぞれの回路が画像照合を実行する参照画像範囲の境界
では、その境界を挟んだ領域を検索画像と比較するため
に、参照画像を重複して入力しなければならない領域が
でき、その結果、演算器の並列度を上回るデータ転送能
力が必要になるという点が挙げられる。

【０００８】このように、参照画像を重複して入力しな
ければならないのは次の理由による。例えば図４におい
てｑ＝８，ｖ＝２５６とすると垂直方向に０〜２４８の
範囲の比較位置がある。この参照画像を２つの画像照合
回路で照合するために、この比較位置を２分割すると例
えば０〜１２３，１２４〜２４８になる。ところが比較
位置１２３というのはａ_1,1 とｂ_124,1 を比較すること
であり、この比較結果を得るためにはｂ_131,u までのデ
ータを入力する必要がある。すなわち分割行においてｑ
−１行分は重複してデータ入力する必要があり、分割数
が増えるにしたがって重複量が増える。

【０００９】第２の問題点として、並列度を上げるとデ
ータ転送バスの負荷が大きくなり、転送レートを上げに
くいという点がある。

【００１０】その理由を以下説明する。一般にデータ転
送バスは、画素が水平もしくは垂直方向に隣り合ったも
のを一括で転送する構造になっており、例えば１画素８
ビットを８画素まとめて６４ビット幅のバスで転送する
ようになっている。したがって、図５の入力端子ｉの手
前には通常バス幅分のラッチが付いており、例えば８画
素をバスからラッチに格納した後に１画素づつ端子ｉに
送るという動作をする。図５の画像照合回路を８並列に
し、それぞれの回路の入力端子ｉに８画素幅のラッチを
接続した場合には、１クロック毎に８画素分のデータを
各回路に巡回しながら供給すれば、それぞれ回路は８ク
ロック毎にデータを受け取ればよいのでデータの供給と
処理能力が一致する。ところがより高速に処理するため
にクロック周波数を上げようとしても負荷（ラッチ）が
８個もあると１個の場合より強力なバス駆動回路が必要
となる。実際にはバス幅を２倍にしてクロックを下げる
などの処理が必要になる。

【００１１】本発明の目的は、より高速な処理を実現す
るために、前述の重複データを減少させ、かつデータ転
送バスの負荷を軽くすることにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の画像照合回路は、画素入力端子から入力
した画素を第１のクロック信号に同期して読み込んで保
持し、または保持した画素を画素出力として出力し、画
素入力端子から入力した画素を第２のクロック信号に同
期して読み込んで検索画素として保持し、前記第１のク
ロック信号に同期して読み込まれた画素が参照画素であ
る場合には、参照画素と検索画素との差分の絶対値を演
算して差分出力として出力する複数の画素処理回路の配
列と、設定された遅延数で、画素処理回路の画素出力
の、次段の画素処理回路への入力タイミングを遅延させ
る遅延回路とを有する画像照合回路であって、画素処理
回路の配列は、参照画像の連続したｍ個の行の画素をそ
れぞれ入力し、並列に照合処理をする第１乃至第ｍの行
照合回路でなり、それぞれの前記行照合回路は、所定数
の画素処理回路が直列に接続されてなる単位照合回路が
ｒ段直列に接続されてなり、前記それぞれの行照合回路
を第ｘー１の行照合回路とするとき、当該行照合回路の
ｘ段目の単位照合回路の画素入力端子が当該行照合回路
のｘー１段目の単位照合回路の入力端子に接続され、そ
の他の単位照合回路は前記遅延回路を経由して次段の単
位照合回路に直列に接続されている。

【００１３】この回路構成を各段の画素処理回路の配列
の観点から見ると、各段の画素処理回路は、ｎ個直列に
配列されて単位照合回路を構成し、その単位照合回路が
ｍ個並列に配列されている。この配列を、検索画像と参
照画像のｍ行ｎ列の画素配列に対応させることができ
る。以下、この、画素処理回路がｎ個直列に配列されて
構成された単位照合回路がｍ個並列に配置されて成る画
素処理回路の配列を回路マトリックスと記す。

【００１４】本発明は、上述の回路マトリックスによっ
て１つの検索画像の比較を行う。複数段の回路マトリッ
クスは基本的には直列に接続されているので、参照画像
のデータ転送バスの負荷は１つの回路マトリックス分の
画素データで済む。

【００１５】行照合回路を第ｘー１の行照合回路とする
とき、行照合回路のｘ段目の単位照合回路の画素入力端
子が当該行照合回路のｘー１段目の単位照合回路の入力
端子に接続されているという構成（以下、行順序変換接
続と記す）によって、第ｘー１行照合回路の入力に対し
てｘ段目の単位照合回路には、同じ行照合回路のｘー１
段目の単位照合回路と同一の参照画素が与えられる。そ
の結果、垂直比較位置が１行ずれた比較を行うことがで
きるので、ｍ段の回路マトリックスを用いた場合には参
照画像の重複転送を完全に不必要にすることができる。
このようにして、従来の画像照合回路がもつ、参照画像
データを重複して入力しなければならないという問題を
解決することができる。

【００１６】上記の行順序変換回路を容易かつ任意に実
現するために、本発明の画像照合集積回路は、所定数の
画素処理回路が直列にに接続され、その直列接続された
画素処理回路の画素出力を遅延回路の入力に接続して成
る行照合単位回路と、行照合単位回路の出力を第１の選
択入力とし、該行照合単位回路の入力を第２の選択入力
とし、選択信号の論理値に応じて第１、第２の選択入力
のいずれか一方を選択して出力する選択回路とを有する
行照合回路が複数個並列に配置されて成る行照合回路群
と、該照合回路群の各画素処理回路の差分出力を集計す
る集計回路とが１つの基板上に形成されて成る。

【００１７】この集積回路によると、単位照合回路の直
列接続をつくるとき、遅延回路を介して行う直列接続お
よび行順序変換接続を介して行う直列接続の任意の一方
を容易に選択することができる。したがって、発明の画
像照合回路を容易に実現することができる。また、同一
構成の集積回路をどの段にでも用いることができので、
回路を経済的に構成することができる。

【００１８】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は本発明の画像照合回路
の一実施形態を示すブロック図である。本実施形態の画
像照合回路は、基本的に、ｎ個の画素処理回路ＰＥの直
列接続を１組として単位照合回路とし、単位照合回路を
横方向にｒ段直列に接続して行画像照合回路を構成し、
更にその行画像照合回路（以下、行照合回路と記す）を
ｍ個縦に配列して並列に画像照合を実行するようにした
ものである。以下の記述において、画素処理回路ＰＥ_ij
_kの添え字ｋは単位照合回路の中の画素処理回路番号と
し、ｊは縦に並列に配列された行照合回路番号とし、ｉ
は行照合回路中の単位照合回路の段番号である。したが
って、ｋ＝１、２・・・ｎ、ｊ＝１、２・・・ｍであ
る。また、ｉ＝１、２・・・ｒである。本発明の効果を
明らかにするためにｒ＝ｍにとられている。図１から分
かるように、縦に配列されたｍ個の行照合回路の同一段
番号に属する画素処理回路はｍ行ｎ列のマトリックス状
の配列になる（たとえば、縦に配列されたｍ個の行照合
回路の段番号２に属する画素処理回路は、図１の中央に
マトリックス状に配列されたｍｎ個の画素処理回路群Ｐ
Ｅ_2jk（ｋ＝１、２・・・ｎ、ｊ＝１、２・・・ｍ）で
ある）。以下の記述において、この画素処理回路のマト
リックス配列を回路マトリックスと記す。後述するよう
に、画像照合は、検索画像および参照画像をこの回路マ
トリックスに読み込んで実行される。したがって、集計
回路２は、回路マトリックス毎に（すなわち各段に）設
けられ、各画素処理回路の比較出力は、集計手段２で集
計された上で端子Ｓ_i（ｉは段番号）に出力される。遅
延回路３は、図５の回路と同様に、画素単位で動作する
シフトレジスタまたは先入れ先出しレジスタとして働
き、その遅延数は、参照画像を回路マトリックスに書き
込むときには（参照画像の列数ｕ）ー（回路マトリック
スの列数ｎ）に等しくとられる。

【００１９】次に図１を参照して本発明の特徴とする接
続について説明する。先ず、各行照合回路は画素を入力
するための入力端子ｉ₁ 〜ｉ_mに接続されている。それ
ぞれｎ個の画素処理回路からなる単位照合回路は、後述
の行順序変換接続部を除いては、図５の画像照合回路と
同様に、遅延回路を介して次段の単位照合回路に接続さ
れている。

【００２０】行順序変換接続部は各段に１箇所存在し、
ｘ段目の第ｘー１番目の単位照合回路の入力が前段の第
ｘー１番目の単位照合回路の入力に接続される。ここで
「第ｘー１番目」とは、上からｘー１番目、すなわち、
「第ｘー１番目の行照合回路に所属する」という意味で
ある。以下の記述において、ｒ段目の第ｓ番の単位照合
回路を［ｒｓ］照合回路と記す。したがって、例えば、
図１の［２１］照合回路の入力と［１１］照合回路の入
力には同一の画素信号が入力される。その結果、第１、
第２段の回路マトリックスにクロック信号が与えられて
いる状態においては［１１］照合回路と［２１］照合回
路とは同一の画像信号を保持する。

【００２１】次に、図２および図４を参照して図１の回
路の動作を説明する。図２は図１の回路の回路マトリッ
クスの配列を示す図で、ｍ＝４の場合である。通常、ｍ
の実用的な値は８以上であるが図２では簡単のためｍ＝
４としている。図の正方形の枠は各段の回路マトリック
スを表し、各正方形中の４つに仕切られた小区画はそれ
ぞれ１つの単位照合回路に対応する。したがって、図２
において、行方向（横方向）に配列された４つの小区画
が１つの行照合回路を構成し、その行照合回路が列方向
（縦方向）に４つ配列されて画像照合回路が構成されて
いる。

【００２２】図２、Ａは４行ｐ列の検索画像を各段の回
路マトリックスに設定する仕方を表している。検索画像
の各行は、それぞれ画素配列(a₁₁,a₁₂,..a_1k..a_1p)
(a₂₁,a₂₂,..a_2k,..a_2p)(a₃₁,a₃₂,..a_3k,..a_3p)(a₄₁,
a₄₂,..a_4k,..a_4p)でなるとする。図２、Ｂは参照画像の
書き込み段階を示す図で、Ｐ１〜Ｐ４は１段目から４段
目の回路マトリックスが順次に書き込まれるステップを
示し、数字は、各単位照合回路に書き込まれる参照画像
の行番号を示す。

【００２３】画像照合の始めに各段の回路マトリックス
に検索画像が設定される。いま、検索画像が一般的にｑ
行、ｐ列の画素配列からなり、ｍ＝ｑ、ｎ＝ｐであると
する。遅延回路３に遅延数を０に設定し、端子ｉ₁ 〜ｉ
_m のそれぞれに検索画像の各行（先頭はａ₁₁〜ａ_q1）を
対応させて１段目の回路マトリックスの各行にｐ個の検
索画素を入力する。画素処理回路の制御方法自体は従来
技術の項で説明したとおりＣＬＫ，ＣＬＲの２つの端子
にクロック信号を与え、クロック信号に同期して画素を
入力し、回路マトリックスの各行に、検索画像の対応す
る１行分ｐ個の画素が書き込まれたときに当該クロック
信号を不活性にする。

【００２４】２段目〜ｍ段目についても同様に、各段の
回路マトリックス毎に検索画像の設定が行われる。しか
し、２段目以降に設定される検索画像は、１段毎に１行
づつ循環的にシフトしたデータが回路マトリックスの各
行に与えられる。ここで、循環的とは、最後の行を最初
の行の前の行と定める行順番の定め方である。したがっ
て、例えば２段目のＰＥ_21n 〜ＰＥ₂₁₁ （一番上の行）
にはａ_q1〜ａ_qp（最後の行）が設定され、ＰＥ_22n 〜Ｐ
Ｅ₂₂₁ にａ₁₁〜ａ_1pが設定される。ｍ段目は、ＰＥ_mmn
〜ＰＥ_mm1 にａ₁₁〜ａ_1pが設定され、ＰＥ_m1n 〜ＰＥ
_m11 にａ₂₁〜ａ_2pが設定される。この設定を図２Ａの実
施例に当てはめると、ＰＥ_21n 〜ＰＥ₂₁₁は２段目の第
１行目の単位照合回路に対応する。また、ａ_q1〜ａ
_qpは、ａ₄₁〜ａ _4p（ｑ＝４）に該当する。また、ＰＥ
_mmn 〜ＰＥ_mm1は、図２Ａの実施例では、４段目第４行
（ｍ＝４）の単位照合回路に該当する。ＰＥ_m1n 〜ＰＥ
_m11は、図２Ａの４段目第１行の単位照合回路に該当す
る。図２Ａに示されているように、本実施形態において
は各段の回路マトリックスには、段番号が１段進むと１
行ずつシフトするように、検索画像の各行が設定され
る。

【００２５】次に各遅延手段にｕ−ｐ画素分の遅延値を
設定して参照画像を入力する。図４（ｂ）の画像をｍ行
づつ重複なく端子ｉ₁ 〜ｉ_m から入力する。この処理に
よって１段目の回路マトリックスの１〜ｍ行には参照画
像の１〜ｍ行が順に読み込まれ、ｍ＝４の場合には、図
２ＢのステップＰ１に記されているようになる。この図
で数字１〜４はそれぞれ参照画像の１〜４行を表す。

【００２６】まず最初の１〜ｍ行のｎ列目の画素を入力
した時点で１段目の画素処理回路で比較位置（０，０）
の比較処理が行われ端子Ｓ１から結果が出る。（このと
きの比較処理は検索画像のa₁₁.....a_qp と参照画像
b₁₁.....b_qpとの比較であるから比較位置は（００）で
ある。）以後、それぞれの入力端子ｉ₁ 〜ｉ_m から１画
素入力される毎に水平方向にずれた比較位置での結果が
出る。この比較処理は、図２の実施例で説明すると、図
Ｂの１段目の回路マトリックスの各行に書き込まれてい
る参照画素１、２、３、４と図Ａの１段目の回路マトリ
ックスの各行に書き込まれている検索画素の配列とが比
較される。

【００２７】ステップＰ１が終了すると、次に、参照画
像のｍ＋１〜２ｍ行の画素がそれぞれ入力端子ｉ₁ 〜ｉ
_m から入力され、次のステップＰ２が始まる。参照画像
のｍ＋１〜２ｍ行の画素が読み込まれると、ステップＰ
１の際に１段目の回路ブロックに読み込まれていた参照
画素の行のうち第１行の参照画素を除き、他の行の参照
画素は、遅延回路を経て２段目の回路マトリックスの対
応する行に読み込まれる。しかし、前記したように、２
段目の第１行の単位照合回路の入力は、行順序変換接続
によって前段の対応する行、すなわち、１段目の第１行
目の入力に接続されているので、２段目の第１行には、
１段目第１行の参照画素、すなわち参照画像の第ｍ＋１
行が読み込まれる。したがって、ステップＰ２において
は２段目の回路マトリックスには、行順にｍ＋１、２、
３、・・・ｍが読み込まれる。一方、２段目の回路マト
リックスの検索画素保持回路には、検索画像の各行の画
素がｍ、１、２・・・ｍー１の順に読み込まれている。
その結果、参照画像のｍ＋１、２、３、・・・ｍ行が検
索画像のｍ、１、２・・・ｍー１と比較されることにな
る。この比較は、参照画像の２、３・・・・ｍ、ｍ＋１
と検索画像の１、２・・・・ｍー１、ｍとの比較、すな
わち、垂直比較位置１の比較と等価である。上記の動作
を、図２の実施例で説明すると次のようになる。ステッ
プＰ２において、参照画像の第５、６、７、８行が入力
端子ｉ₁ 〜ｉ₅から読み込まれると、ステップＰ１の際
に１段目の回路マトリックスに読み込まれていた参照画
像の第１、２、３、４行のうち、第２、３、４行は２段
目に読み込まれる。しかし、行順序変換接続によって、
２段目の回路マトリックスの第１行には、１段目の回路
マトリックスの第１行と同一の画素、すなわち、参照画
像の第５行が読み込まれる。その結果、２段目の回路マ
トリックスには参照画像の第５、２、３、４行がこの順
序に読み込まれる。一方、２段目の回路マトリックスの
検索画素保持回路には、検索画像の第４、１、２、３行
がこの順序に保持されている（図２Ａ参照）。したがっ
て、ステップＰ２では、２段目の回路マトリックスにお
いて、参照画像の第５、２、３、４行が検索画像の第
４、１、２、３行と比較される。この比較処理は、参照
画像の第２、３、４、５行と検索画像の第１、２、３、
４行との比較と等価である。すなわち、２段目の回路マ
トリックスでは、垂直比較位置１の比較が行われる。

【００２８】このようにして、ステップＰ２では、１段
目の回路マトリックスにおいては参照画像の第ｍ＋１〜
２ｍ行が検索画像の第１〜ｍ＋１行と比較される。した
がって、ｍ＋１〜２ｍ行のｎ画素目を入力した時点で
は１段目の回路マトリックスによって比較位置（ｍ，
０）の比較処理が行われ端子Ｓ１から結果が出る。同時
に２段目の回路マトリックスで比較位置（１，０）の比
較処理が行われ端子Ｓ２から結果が出る。この処理は図
２の実施例ではつぎのようになる。参照画像の最初の４
行を入力したときには、１段目のみが有効で垂直比較位
置０の比較が行われる。次に５〜８行目のを入力すと１
段目は垂直比較位置４の比較が行われるが、２段目では
２〜５行目のデータが入力されることになるので垂直比
較位置１の比較が行われる。これは、２〜４行目のデー
タが行順序を維持したまま遅延回路を経て２段目に入る
のに対し２段目回路マトリックスの第１行には参照画像
の５行目の画素データが入るからである。同様に９〜１
２行目のデータ入力時には、３段目の回路マトリックス
の第１，３，４行には前段の回路マトリックスの対応す
る行が遅延回路を経て入り、３段目の回路マトリックス
の第２行には現在の前段の対応する行と同じ画素デー
タ、すなわち６行目のデータが入る。したがって、３段
目では垂直比較位置２の比較が行われる。さらに１３〜
１６行目のデータ入力においては、４段目で垂直比較位
置３の比較が行われる。

【００２９】本実施形態の構成をさらに具体的に記す
と、図１においてｍ，ｎを８以上とし、集計回路２は加
算器の集合体で実現する。遅延回路２は遅延値の設定を
容易に行えるようにするため、一般的にはメモリとライ
トカウンタ、リードカウンタで構成する。それぞれのカ
ウンタのアドレスをずらしてメモリをアクセスすること
によって遅延を得る。画素処理回路の具体例は図６に記
された通りであり、参照画素保持回路１１、検索画素保
持回路１２はクロックで駆動するためフリップフロップ
で構成する。フリップフロップのビット幅は画像データ
の精度によるが８〜１２ビット程度が一般的である。８
ビットの場合、検出器１３で２５５（符号なし８ビット
２進数の最大値）を検出したときゲート回路１６をデイ
スエーブルにする。これは検索画像が角形でない場合に
余分な画素の比較を禁止する意味がある。検索画像を必
ず角形になる用途に用いる場合はこのような回路は不要
である。図３は、本発明の第２の実施形態を説明する
ための図である。本実施形態は、図１の構成を経済的に
実現するための集積回路を構成するための回路である。
例えばｍが１６であると図１の構成全体を経済的な１チ
ップの集積回路で実現するのは現状では困難である。し
たがって、図１の回路を複数に分割して実現することに
なるが、その際、同一の集積回路を複数用いるのが経済
的である。この集積回路について以下図３を用いて説明
する。

【００３０】図３において、画素処理回路ＰＥ_jk（ｊ＝
１、２・・・ｍ、ｋ＝１、２・・・ｎ）は、ｎ個直列に
接続されて単位照合回路を構成し、端子ｉ_jに接続され
ている。ｎ個目の画素処理回路ＰＥ_jnの出力は遅延手段
３に接続され（行照合単位回路）、さらに遅延手段３の
出力は選択回路４の一方の入力に接続される。選択回路
４の他方の入力は端子ｉ_jに接続され、選択回路４の出
力Ｑは端子θ_jに接続されている。以上の構成を１組と
して（行照合回路）ｍ組を集積回路内に配置する。また
ｍｎ個の画素処理回路の処理結果は集計手段２で処理さ
れ、その処理結果は端子Ｓから出力される。さらに選択
信号保持回路５が設けられ、選択信号保持回路５はそれ
ぞれの選択回路４の選択信号を独立に設定する情報を保
持する。その情報は、端子Ｐから入力される。

【００３１】次にこれを用いて図１の構成を実現する方
法を説明する。上記の回路を１段目に用いる場合には、
第１行の選択回路４がｉ₁ を選択するように設定し、他
の選択回路４は遅延回路３の出力を選択するように設定
する。以下ｘ段目に用いる場合は、第ｘ行の選択回路４
がｉ_x を選択するように設定し、他の選択回路４は遅延
回路３の出力を選択するように設定する。これによりｘ
段目の出力をｘ＋１段目の入力ｉに結線するだけで図１
の回路を構成することができる。なお、集積回路に図３
の構成が１段しか入らない場合は集積回路外部の結線で
同等のことが実現できるので、選択回路４は必ずしも必
要でない。２段以上を集積する場合に必須になる。

【００３２】以上の説明で、端子は物理的な端子を意味
しない。例えば図３の構成の集積回路の実施例では、端
子ｉの直前に入力バッファや場合によってはラッチガ接
続され、物理的な端子はそれらの入力に接続される。ま
た、図示していない遅延回路３に遅延値を与える端子や
端子Ｐは照合処理の準備として一時的に使用するため、
専用の物理的端子を与えるのは不経済である。したがっ
て、通常は双方向バッファなどを介して、端子Ｓととも
に同一の物理端子に接続される。

【００３３】

【発明の効果】本発明の第１の効果は、従来重複して入
力していたデータを削減することができ、もしくは該重
複データが不必要になり、データ転送能力が従来よりも
低くて済むためにデータ転送バスをより経済的に実現す
ることができる。

【００３４】その理由は、従来は複数の照合回路間では
データの転送が行われなかったのに対し、本発明の回路
では同じデータを後段の照合回路に転送するため、その
分のデータを重複せずに照合できるからである。特に図
１のようにｍ段の照合回路をもてば重複を完全になくす
ことができので最も効果的である。

【００３５】本発明の第２の効果は、ｍ段の照合回路が
基本的に直列に接続されているので、データ転送バス自
体には１段分の負荷しか接続されない。それによって、
クロック周波数をより経済的に向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の画像照合回路の一実施形態を示すブロ
ック図である。

【図２】本発明の画像照合回路の動作例を示す図であ
る。

【図３】本発明の画像照合集積回路の一実施形態を示す
ブロック図である。

【図４】本発明の画像照合回路で処理する検索画像
（ａ）と参照画像（ｂ）の一例である。

【図５】画像照合回路の従来例を示すブロック図であ
る。

【図６】画素処理回路のブロック図である。

【符号の説明】

１画素処理回路２集計回路３遅延回路４選択回路５選択信号保持回路１１参照画素保持回路１２検索画素保持回路１３既定値検出回路１４減算器１５絶対値化回路１６ゲート回路

Claims

【特許請求の範囲】

【請求項１】画素入力端子から入力した画素を第１の
クロック信号に同期して読み込んで保持し、または保持
した画素を画素出力として出力し、画素入力端子から入
力した画素を第２のクロック信号に同期して読み込んで
検索画素として保持し、前記第１のクロック信号に同期
して読み込まれた画素が参照画素である場合には、参照
画素と検索画素との差分の絶対値を演算して差分出力と
して出力する複数の画素処理回路の配列と、設定された
遅延数で、画素処理回路の画素出力の、次段の画素処理
回路への入力タイミングを遅延させる遅延回路とを有す
る画像照合回路において、１つの画素処理回路の画素出
力と、次段の画素処理回路の画素入力との接続を当該２
つの画素処理回路の直列接続と定義するとき、前記画素処理回路の配列は、参照画像の連続したｍ個の
行の画素をそれぞれ入力し、並列に照合処理をする第１
乃至第ｍの行照合回路でなり、それぞれの前記行照合回路は、所定数の画素処理回路が
直列に接続されてなる単位照合回路がｒ段直列に接続さ
れてなり、前記それぞれの行照合回路を第ｘー１の行照
合回路とするとき、当該行照合回路のｘ段目の単位照合
回路の画素入力端子が当該行照合回路のｘー１段目の単
位照合回路の入力端子に接続され、その他の単位照合回
路は前記遅延回路を経由して次段の単位照合回路に直列
に接続されていることを特徴とする画像照合回路。
【請求項２】ｒ≦ｍである請求項１に記載の画像照合
回路。
【請求項３】画素入力端子から入力した画素を第１の
クロック信号に同期して読み込んで保持し、または保持
した画素を画素出力として出力し、画素入力端子から入
力した画素を第２のクロック信号に同期して読み込んで
検索画素として保持し、前記第１のクロック信号に同期
して読み込まれた画素が参照画素である場合には、参照
画素と検索画素との差分の絶対値を演算して差分出力と
して出力する複数の画素処理回路の配列と、設定された
遅延数で、画素処理回路の画素出力の、次段の画素処理
回路への入力タイミングを遅延させる遅延回路と、前記
複数の画素処理回路の差分出力を集計する集計回路を有
する画像照合集積回路において、１つの画素処理回路の
画素出力と、次段の画素処理回路の画素入力との接続を
当該２つの画素処理回路の直列接続と定義するとき、所定数の画素処理回路が直列にに接続され、その直列接
続された画素処理回路の画素出力を遅延回路の入力に接
続して成る行照合単位回路と、前記行照合単位回路の出
力を第１の選択入力とし、該行照合単位回路の入力を第
２の選択入力とし、選択信号の論理値に応じて第１、第
２の選択入力のいずれか一方を選択して出力する選択回
路とを有する行照合回路が複数個並列に配置されて成る
行照合回路群と、該行照合回路群の各画素処理回路の差
分出力を集計する集計回路とが１つの基板上に形成され
て成る画像照合集積回路。
【請求項４】行照合回路群の各選択回路の選択信号の
論理値を保持し、各選択回路の選択信号の論理値を独立
に設定する選択信号保持手段を有する請求項３に記載の
集積回路。
【請求項５】画素入力端子から入力した画素を第１の
クロック信号に同期して読み込んで保持し、または保持
した画素を画素出力として出力し、画素入力端子から入
力した画素を第２のクロック信号に同期して読み込み、
検索画素として保持し、前記第１のクロック信号に同期
して読み込まれた画素が参照画素である場合には、参照
画素と検索画素との差分の絶対値を演算して差分出力と
して出力する複数の画素処理回路の配列と、設定された
遅延数で、画素処理回路の画素出力の、次段の画素処理
回路への入力タイミングを遅延させる遅延回路と、画像
照合処理を制御するデータ処理装置を有する画像照合シ
ステムにおいて、１つの画素処理回路の画素出力と、次
段の画素処理回路の画素入力との接続を当該２つの画素
処理回路の直列接続と定義するとき、前記画素処理回路の配列は、参照画像の連続したｍ個の
行の画素をそれぞれ入力し、並列に照合処理をする第１
乃至第ｍの行照合回路でなり、それぞれの前記行照合回路は、所定数ｎの画素処理回路
が直列に接続されてなる単位照合回路がｒ段直列に接続
されてなり、前記それぞれの行照合回路を第ｘー１の行
照合回路とするとき、当該行照合回路のｘ段目の単位照
合回路の画素入力端子が当該行照合回路のｘー１段目の
単位照合回路の入力端子に接続され、その他の単位照合
回路は前記遅延回路を経由して次段の単位照合回路に直
列に接続されており、前記データ処理装置は、各行照合回路の１段目の単位照
合回路の画素処理回路に第１、第２のクロック信号を与
えて、ｍ行ｎ列の画素配列でなる検索画像の画素を、行
番号順に第１乃至第ｍ行照合回路に入力し、次に、各行
照合回路の１段目の単位照合回路の画素処理回路に第１
のクロック信号のみを与え、各行照合回路の２段目の単
位照合回路の画素処理回路に第１、第２のクロック信号
を与えて、行順序を循環的に１行シフトさせた検索画像
の画素を第１乃至第ｍ行照合回路に入力して、該シフト
させた検索画像の画素を各行照合回路の２段目の単位照
合回路に保持し、以下、同様に各行照合回路のｊ段目よ
り前段の単位照合回路の画素処理回路に第１のクロック
信号のみを与え、各行照合回路のｊ段目の単位照合回路
の画素処理回路に第１、第２のクロック信号を与えて、
行順序を循環的にシフトさせた検索画像の画素を第１乃
至第ｍ行照合回路に入力して、該シフトさせた検索画像
の画素を各行照合回路のｊ段目の単位照合回路に保持す
る処理をｒ段目（ｒ≦ｍ）まで繰り返す検索画像設定処
理を実行し、当該データ処理装置は、次に、ｖ行ｕ列の参照画像を入
力するために、各行照合回路の１段目の単位照合回路の
画素処理回路に第１のクロック信号を与えて、参照画像
の第１乃至第ｍ行の画素を、行番号順に第１乃至第ｍ行
照合回路に入力して該第１乃至第ｍ行照合回路の１段目
の各単位照合回路に垂直比較位置０の比較を実行させ、
次に各行照合回路の１段目および２段目の単位照合回路
の画素処理回路に第１のクロック信号を与えて、参照画
像の第ｍ＋１乃至第２ｍ行の画素を、行番号順に第１乃
至第ｍ行照合回路に入力して該第１乃至第ｍ行照合回路
の１段目の各単位照合回路に垂直比較位置０の比較を実
行させ、２段目の各単位照合回路に垂直比較位置１の比
較を実行させ、以下、同様に、各行照合回路のｊ段目よ
り前段およびｊ段目の単位照合回路の画素処理回路に第
１のクロック信号を与えて、参照画像の第（ｊー１）ｍ
＋１乃至第ｊｍ行の画素を、行番号順に第１乃至第ｍ行
照合回路に入力して該第１乃至第ｍ行照合回路の１段目
の各単位照合回路に垂直比較位置０の比較を実行させ、
ｊ段目の各単位照合回路に垂直比較位置ｊー１の比較を
実行させる画像参照処理を実行することを特徴とする画
像照合システム。