JPH10336609A - データスライス回路 - Google Patents
データスライス回路Info
- Publication number
- JPH10336609A JPH10336609A JP10122546A JP12254698A JPH10336609A JP H10336609 A JPH10336609 A JP H10336609A JP 10122546 A JP10122546 A JP 10122546A JP 12254698 A JP12254698 A JP 12254698A JP H10336609 A JPH10336609 A JP H10336609A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- data
- control signal
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/083—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical and the horizontal blanking interval, e.g. MAC data signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/007—Detection of the synchronisation error by features other than the received signal transition detection of error based on maximum signal power, e.g. peak value, maximizing autocorrelation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Power Engineering (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【課題】 データスライス回路を提供する。
【解決手段】 ビデオ信号を入力してトップピーク検出
信号とボタムピーク検出信号をそれぞれ出力するトップ
ピーク検出部及びボタムピーク検出部と、ビデオ信号か
ら複合同期信号を分離する複合同期信号分離回路と、Ｃ
ＲＩ区間に対して第１制御信号を発生するＣＲＩウィン
ドウ回路と、トップピーク検出信号とボタムピーク検出
信号の中間値を第１制御信号に応答してサンプリング
し、そのサンプリングされた中間値を第１制御信号に応
答してホールディングして基準電圧を出力するサンプリ
ング／ホールディング回路と、複合同期信号にデータが
載せられているラインのみで第２制御信号を発生する第
２制御信号生成部と、第２制御信号に応答してビデオ信
号を基準信号と比較する比較回路とを備え、データが載
せられているラインのみでデータスライス動作を行うこ
とにより、ノイズの発生を防止することができる。
信号とボタムピーク検出信号をそれぞれ出力するトップ
ピーク検出部及びボタムピーク検出部と、ビデオ信号か
ら複合同期信号を分離する複合同期信号分離回路と、Ｃ
ＲＩ区間に対して第１制御信号を発生するＣＲＩウィン
ドウ回路と、トップピーク検出信号とボタムピーク検出
信号の中間値を第１制御信号に応答してサンプリング
し、そのサンプリングされた中間値を第１制御信号に応
答してホールディングして基準電圧を出力するサンプリ
ング／ホールディング回路と、複合同期信号にデータが
載せられているラインのみで第２制御信号を発生する第
２制御信号生成部と、第２制御信号に応答してビデオ信
号を基準信号と比較する比較回路とを備え、データが載
せられているラインのみでデータスライス動作を行うこ
とにより、ノイズの発生を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明はビデオ信号処理装置
に係り、特にビデオ信号に載せられているデータを分離
するデータスライス回路に関する。
に係り、特にビデオ信号に載せられているデータを分離
するデータスライス回路に関する。
【０００２】
【従来の技術】従来では、ＫＢＰＳ（Korean Broadcas
ting Program Service）、キャプション(Caption)サ
ービス、テレテキスト(Teletext）サービス、ＥＤＳ(Ex
tendedData Service）などのために垂直消去区間のビ
デオ信号にデータを載せて伝送した。
ting Program Service）、キャプション(Caption)サ
ービス、テレテキスト(Teletext）サービス、ＥＤＳ(Ex
tendedData Service）などのために垂直消去区間のビ
デオ信号にデータを載せて伝送した。
【０００３】テレビジョン受像機はこのように垂直消去
区間のビデオ信号に載せられているデータを分離し、前
記データによる情報をディスプレーして各種のサービス
を提供した。ここで、前記垂直消去区間のビデオ信号に
載せられているデータを分離する装置がデータスライス
回路である。
区間のビデオ信号に載せられているデータを分離し、前
記データによる情報をディスプレーして各種のサービス
を提供した。ここで、前記垂直消去区間のビデオ信号に
載せられているデータを分離する装置がデータスライス
回路である。
【０００４】従来のデータスライス回路を示した図１を
参照すれば、ビデオ信号はトップピーク検出器１０、ボ
タムピーク検出器１２、複合同期信号分離回路１６及び
比較回路２０の非反転入力端子（＋）に入力される。前
記トップピーク検出器１０は前記ビデオ信号のトップピ
ークを検出してトップピーク検出信号を出力する。前記
ボタムピーク検出器１２は前記ビデオ信号のボタムピー
クを検出してボタムピーク検出信号を出力する。かつ、
前記トップピーク検出信号は抵抗Ｒ１を通してサンプリ
ング／ホールディング回路１４の入力ノード（Ｐ）に至
り、前記ボタムピーク検出信号は抵抗Ｒ２を通してサン
プリング／ホールディング回路１４の入力ノード（Ｐ）
に至る。前記抵抗Ｒ１とＲ２は同一な抵抗値を有する。
これにより、前記サンプリング／ホールディング回路１
４の入力ノード（Ｐ）は前記トップピーク検出信号と前
記ボタムピーク検出信号の中間信号となる。前記中間信
号（以下、“サンプリング／ホールディング信号”とい
う）は前記サンプリング／ホールディング回路１４に入
力される。
参照すれば、ビデオ信号はトップピーク検出器１０、ボ
タムピーク検出器１２、複合同期信号分離回路１６及び
比較回路２０の非反転入力端子（＋）に入力される。前
記トップピーク検出器１０は前記ビデオ信号のトップピ
ークを検出してトップピーク検出信号を出力する。前記
ボタムピーク検出器１２は前記ビデオ信号のボタムピー
クを検出してボタムピーク検出信号を出力する。かつ、
前記トップピーク検出信号は抵抗Ｒ１を通してサンプリ
ング／ホールディング回路１４の入力ノード（Ｐ）に至
り、前記ボタムピーク検出信号は抵抗Ｒ２を通してサン
プリング／ホールディング回路１４の入力ノード（Ｐ）
に至る。前記抵抗Ｒ１とＲ２は同一な抵抗値を有する。
これにより、前記サンプリング／ホールディング回路１
４の入力ノード（Ｐ）は前記トップピーク検出信号と前
記ボタムピーク検出信号の中間信号となる。前記中間信
号（以下、“サンプリング／ホールディング信号”とい
う）は前記サンプリング／ホールディング回路１４に入
力される。
【０００５】前記複合同期信号分離回路１６は前記ビデ
オ信号から複合同期信号を分離して出力する。前記複合
同期信号はＣＲＩ(Clock Run In)ウィンドウ回路１８
に入力される。前記ＣＲＩウィンドウ回路１８は前記複
合同期信号を基にしてＣＲＩ区間のみで前記サンプリン
グ／ホールディング回路１４がサンプリング動作を行う
ようにする制御信号、例えばハイ状態の信号を出力し、
その他の区間では前記サンプリング／ホールディング回
路１４がホールディング動作を行うようにする制御信
号、例えばロー状態の信号を出力する。
オ信号から複合同期信号を分離して出力する。前記複合
同期信号はＣＲＩ(Clock Run In)ウィンドウ回路１８
に入力される。前記ＣＲＩウィンドウ回路１８は前記複
合同期信号を基にしてＣＲＩ区間のみで前記サンプリン
グ／ホールディング回路１４がサンプリング動作を行う
ようにする制御信号、例えばハイ状態の信号を出力し、
その他の区間では前記サンプリング／ホールディング回
路１４がホールディング動作を行うようにする制御信
号、例えばロー状態の信号を出力する。
【０００６】前記サンプリング／ホールディング回路１
４は前記ハイ状態の制御信号に応答して前記サンプリン
グ／ホールディング信号をサンプリングする。かつ、前
記サンプリング／ホールディング回路１４は前記サンプ
リングされたサンプリング／ホールディング信号を前記
ロー状態の制御信号に応答してホールディングする。前
記サンプリング／ホールディング回路１４の出力を基準
電圧という。
４は前記ハイ状態の制御信号に応答して前記サンプリン
グ／ホールディング信号をサンプリングする。かつ、前
記サンプリング／ホールディング回路１４は前記サンプ
リングされたサンプリング／ホールディング信号を前記
ロー状態の制御信号に応答してホールディングする。前
記サンプリング／ホールディング回路１４の出力を基準
電圧という。
【０００７】前記基準電圧は比較回路２０の反転入力端
子（−）に入力される。前記比較回路２０は前記ビデオ
信号が基準電圧より大きいときはハイ状態の出力を発生
し、前記ビデオ信号が基準電圧より小さいときはロー状
態の出力を発生する。ここで、前記比較回路２０の出力
が上述した各種のサービスのためのデータである。
子（−）に入力される。前記比較回路２０は前記ビデオ
信号が基準電圧より大きいときはハイ状態の出力を発生
し、前記ビデオ信号が基準電圧より小さいときはロー状
態の出力を発生する。ここで、前記比較回路２０の出力
が上述した各種のサービスのためのデータである。
【０００８】図２に示したビデオ信号がデータスライス
回路に入力される場合、その回路動作を説明すると、次
の通りである。トップピーク検出器１０は前記ビデオ信
号のトップピークを検出して図２に示したトップピーク
検出信号を発生する。かつ、ボタムピーク検出器１２は
前記ビデオ信号のボタムピークを検出して図２に示した
ボタムピーク検出信号を発生する。前記トップピーク検
出信号と前記ボタムピーク検出信号は抵抗Ｒ１，Ｒ２を
通してサンプリング信号を発生する。図２に示したよう
に、前記サンプリング信号は前記トップピーク検出信号
と前記ボタムピーク検出信号の中間値である。前記サン
プリング信号はサンプリング／ホールディング回路１４
に入力される。
回路に入力される場合、その回路動作を説明すると、次
の通りである。トップピーク検出器１０は前記ビデオ信
号のトップピークを検出して図２に示したトップピーク
検出信号を発生する。かつ、ボタムピーク検出器１２は
前記ビデオ信号のボタムピークを検出して図２に示した
ボタムピーク検出信号を発生する。前記トップピーク検
出信号と前記ボタムピーク検出信号は抵抗Ｒ１，Ｒ２を
通してサンプリング信号を発生する。図２に示したよう
に、前記サンプリング信号は前記トップピーク検出信号
と前記ボタムピーク検出信号の中間値である。前記サン
プリング信号はサンプリング／ホールディング回路１４
に入力される。
【０００９】前記ビデオ信号の第Ｎ複合同期信号は複合
同期信号分離回路１６によりビデオ信号から分離されて
ＣＲＩウィンドウ回路１８に入力される。前記ＣＲＩウ
ィンドウ回路１８は前記第Ｎ複合同期信号を基にしてＣ
ＲＩ区間のみでサンプリング／ホールディング回路１４
がサンプリング動作を行うようにする制御信号、例えば
ハイ状態の信号を出力する。前記ハイ状態の制御信号が
前記サンプリング／ホールディング回路１４に入力され
ることにより、前記サンプリング／ホールディング回路
１４は前記サンプリング／ホールディング信号をサンプ
リングする。
同期信号分離回路１６によりビデオ信号から分離されて
ＣＲＩウィンドウ回路１８に入力される。前記ＣＲＩウ
ィンドウ回路１８は前記第Ｎ複合同期信号を基にしてＣ
ＲＩ区間のみでサンプリング／ホールディング回路１４
がサンプリング動作を行うようにする制御信号、例えば
ハイ状態の信号を出力する。前記ハイ状態の制御信号が
前記サンプリング／ホールディング回路１４に入力され
ることにより、前記サンプリング／ホールディング回路
１４は前記サンプリング／ホールディング信号をサンプ
リングする。
【００１０】前記ＣＲＩ区間の終了により、前記制御信
号は前記サンプリング／ホールディング回路１４がホー
ルディング動作を行うようにする制御信号、例えばロー
状態の信号に変換される。これにより、前記サンプリン
グ／ホールディング回路１４はサンプリングされたサン
プリング／ホールディング信号をホールディングして出
力する。したがって、前記サンプリング／ホールディン
グ回路１４は前記制御信号がロー状態に変換された時点
に基準電圧を出力する。前記基準電圧は比較回路２０の
反転入力端子（−）に入力される。
号は前記サンプリング／ホールディング回路１４がホー
ルディング動作を行うようにする制御信号、例えばロー
状態の信号に変換される。これにより、前記サンプリン
グ／ホールディング回路１４はサンプリングされたサン
プリング／ホールディング信号をホールディングして出
力する。したがって、前記サンプリング／ホールディン
グ回路１４は前記制御信号がロー状態に変換された時点
に基準電圧を出力する。前記基準電圧は比較回路２０の
反転入力端子（−）に入力される。
【００１１】これにより、前記比較回路２０はビデオ信
号が前記基準電圧より大きいときはハイ状態の信号を出
力する。前記比較回路２０の出力データはデータ区間の
ビデオデータに載せられているデータと同一である。
号が前記基準電圧より大きいときはハイ状態の信号を出
力する。前記比較回路２０の出力データはデータ区間の
ビデオデータに載せられているデータと同一である。
【００１２】前記ビデオ信号に対して所定の水平同期信
号以後からは実際のビデオ信号が発生する。しかしなが
ら、前記サンプリング／ホールディング回路１４のホー
ルディング区間は所定の水平同期信号以後から発生する
実際のビデオ信号の発生時まで続けられる。したがっ
て、前記比較回路２０は所定の水平同期信号以後から発
生する実際のビデオ信号に対しても、比較動作を行いデ
ータを出力する。
号以後からは実際のビデオ信号が発生する。しかしなが
ら、前記サンプリング／ホールディング回路１４のホー
ルディング区間は所定の水平同期信号以後から発生する
実際のビデオ信号の発生時まで続けられる。したがっ
て、前記比較回路２０は所定の水平同期信号以後から発
生する実際のビデオ信号に対しても、比較動作を行いデ
ータを出力する。
【００１３】しかしながら、前記実際のビデオ信号によ
り発生するデータは上述したサービスのために送信側か
ら送信したデータではない。したがって、前記実際のビ
デオ信号により発生するデータはノイズとなる。
り発生するデータは上述したサービスのために送信側か
ら送信したデータではない。したがって、前記実際のビ
デオ信号により発生するデータはノイズとなる。
【００１４】上述したように、従来のデータスライス回
路はビデオ信号のデータ区間以外の区間のビデオ信号に
対してもデータスライスを行う。これにより、実際のビ
デオ信号をスライスすることによりノイズが発生すると
いう問題がある。
路はビデオ信号のデータ区間以外の区間のビデオ信号に
対してもデータスライスを行う。これにより、実際のビ
デオ信号をスライスすることによりノイズが発生すると
いう問題がある。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、ビデオ信号のデータ区間のみでデータスライスを行
うデータスライス回路を提供することにある。
は、ビデオ信号のデータ区間のみでデータスライスを行
うデータスライス回路を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明は、データスライス回路において、入力ビデオ
信号のトップピークを検出してトップピーク検出信号を
出力するトップピーク検出部と、前記ビデオ信号のボタ
ムピークを検出してボタムピーク検出信号を出力するボ
タムピーク検出部と、前記ビデオ信号から複合同期信号
を分離する複合同期信号分離回路と、クロックランイン
区間に対して第１制御信号を発生するクロックランイン
ウィンドウ回路と、前記トップピーク検出信号と前記ボ
タムピーク検出信号の中間値を第１状態の前記第１制御
信号に応答してサンプリングし、そのサンプリングされ
た中間値を第２状態の前記第１制御信号に応答してホー
ルディングして基準電圧を出力するサンプリング／ホー
ルディング回路と、前記複合同期信号を受信してデータ
が載せられているラインのみで第２制御信号を発生する
第２制御信号生成部と、前記第２制御信号に応答して前
記ビデオ信号を前記基準信号と比較する比較回路とを備
え、前記データスライス回路はデータが載せられている
ラインのみでデータスライス動作を行うことを特徴とす
る。
の本発明は、データスライス回路において、入力ビデオ
信号のトップピークを検出してトップピーク検出信号を
出力するトップピーク検出部と、前記ビデオ信号のボタ
ムピークを検出してボタムピーク検出信号を出力するボ
タムピーク検出部と、前記ビデオ信号から複合同期信号
を分離する複合同期信号分離回路と、クロックランイン
区間に対して第１制御信号を発生するクロックランイン
ウィンドウ回路と、前記トップピーク検出信号と前記ボ
タムピーク検出信号の中間値を第１状態の前記第１制御
信号に応答してサンプリングし、そのサンプリングされ
た中間値を第２状態の前記第１制御信号に応答してホー
ルディングして基準電圧を出力するサンプリング／ホー
ルディング回路と、前記複合同期信号を受信してデータ
が載せられているラインのみで第２制御信号を発生する
第２制御信号生成部と、前記第２制御信号に応答して前
記ビデオ信号を前記基準信号と比較する比較回路とを備
え、前記データスライス回路はデータが載せられている
ラインのみでデータスライス動作を行うことを特徴とす
る。
【００１７】
【発明の実施の形態】以下、本発明の好適な実施例を添
付図面を参照して詳細に説明する。下記の説明及び添付
図面には、多数の特定詳細が本発明の全般的な理解を提
供するために示しているが、本発明はこれらに限るもの
でなく、各種の変形が当該技術分野における通常の知識
を持つ者により可能である。かつ、関連する周知の技術
に対してはその説明を省略する。
付図面を参照して詳細に説明する。下記の説明及び添付
図面には、多数の特定詳細が本発明の全般的な理解を提
供するために示しているが、本発明はこれらに限るもの
でなく、各種の変形が当該技術分野における通常の知識
を持つ者により可能である。かつ、関連する周知の技術
に対してはその説明を省略する。
【００１８】図３は本発明の望ましい実施例によるデー
タスライス回路図であり、ビデオ信号はトップピーク検
出器１０、ボタムピーク検出器１２、複合同期信号分離
回路１６及び比較回路２６の非反転入力端子（＋）に入
力される。前記トップピーク検出器１０とボタムピーク
検出器１２は従来と同様に前記ビデオ信号のトップピー
クとボタムピークを検出してトップピーク検出信号とボ
タムピーク検出信号を発生する。
タスライス回路図であり、ビデオ信号はトップピーク検
出器１０、ボタムピーク検出器１２、複合同期信号分離
回路１６及び比較回路２６の非反転入力端子（＋）に入
力される。前記トップピーク検出器１０とボタムピーク
検出器１２は従来と同様に前記ビデオ信号のトップピー
クとボタムピークを検出してトップピーク検出信号とボ
タムピーク検出信号を発生する。
【００１９】抵抗Ｒ１，Ｒ２は前記トップピーク検出信
号とボタムピーク検出信号の中間値を従来と同様に生成
する。前記中間値は前記サンプリング／ホールディング
回路１４に入力されるサンプリング／ホールディング信
号である。
号とボタムピーク検出信号の中間値を従来と同様に生成
する。前記中間値は前記サンプリング／ホールディング
回路１４に入力されるサンプリング／ホールディング信
号である。
【００２０】さらに、複合同期信号分離回路１６は従来
と同様に前記ビデオ信号から複合同期信号を分離する。
前記複合同期信号はＣＲＩウィンドウ回路１８に入力さ
れる。前記ＣＲＩウィンドウ回路１８は従来と同様にＣ
ＲＩ区間ではハイ状態、ＣＲＩ区間以外の区間ではロー
状態の第１制御信号を発生する。前記第１制御信号は前
記サンプリング／ホールディング回路１４に入力され
る。前記サンプリング／ホールディング回路１４は前記
制御信号がハイ状態のときはサンプリング／ホールディ
ング信号をサンプリングし、前記制御信号がロー状態の
ときはサンプリングされた前記サンプリング／ホールデ
ィング信号をホールディングして安定した基準電圧を出
力する。前記基準電圧は比較回路２６の反転入力端子
（−）に入力される。
と同様に前記ビデオ信号から複合同期信号を分離する。
前記複合同期信号はＣＲＩウィンドウ回路１８に入力さ
れる。前記ＣＲＩウィンドウ回路１８は従来と同様にＣ
ＲＩ区間ではハイ状態、ＣＲＩ区間以外の区間ではロー
状態の第１制御信号を発生する。前記第１制御信号は前
記サンプリング／ホールディング回路１４に入力され
る。前記サンプリング／ホールディング回路１４は前記
制御信号がハイ状態のときはサンプリング／ホールディ
ング信号をサンプリングし、前記制御信号がロー状態の
ときはサンプリングされた前記サンプリング／ホールデ
ィング信号をホールディングして安定した基準電圧を出
力する。前記基準電圧は比較回路２６の反転入力端子
（−）に入力される。
【００２１】前記複合同期信号は垂直同期信号分離回路
２２とライン計数回路２４に入力される。前記垂直同期
信号分離回路２２は前記複合同期信号から垂直同期信号
のみを分離する。前記垂直同期信号分離回路２２は低域
通過フィルターからなる。
２２とライン計数回路２４に入力される。前記垂直同期
信号分離回路２２は前記複合同期信号から垂直同期信号
のみを分離する。前記垂直同期信号分離回路２２は低域
通過フィルターからなる。
【００２２】前記垂直同期信号はライン計数回路２４に
入力される。前記ライン計数回路２４は前記複合同期信
号と垂直同期信号を受信して垂直同期信号以後から発生
する複合同期信号を計数する。前記ライン計数回路２４
は前記計数値が所定の値に至ると、前記計数値が所定の
値に至った時点から次の複合同期信号が発生するまでの
みロー状態の出力を発生する。ここで、一つの同期信号
と次の同期信号との区間を１ラインとする。すなわち、
前記ライン計数回路２４は垂直同期信号以後の所定のラ
インではロー状態、その他の区間ではハイ状態の第２制
御信号を発生する。
入力される。前記ライン計数回路２４は前記複合同期信
号と垂直同期信号を受信して垂直同期信号以後から発生
する複合同期信号を計数する。前記ライン計数回路２４
は前記計数値が所定の値に至ると、前記計数値が所定の
値に至った時点から次の複合同期信号が発生するまでの
みロー状態の出力を発生する。ここで、一つの同期信号
と次の同期信号との区間を１ラインとする。すなわち、
前記ライン計数回路２４は垂直同期信号以後の所定のラ
インではロー状態、その他の区間ではハイ状態の第２制
御信号を発生する。
【００２３】前記所定のラインを１９番目（１００１
１）ラインと仮定するとき、ライン計数回路２４の詳細
を示した図６を参照すれば、計数器ＣＮＴは第１〜第５
のＤフリップフロップ（Ｄ１〜Ｄ５）から構成される。
前記第１〜第５のＤフリップフロップ（Ｄ１〜Ｄ５）の
リセット端子Ｒには垂直同期信号が入力される。これに
より、前記第１〜第５のＤフリップフロップ（Ｄ１〜Ｄ
５）は垂直同期信号の入力時ごとにリセットされる。
１）ラインと仮定するとき、ライン計数回路２４の詳細
を示した図６を参照すれば、計数器ＣＮＴは第１〜第５
のＤフリップフロップ（Ｄ１〜Ｄ５）から構成される。
前記第１〜第５のＤフリップフロップ（Ｄ１〜Ｄ５）の
リセット端子Ｒには垂直同期信号が入力される。これに
より、前記第１〜第５のＤフリップフロップ（Ｄ１〜Ｄ
５）は垂直同期信号の入力時ごとにリセットされる。
【００２４】さらに、第１のＤフリップフロップＤ１の
クロック端子には複合同期信号が入力される。第２〜第
５のＤフリップフロップ（Ｄ２〜Ｄ５）のクロック端子
には先行フリップフロップの出力端子Ｑの出力が印加さ
れる。かつ、第１〜第５のＤフリップフロップ（Ｄ１〜
Ｄ５）の入力端子Ｄは出力端子Ｑと連結される。第１〜
第５のＤフリップフロップ（Ｄ１〜Ｄ５）の出力端子Ｑ
は計数器ＣＮＴの計数値の出力端となる。
クロック端子には複合同期信号が入力される。第２〜第
５のＤフリップフロップ（Ｄ２〜Ｄ５）のクロック端子
には先行フリップフロップの出力端子Ｑの出力が印加さ
れる。かつ、第１〜第５のＤフリップフロップ（Ｄ１〜
Ｄ５）の入力端子Ｄは出力端子Ｑと連結される。第１〜
第５のＤフリップフロップ（Ｄ１〜Ｄ５）の出力端子Ｑ
は計数器ＣＮＴの計数値の出力端となる。
【００２５】前記所定のラインが１９番目ラインなの
で、計数値は“１００１１”である。したがって、前記
計数器ＣＮＴが１９番目ラインを計数した場合、第１の
ＤフリップフロップＤ１の出力端子Ｑの出力は１、第２
のＤフリップフロップＤ２の出力端子Ｑの出力は１、第
３のＤフリップフロップＤ３の出力端子Ｑの出力は０、
第４のＤフリップフロップＤ４の出力端子Ｑの出力は
０、第５のＤフリップフロップＤ５の出力端子Ｑの出力
は１である。このように第１〜第５のＤフリップフロッ
プＤ１〜Ｄ５の出力の出現時のみロー状態の第２制御信
号を発生するためのデコーダＤＥＣはＡＮＤゲート（Ａ
ＮＤ）、第１，第２ＯＲゲート（ＯＲ１，ＯＲ２）及び
インバータ（ＩＮＶ）から構成される。
で、計数値は“１００１１”である。したがって、前記
計数器ＣＮＴが１９番目ラインを計数した場合、第１の
ＤフリップフロップＤ１の出力端子Ｑの出力は１、第２
のＤフリップフロップＤ２の出力端子Ｑの出力は１、第
３のＤフリップフロップＤ３の出力端子Ｑの出力は０、
第４のＤフリップフロップＤ４の出力端子Ｑの出力は
０、第５のＤフリップフロップＤ５の出力端子Ｑの出力
は１である。このように第１〜第５のＤフリップフロッ
プＤ１〜Ｄ５の出力の出現時のみロー状態の第２制御信
号を発生するためのデコーダＤＥＣはＡＮＤゲート（Ａ
ＮＤ）、第１，第２ＯＲゲート（ＯＲ１，ＯＲ２）及び
インバータ（ＩＮＶ）から構成される。
【００２６】前記ＡＮＤゲート（ＡＮＤ）は第１，第
２，第５のＤフリップフロップＤ１，Ｄ２，Ｄ５の出力
端子Ｑの出力を受けて三つの出力がいずれもハイ状態の
場合のみ、ハイ状態の信号を発生する。前記第１ＯＲゲ
ート（ＯＲ１）は第３，第４のＤフリップフロップＤ
３，Ｄ４の出力端子Ｑの出力を受けて二つの出力がいず
れもロー状態の場合のみ、ロー状態の信号を発生する。
２，第５のＤフリップフロップＤ１，Ｄ２，Ｄ５の出力
端子Ｑの出力を受けて三つの出力がいずれもハイ状態の
場合のみ、ハイ状態の信号を発生する。前記第１ＯＲゲ
ート（ＯＲ１）は第３，第４のＤフリップフロップＤ
３，Ｄ４の出力端子Ｑの出力を受けて二つの出力がいず
れもロー状態の場合のみ、ロー状態の信号を発生する。
【００２７】前記ＡＮＤゲート（ＡＮＤ）の出力はイン
バータＩＮＶにより反転された後、第２ＯＲゲート（Ｏ
Ｒ２）に入力される。かつ、第１ＯＲゲート（ＯＲ１）
の出力はそのまま第２ＯＲゲート（ＯＲ２）に入力され
る。前記第２ＯＲゲート（ＯＲ２）は前記反転されたＡ
ＮＤゲート（ＡＮＤ）の出力と第１ＯＲゲート（ＯＲ
２）の出力がいずれもロー状態の場合のみ、ロー状態の
信号を発生する。
バータＩＮＶにより反転された後、第２ＯＲゲート（Ｏ
Ｒ２）に入力される。かつ、第１ＯＲゲート（ＯＲ１）
の出力はそのまま第２ＯＲゲート（ＯＲ２）に入力され
る。前記第２ＯＲゲート（ＯＲ２）は前記反転されたＡ
ＮＤゲート（ＡＮＤ）の出力と第１ＯＲゲート（ＯＲ
２）の出力がいずれもロー状態の場合のみ、ロー状態の
信号を発生する。
【００２８】すなわち、前記第２ＯＲゲート（ＯＲ２）
の出力信号は、垂直同期信号の発生後、複合同期信号を
計数することにより得られた計数値が所定のライン数に
対応するとロー状態の信号を発生し、その信号に対して
次の複合同期信号が発生するまでロー状態を維持する。
の出力信号は、垂直同期信号の発生後、複合同期信号を
計数することにより得られた計数値が所定のライン数に
対応するとロー状態の信号を発生し、その信号に対して
次の複合同期信号が発生するまでロー状態を維持する。
【００２９】このようなライン計数回路２４の出力を第
２制御信号とし、前記第２制御信号は比較回路２６に入
力される。前記比較回路２６は前記第２制御信号がハイ
状態の場合のみ動作する。前記比較回路２６はビデオ信
号を非反転入力端子（＋）、基準電圧を反転入力端子
（−）に入力する。前記比較回路２６は、前記ビデオ信
号が基準電圧より大きければハイ状態の出力データを発
生し、前記ビデオ信号が基準電圧より小さければロー状
態の出力データを発生する。前記比較回路２６の詳細構
成を図４を参照して説明する。
２制御信号とし、前記第２制御信号は比較回路２６に入
力される。前記比較回路２６は前記第２制御信号がハイ
状態の場合のみ動作する。前記比較回路２６はビデオ信
号を非反転入力端子（＋）、基準電圧を反転入力端子
（−）に入力する。前記比較回路２６は、前記ビデオ信
号が基準電圧より大きければハイ状態の出力データを発
生し、前記ビデオ信号が基準電圧より小さければロー状
態の出力データを発生する。前記比較回路２６の詳細構
成を図４を参照して説明する。
【００３０】図４を参照すれば、前記比較回路２６は比
較部ＣＯＭと制御部ＣＯＮから構成される。先ず、抵抗
Ｒの抵抗値を前記比較部ＣＯＭのＩｏと制御部ＣＯＮの
Ｉｒｅｆが同一になるように設定する。前記制御部ＣＯ
Ｎの第１２トランジスタＱ１２は第２制御信号に連結さ
れるベースと、抵抗Ｒを通して電源Ｖｃｃに連結される
コレクタと、接地されるエミッタとを備える。かつ、第
１１トランジスタＱ１１は比較部ＣＯＭの第８トランジ
スタＱ８のベースに連結されるベースと、接地されるエ
ミッタとを備える。前記第１１トランジスタＱ１１のコ
レクタは抵抗Ｒを通して電源Ｖｃｃに連結され、ベース
にも連結される。
較部ＣＯＭと制御部ＣＯＮから構成される。先ず、抵抗
Ｒの抵抗値を前記比較部ＣＯＭのＩｏと制御部ＣＯＮの
Ｉｒｅｆが同一になるように設定する。前記制御部ＣＯ
Ｎの第１２トランジスタＱ１２は第２制御信号に連結さ
れるベースと、抵抗Ｒを通して電源Ｖｃｃに連結される
コレクタと、接地されるエミッタとを備える。かつ、第
１１トランジスタＱ１１は比較部ＣＯＭの第８トランジ
スタＱ８のベースに連結されるベースと、接地されるエ
ミッタとを備える。前記第１１トランジスタＱ１１のコ
レクタは抵抗Ｒを通して電源Ｖｃｃに連結され、ベース
にも連結される。
【００３１】したがって、前記第２制御信号がハイ状態
であれば、Ｉｒｅｆは第１２トランジスタＱ１２へ流れ
て第１１トランジスタＱ１１のベースにはロー状態の信
号が発生する。これにより、比較部ＣＯＭの第８トラン
ジスタＱ８は導通しない。
であれば、Ｉｒｅｆは第１２トランジスタＱ１２へ流れ
て第１１トランジスタＱ１１のベースにはロー状態の信
号が発生する。これにより、比較部ＣＯＭの第８トラン
ジスタＱ８は導通しない。
【００３２】しかしながら、前記第２制御信号がロー状
態であれば、Ｉｒｅｆは第１１トランジスタＱ１１へ流
れて第１１トランジスタＱ１１のベースにはハイ状態の
信号が発生する。したがって、比較部ＣＯＭの第８トラ
ンジスタＱ８は導通する。
態であれば、Ｉｒｅｆは第１１トランジスタＱ１１へ流
れて第１１トランジスタＱ１１のベースにはハイ状態の
信号が発生する。したがって、比較部ＣＯＭの第８トラ
ンジスタＱ８は導通する。
【００３３】前記比較部ＣＯＭの非反転入力端子（＋）
に入力されるビデオ信号は第１トランジスタＱ１のベー
スに入力される。一方、反転入力端子（−）に入力され
る基準電圧は第２トランジスタＱ２のベースに入力され
る。前記第１トランジスタＱ１と第２トランジスタＱ２
のベースは互いに連結され、第８トランジスタＱ８のコ
レクタにも連結される。前記第８トランジスタＱ８のベ
ースは制御部ＣＯＮの第１１トランジスタＱ１１のベー
スに連結され、エミッタは接地される。
に入力されるビデオ信号は第１トランジスタＱ１のベー
スに入力される。一方、反転入力端子（−）に入力され
る基準電圧は第２トランジスタＱ２のベースに入力され
る。前記第１トランジスタＱ１と第２トランジスタＱ２
のベースは互いに連結され、第８トランジスタＱ８のコ
レクタにも連結される。前記第８トランジスタＱ８のベ
ースは制御部ＣＯＮの第１１トランジスタＱ１１のベー
スに連結され、エミッタは接地される。
【００３４】さらに、前記第１トランジスタＱ１のコレ
クタは第３トランジスタＱ３のコレクタとベースに連結
される。かつ、第２トランジスタＱ２のコレクタは第６
トランジスタＱ６のコレクタとベース、第７トランジス
タＱ７のベースに連結される。前記第３トランジスタＱ
３と第４トランジスタＱ４のエミッタは電源Ｖｃｃに連
結される。前記第３トランジスタＱ３のベースは第４ト
ランジスタＱ４のベースに連結される。前記第４トラン
ジスタＱ４のコレクタはインバータＩＮＶの入力端子と
第１０トランジスタＱ１０のコレクタに連結される。前
記第１０トランジスタＱ１０のベースは第９トランジス
タＱ９のベースとコレクタ、第７トランジスタＱ７のエ
ミッタに連結される。前記第９トランジスタＱ９と第１
０トランジスタＱ１０のエミッタは接地される。
クタは第３トランジスタＱ３のコレクタとベースに連結
される。かつ、第２トランジスタＱ２のコレクタは第６
トランジスタＱ６のコレクタとベース、第７トランジス
タＱ７のベースに連結される。前記第３トランジスタＱ
３と第４トランジスタＱ４のエミッタは電源Ｖｃｃに連
結される。前記第３トランジスタＱ３のベースは第４ト
ランジスタＱ４のベースに連結される。前記第４トラン
ジスタＱ４のコレクタはインバータＩＮＶの入力端子と
第１０トランジスタＱ１０のコレクタに連結される。前
記第１０トランジスタＱ１０のベースは第９トランジス
タＱ９のベースとコレクタ、第７トランジスタＱ７のエ
ミッタに連結される。前記第９トランジスタＱ９と第１
０トランジスタＱ１０のエミッタは接地される。
【００３５】ここで、比較部ＣＯＭにおける第３トラン
ジスタＱ３と第４トランジスタＱ４はミラー回路であ
り、第９トランジスタＱ９と第１０トランジスタＱ１０
もミラー回路である。
ジスタＱ３と第４トランジスタＱ４はミラー回路であ
り、第９トランジスタＱ９と第１０トランジスタＱ１０
もミラー回路である。
【００３６】このような構成を有する比較回路２６の制
御部ＣＯＮにハイ状態の第２制御信号が入力されると、
制御部ＣＯＮの第１１トランジスタＱ１１のコレクタは
ロー状態の出力を発生する。前記第１１トランジスタＱ
１１のコレクタの出力は第８トランジスタＱ８のベース
に入力される。この際、前記第８トランジスタＱ８は導
通せず、これによりＩｏの電流パスが遮断される。した
がって、比較部ＣＯＭは動作しない。
御部ＣＯＮにハイ状態の第２制御信号が入力されると、
制御部ＣＯＮの第１１トランジスタＱ１１のコレクタは
ロー状態の出力を発生する。前記第１１トランジスタＱ
１１のコレクタの出力は第８トランジスタＱ８のベース
に入力される。この際、前記第８トランジスタＱ８は導
通せず、これによりＩｏの電流パスが遮断される。した
がって、比較部ＣＯＭは動作しない。
【００３７】一方、前記制御部ＣＯＮにロー状態の第２
制御信号が入力されると、制御部ＣＯＮの第１１トラン
ジスタＱ１１のコレクタはハイ状態の出力を発生する。
前記第１１トランジスタＱ１１のコレクタの出力は第８
トランジスタＱ８のベースに入力される。この際、前記
第８トランジスタＱ８が導通してＩｏの電流パスが連結
される。したがって、比較部ＣＯＭは動作する。
制御信号が入力されると、制御部ＣＯＮの第１１トラン
ジスタＱ１１のコレクタはハイ状態の出力を発生する。
前記第１１トランジスタＱ１１のコレクタの出力は第８
トランジスタＱ８のベースに入力される。この際、前記
第８トランジスタＱ８が導通してＩｏの電流パスが連結
される。したがって、比較部ＣＯＭは動作する。
【００３８】前記第２制御信号はデータが載せられてい
るラインのみでロー状態である。したがって、前記比較
回路２６はデータが載せられているラインのみでデータ
スライス動作を行う。
るラインのみでロー状態である。したがって、前記比較
回路２６はデータが載せられているラインのみでデータ
スライス動作を行う。
【００３９】上述した本発明の望ましい実施例によるデ
ータスライス回路にビデオ信号を入力する場合、前記デ
ータスライス回路の動作を詳しく説明する。前記複合同
期信号分離回路１６にビデオ信号を入力することによ
り、複合同期信号分離回路１６は図５に示した複合同期
信号を出力する。前記複合同期信号は等化パルス、垂直
同期パルス及び水平同期信号からなる。垂直同期信号分
離回路２２はこのような複合同期信号から垂直同期信号
を分離して出力する。
ータスライス回路にビデオ信号を入力する場合、前記デ
ータスライス回路の動作を詳しく説明する。前記複合同
期信号分離回路１６にビデオ信号を入力することによ
り、複合同期信号分離回路１６は図５に示した複合同期
信号を出力する。前記複合同期信号は等化パルス、垂直
同期パルス及び水平同期信号からなる。垂直同期信号分
離回路２２はこのような複合同期信号から垂直同期信号
を分離して出力する。
【００４０】前記ライン計数回路２４は前記垂直同期信
号を受信してラインを計数し、前記計数値が所定の値に
至ると、一つのライン区間でロー状態の第２制御信号を
発生する。前記第２制御信号が比較回路２６に入力され
ることにより、比較回路２６は前記第２制御信号がロー
状態であるラインのみでデータスライス動作を行う。
号を受信してラインを計数し、前記計数値が所定の値に
至ると、一つのライン区間でロー状態の第２制御信号を
発生する。前記第２制御信号が比較回路２６に入力され
ることにより、比較回路２６は前記第２制御信号がロー
状態であるラインのみでデータスライス動作を行う。
【００４１】上述したように、本発明はデータが載せら
れているラインのみでデータスライス動作を行う。これ
により、ビデオ信号が載せられている部分までデータス
ライスを行うことによるノイズが生成されない。
れているラインのみでデータスライス動作を行う。これ
により、ビデオ信号が載せられている部分までデータス
ライスを行うことによるノイズが生成されない。
【００４２】
【発明の効果】上述したように、本発明はデータが載せ
られている部分のみでデータスライス動作を行うので、
データが載せられていない区間までデータスライスを行
うことにより発生するノイズを防止することができる。
られている部分のみでデータスライス動作を行うので、
データが載せられていない区間までデータスライスを行
うことにより発生するノイズを防止することができる。
【図１】 従来のデータスライス回路図である。
【図２】 図１の各部分における波形図である。
【図３】 本発明の望ましい実施例によるデータスライ
ス回路図である。
ス回路図である。
【図４】 図３の比較回路の詳細図である。
【図５】 図３の各部分における波形図である。
【図６】 図３のライン計数回路の詳細図である。
１０ トップピーク検出器 １２ ボタムピーク検出器 １４ サンプリング／ホールディング回路 １６ 複合同期信号分離回路 １８ ＣＲＩウィンドウ回路 ２２ 垂直同期信号分離回路 ２４ ライン計数回路 ２６ 比較回路
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 7/087 7/088 9/44
Claims (3)
- 【請求項１】 データスライス回路において、 入力ビデオ信号のトップピークを検出してトップピーク
検出信号を出力するトップピーク検出部と、 前記ビデオ信号のボタムピークを検出してボタムピーク
検出信号を出力するボタムピーク検出部と、 前記ビデオ信号から複合同期信号を分離する複合同期信
号分離回路と、 クロックランイン区間に対して第１制御信号を発生する
クロックランインウィンドウ回路と、 前記トップピーク検出信号と前記ボタムピーク検出信号
の中間値を第１状態の前記第１制御信号に応答してサン
プリングし、そのサンプリングされた中間値を第２状態
の前記第１制御信号に応答してホールディングして基準
電圧を出力するサンプリング／ホールディング回路と、 前記複合同期信号を受信してデータが載せられているラ
インのみで第２制御信号を発生する第２制御信号生成部
と、 前記第２制御信号に応答して前記ビデオ信号を前記基準
信号と比較する比較回路とを備え、 前記データスライス回路はデータが載せられているライ
ンのみでデータスライス動作を行うことを特徴とするデ
ータスライス回路。 - 【請求項２】 前記第１制御信号は、前記複合同期信号
がクロックランイン区間にある場合は第１状態を示し、
前記複合同期信号が前記クロックランイン区間以外の区
間にある場合は第２状態を示すことを特徴とする請求項
１に記載のデータスライス回路。 - 【請求項３】 前記第２制御信号生成部は、 前記複合同期信号から垂直同期信号を分離する垂直同期
信号分離回路と、 前記複合同期信号を計数してその計数値が所定の値に至
ると、次の複合同期信号が発生するまで第２制御信号を
発生するライン計数器とを備えることを特徴とする請求
項１に記載のデータスライス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199718235 | 1997-05-12 | ||
| KR1019970018235A KR100217182B1 (ko) | 1997-05-12 | 1997-05-12 | 데이타 슬라이스 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336609A true JPH10336609A (ja) | 1998-12-18 |
Family
ID=19505567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10122546A Pending JPH10336609A (ja) | 1997-05-12 | 1998-05-01 | データスライス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6285403B1 (ja) |
| JP (1) | JPH10336609A (ja) |
| KR (1) | KR100217182B1 (ja) |
| CN (1) | CN1065398C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1241883A3 (en) * | 2001-03-12 | 2004-01-14 | Sony Corporation | Data slice circuit |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474993B1 (ko) * | 1997-08-11 | 2005-06-17 | 삼성전자주식회사 | 데이타 슬라이스 장치 및 방법 |
| JP2000197016A (ja) * | 1998-12-24 | 2000-07-14 | Toshiba Ave Co Ltd | データ抽出回路 |
| KR100689033B1 (ko) * | 2001-02-02 | 2007-03-08 | 삼성전자주식회사 | 데이터 슬라이서 및 이를 적용한 알에프 수신기 |
| JP2002300542A (ja) * | 2001-04-03 | 2002-10-11 | Mitsubishi Electric Corp | データスライサ回路 |
| US7143328B1 (en) * | 2001-08-29 | 2006-11-28 | Silicon Image, Inc. | Auxiliary data transmitted within a display's serialized data stream |
| JP4297763B2 (ja) * | 2003-09-29 | 2009-07-15 | 三洋電機株式会社 | データスライサ回路、集積回路およびデータ検出方法 |
| CN100425069C (zh) * | 2005-02-06 | 2008-10-08 | 立积电子股份有限公司 | 具有源极退化架构的资料分割器 |
| TWI303935B (en) * | 2005-04-28 | 2008-12-01 | Nec Electronics Corp | Clock generation circuit and teletext broadcasting data sampling circuit |
| TWI268704B (en) * | 2005-06-28 | 2006-12-11 | Realtek Semiconductor Corp | Apparatus and method for detecting vertical blanking interval |
| US7796193B2 (en) * | 2006-06-29 | 2010-09-14 | Mediatek Inc. | Method of adaptive slicing signal |
| JP2008011128A (ja) * | 2006-06-29 | 2008-01-17 | Sanyo Electric Co Ltd | 映像検波回路 |
| CN101163225B (zh) * | 2006-10-12 | 2010-09-29 | 晨星半导体股份有限公司 | 侦测垂直遮没区间讯号的装置及方法 |
| CN106888006B (zh) * | 2017-03-17 | 2020-11-03 | 华自科技股份有限公司 | 信号峰值检测装置 |
| CN107505498B (zh) * | 2017-08-31 | 2019-12-10 | 东南大学 | 一种峰值和谷值检测电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1523307A (en) * | 1975-12-09 | 1978-08-31 | Aston Electronic Dev | Data slicing apparatus and method |
| JP2917519B2 (ja) * | 1991-03-25 | 1999-07-12 | 松下電器産業株式会社 | データスライス回路 |
| US5301023A (en) * | 1991-10-18 | 1994-04-05 | Zenith Electronics Corp. | Data slicing system |
| US5404172A (en) * | 1992-03-02 | 1995-04-04 | Eeg Enterprises, Inc. | Video signal data and composite synchronization extraction circuit for on-screen display |
| JP3399945B2 (ja) * | 1992-03-11 | 2003-04-28 | トムソン コンシユーマ エレクトロニクス インコーポレイテツド | データ・スライサ |
| EP0572740B1 (en) * | 1992-06-01 | 1998-09-09 | THOMSON multimedia | Auxiliary video data slicer |
| US5365120A (en) * | 1992-09-21 | 1994-11-15 | Motorola, Inc. | Data slicer with hold |
| JP3257081B2 (ja) * | 1992-10-08 | 2002-02-18 | ソニー株式会社 | データ復調装置 |
-
1997
- 1997-05-12 KR KR1019970018235A patent/KR100217182B1/ko not_active IP Right Cessation
-
1998
- 1998-04-24 CN CN98107436A patent/CN1065398C/zh not_active Expired - Fee Related
- 1998-05-01 JP JP10122546A patent/JPH10336609A/ja active Pending
- 1998-05-11 US US09/075,220 patent/US6285403B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1241883A3 (en) * | 2001-03-12 | 2004-01-14 | Sony Corporation | Data slice circuit |
| US6912009B2 (en) | 2001-03-12 | 2005-06-28 | Sony Corporation | Data slice circuit separating data added to a signal superposed on a video signal based on slice level |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1065398C (zh) | 2001-05-02 |
| US6285403B1 (en) | 2001-09-04 |
| CN1199988A (zh) | 1998-11-25 |
| KR100217182B1 (ko) | 1999-09-01 |
| KR19980083089A (ko) | 1998-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10336609A (ja) | データスライス回路 | |
| US6411330B1 (en) | Method and a circuit for detecting the presence of a television or other device on the output of a video digital to analog converter | |
| KR940007864A (ko) | 문자입력 예약녹화 방법 및 장치 | |
| US6912009B2 (en) | Data slice circuit separating data added to a signal superposed on a video signal based on slice level | |
| JP2002300542A (ja) | データスライサ回路 | |
| US6784943B1 (en) | Auxiliary digital data extractor in a television | |
| KR100279167B1 (ko) | 양호한노이즈면역성을갖는tv라인및필드검출장치 | |
| JP2828819B2 (ja) | キャプションデコーダ | |
| JP3247561B2 (ja) | 垂直ブランキングパルス発生装置 | |
| JP3408091B2 (ja) | 擬似同期信号挿入装置 | |
| JP3263557B2 (ja) | 文字データのスライス回路 | |
| JPH04249496A (ja) | 映像信号検出装置 | |
| KR960010470B1 (ko) | 텔레비젼용 외부입력 자동선택회로 | |
| KR850001845Y1 (ko) | 수직 톱니파 제어장치 | |
| JP3180650B2 (ja) | Ｅｅｐｒｏｍ自動読み出し装置 | |
| JPH01228377A (ja) | デジタル同期検出装置 | |
| JPH04227164A (ja) | 垂直同期信号分離回路 | |
| JPH06258357A (ja) | ピークホールド回路 | |
| JPH01129676A (ja) | 高品位テレビジョン信号の判別回路 | |
| JPH0448875A (ja) | 垂直ブランキングパルス出力装置 | |
| JPS59140777A (ja) | 垂直同期装置 | |
| JPH08237560A (ja) | Ｐｌｌ回路の基準信号発生回路 | |
| JPH0219026A (ja) | シリアルデータ再生回路装置 | |
| JPS621377A (ja) | テレビジヨン受像機におけるクランプ回路 | |
| JPH0693769B2 (ja) | 映像信号受信判定回路 |