JPH10335530A - 半導体装置のパッケージ - Google Patents
半導体装置のパッケージInfo
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- JPH10335530A JPH10335530A JP9144839A JP14483997A JPH10335530A JP H10335530 A JPH10335530 A JP H10335530A JP 9144839 A JP9144839 A JP 9144839A JP 14483997 A JP14483997 A JP 14483997A JP H10335530 A JPH10335530 A JP H10335530A
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- package
- semiconductor device
- wiring pattern
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- back surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 平面実装形状をなすパッケージを基板上で位
置決めして固定しながら手作業によってはんだ付けする
ことは、非常に困難な作業となり、半田付け作業時間の
長時間化、位置ずれ等による歩留りの低下を来してい
た。 【解決手段】 パッケージ１の内部よりパッケージの側
壁面１ｓを通ってパッケージの裏面１ｂに到達するよう
に形成された複数の配線パターン１１を備えた半導体装
置のパッケージ１であって、このパッケージの裏面１ｂ
における配線パターン１１の配設位置に突起２１が形成
されていて、かつ突起２１を覆う状態に配線パターン１
１が形成されているものであり、上記突起２１は、半導
体装置のパッケージ１が実装される基板（図示省略）に
設けられた穴の配置に対応させて配設されている。
置決めして固定しながら手作業によってはんだ付けする
ことは、非常に困難な作業となり、半田付け作業時間の
長時間化、位置ずれ等による歩留りの低下を来してい
た。 【解決手段】 パッケージ１の内部よりパッケージの側
壁面１ｓを通ってパッケージの裏面１ｂに到達するよう
に形成された複数の配線パターン１１を備えた半導体装
置のパッケージ１であって、このパッケージの裏面１ｂ
における配線パターン１１の配設位置に突起２１が形成
されていて、かつ突起２１を覆う状態に配線パターン１
１が形成されているものであり、上記突起２１は、半導
体装置のパッケージ１が実装される基板（図示省略）に
設けられた穴の配置に対応させて配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のパッ
ケージに関し、詳しくは固体撮像素子を実装する半導体
装置のパッケージに関する。
ケージに関し、詳しくは固体撮像素子を実装する半導体
装置のパッケージに関する。
【０００２】
【従来の技術】固体撮像素子を実装するものでＭＩＤ
（Molded Intercircuit Device）法を用いて製造される
パッケージのベース（ヘッダー）は、従来のセラミック
ＤＩＰ（Dual Inline Package ）のベースや中空モール
ドＤＩＰのベースよりも安価に製造が可能である。しか
しながら、外部コンタクト用のリードフレームの挿入を
行わない単なるプラスチックの射出成型であるため、Ｄ
ＩＰではなく、ＬＣＣ（Leaded Chip Carrier ）のよう
な平面実装形状のパッケージとなる。
（Molded Intercircuit Device）法を用いて製造される
パッケージのベース（ヘッダー）は、従来のセラミック
ＤＩＰ（Dual Inline Package ）のベースや中空モール
ドＤＩＰのベースよりも安価に製造が可能である。しか
しながら、外部コンタクト用のリードフレームの挿入を
行わない単なるプラスチックの射出成型であるため、Ｄ
ＩＰではなく、ＬＣＣ（Leaded Chip Carrier ）のよう
な平面実装形状のパッケージとなる。
【０００３】一方、固体撮像素子は、素子自体の耐熱性
が低い、ベースに透明リッド（ガラスキャップ等）を接
着する樹脂の耐熱性が低い等の理由から、基板実装は手
作業によるはんだ付けに限定されている。このとき、素
子を基板上に位置決めする方法は、ＤＩＰの場合には基
板のスルーホールにＤＩＰのリードを挿入することによ
る。一方、固体撮像素子に実装にＭＩＤパッケージを採
用した場合には、従来は平面実装の形状をしたパッケー
ジを基板上で位置決めして固定しながら手作業によって
はんだ付けする必要があった。
が低い、ベースに透明リッド（ガラスキャップ等）を接
着する樹脂の耐熱性が低い等の理由から、基板実装は手
作業によるはんだ付けに限定されている。このとき、素
子を基板上に位置決めする方法は、ＤＩＰの場合には基
板のスルーホールにＤＩＰのリードを挿入することによ
る。一方、固体撮像素子に実装にＭＩＤパッケージを採
用した場合には、従来は平面実装の形状をしたパッケー
ジを基板上で位置決めして固定しながら手作業によって
はんだ付けする必要があった。
【０００４】
【発明が解決しようとする課題】しかしながら、平面実
装の形状をしたパッケージを基板上で位置決めして固定
しながら手作業によってはんだ付けすることは、非常に
困難な作業となる。そのため、はんだ付け作業には時間
が非常にかかり、また位置ずれ等を生じて歩留りの低下
を来していた。
装の形状をしたパッケージを基板上で位置決めして固定
しながら手作業によってはんだ付けすることは、非常に
困難な作業となる。そのため、はんだ付け作業には時間
が非常にかかり、また位置ずれ等を生じて歩留りの低下
を来していた。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置のパッケージである。
すなわち、半導体装置のパッケージの内部よりこのパッ
ケージの側壁面を通ってこのパッケージの裏面に到達す
る状態に形成された複数の配線パターンを備えた半導体
装置のパッケージにおいて、パッケージの裏面における
前記配線パターンの配設位置に突起が形成されていて、
この突起を覆う状態に配線パターンが形成されているも
のである。上記突起は、パッケージの底部よりこのパッ
ケージの外側方向に延出させた状態に形成されていても
よい。
決するためになされた半導体装置のパッケージである。
すなわち、半導体装置のパッケージの内部よりこのパッ
ケージの側壁面を通ってこのパッケージの裏面に到達す
る状態に形成された複数の配線パターンを備えた半導体
装置のパッケージにおいて、パッケージの裏面における
前記配線パターンの配設位置に突起が形成されていて、
この突起を覆う状態に配線パターンが形成されているも
のである。上記突起は、パッケージの底部よりこのパッ
ケージの外側方向に延出させた状態に形成されていても
よい。
【０００６】上記半導体装置のパッケージは、パッケー
ジの裏面に突起が形成されていて、パッケージの内部よ
りこのパッケージの側壁面を通ってこのパッケージの裏
面に到達する配線パターンが上記突起を覆う状態に形成
されていることから、実装基板にパッケージを実装する
際には、実装基板に設けられている穴（例えばスルーホ
ール）に上記突起を挿入することで位置決めし易くな
る。
ジの裏面に突起が形成されていて、パッケージの内部よ
りこのパッケージの側壁面を通ってこのパッケージの裏
面に到達する配線パターンが上記突起を覆う状態に形成
されていることから、実装基板にパッケージを実装する
際には、実装基板に設けられている穴（例えばスルーホ
ール）に上記突起を挿入することで位置決めし易くな
る。
【０００７】
【発明の実施の形態】本発明の第１実施形態の一例を、
図１のパッケージの構成図によって説明する。図１で
は、（１）に部分破断平面図、（２）に正面図、（３）
に底面図および（４）にＡ−Ａ線断面図を示す。
図１のパッケージの構成図によって説明する。図１で
は、（１）に部分破断平面図、（２）に正面図、（３）
に底面図および（４）にＡ−Ａ線断面図を示す。
【０００８】図１に示すように、半導体装置のパッケー
ジ１は、その内部より側壁面１ｓを通って裏面１ｂに到
達するように形成された複数の配線パターン１１を備え
たものである。このパッケージ１の裏面１ｂには、図示
しない実装基板に設けられている穴（例えばスルーホー
ル）に挿入可能な大きさでかつ各穴の配置に対応させた
複数の突起２１が形成されている。さらに各突起２１を
覆う状態に上記各配線パターン１１が形成されている。
ジ１は、その内部より側壁面１ｓを通って裏面１ｂに到
達するように形成された複数の配線パターン１１を備え
たものである。このパッケージ１の裏面１ｂには、図示
しない実装基板に設けられている穴（例えばスルーホー
ル）に挿入可能な大きさでかつ各穴の配置に対応させた
複数の突起２１が形成されている。さらに各突起２１を
覆う状態に上記各配線パターン１１が形成されている。
【０００９】上記パッケージ１は、例えば、キャビティ
ー２ａが設けられているベース２と、このベース２のキ
ャビティー２ａを封止するもので、例えば透明なガラス
キャップからなるリッド３とからなる。そしてリッド３
は接着剤（図示省略）によってベース２のキャビティー
２ａを封止する。
ー２ａが設けられているベース２と、このベース２のキ
ャビティー２ａを封止するもので、例えば透明なガラス
キャップからなるリッド３とからなる。そしてリッド３
は接着剤（図示省略）によってベース２のキャビティー
２ａを封止する。
【００１０】上記ベース２は、例えば樹脂で形成され、
その裏面２ｂ（パッケージの底面１ｂに相当）には上記
説明したように複数の突起２１が例えばベース２と一体
に形成されている。この突起２１は、例えば角柱状に形
成され、角柱状の突起２１の一側壁とベース２の一側壁
とが同一面上に形成されているものである。上記突起２
１は、角柱状のものに限定されるものではなくその形状
は問わない。例えば、突起２１の一部が実装基板に設け
られた穴に遊挿可能な形状のもの（例えば円錐状、半球
状等）であっても、突起２１の全体が実装基板に設けら
れた穴に遊挿可能な形状のもの（例えば円柱状、円錐
状、半球状等）であってもよい。なお、ベース２の裏面
にはスペーサが設けられていてもよい。
その裏面２ｂ（パッケージの底面１ｂに相当）には上記
説明したように複数の突起２１が例えばベース２と一体
に形成されている。この突起２１は、例えば角柱状に形
成され、角柱状の突起２１の一側壁とベース２の一側壁
とが同一面上に形成されているものである。上記突起２
１は、角柱状のものに限定されるものではなくその形状
は問わない。例えば、突起２１の一部が実装基板に設け
られた穴に遊挿可能な形状のもの（例えば円錐状、半球
状等）であっても、突起２１の全体が実装基板に設けら
れた穴に遊挿可能な形状のもの（例えば円柱状、円錐
状、半球状等）であってもよい。なお、ベース２の裏面
にはスペーサが設けられていてもよい。
【００１１】上記配線パターン１１は、上記キャビティ
ー２ａ内の周囲よりパッケージ１の側壁１ｓを通って裏
面１ｂに引き出されていて、上記突起２１の全体を覆う
とともに突起２１の周囲の裏面１ｂにも形成されてい
る。この配線パターン１１は、めっき法によって形成さ
れたもので、例えば下層より銅めっき層、ニッケルめっ
き層、金めっき層が順に積層されたものからなる。
ー２ａ内の周囲よりパッケージ１の側壁１ｓを通って裏
面１ｂに引き出されていて、上記突起２１の全体を覆う
とともに突起２１の周囲の裏面１ｂにも形成されてい
る。この配線パターン１１は、めっき法によって形成さ
れたもので、例えば下層より銅めっき層、ニッケルめっ
き層、金めっき層が順に積層されたものからなる。
【００１２】また上記ベース２のキャビティー２ａの底
部には素子（例えば固体撮像素子、メモリ素子、ロジッ
ク素子等）３１が搭載されていて、上記キャビティー２
ａの周辺部に配設された配線パターン１１と上記素子３
１の端子（図示省略）とは金属ワイヤ（例えば金線、銅
線等）４１によって電気的に接続されている。そして上
記キャビティー２ａはベース２にリッド３を例えば接着
剤によって接着することにより封止されている。
部には素子（例えば固体撮像素子、メモリ素子、ロジッ
ク素子等）３１が搭載されていて、上記キャビティー２
ａの周辺部に配設された配線パターン１１と上記素子３
１の端子（図示省略）とは金属ワイヤ（例えば金線、銅
線等）４１によって電気的に接続されている。そして上
記キャビティー２ａはベース２にリッド３を例えば接着
剤によって接着することにより封止されている。
【００１３】上記半導体装置のパッケージ１では、パッ
ケージ１の裏面６ｂに、配線パターン１１に覆われた複
数の突起２１が形成されていて、しかも図２に示すよう
に、各突起２１は、実装基板５１に設けられている各穴
（例えばスルーホール）５２の配設位置に対応して形成
されていることから、パッケージ１を実装基板５１にマ
ウントする際には、ＤＩＰのようにリードを実装基板５
１の穴５２に挿入するように、上記各突起２１を実装基
板５１の各穴５２に対応させて各矢印で示す方向に挿入
することで位置決めし易くなる。したがって、実装基板
５１の穴５２に接続されている配線パターン５３とパッ
ケージ１の配線パターン１１とを精度良く位置合わせす
ることができる。このように位置決めしてから、パッケ
ージ１の配線パターン１１と実装基板５１の配線パター
ン５３とをはんだ付け等により固着することによって、
手作業によるはんだ付けの際の位置決めが容易になる。
ケージ１の裏面６ｂに、配線パターン１１に覆われた複
数の突起２１が形成されていて、しかも図２に示すよう
に、各突起２１は、実装基板５１に設けられている各穴
（例えばスルーホール）５２の配設位置に対応して形成
されていることから、パッケージ１を実装基板５１にマ
ウントする際には、ＤＩＰのようにリードを実装基板５
１の穴５２に挿入するように、上記各突起２１を実装基
板５１の各穴５２に対応させて各矢印で示す方向に挿入
することで位置決めし易くなる。したがって、実装基板
５１の穴５２に接続されている配線パターン５３とパッ
ケージ１の配線パターン１１とを精度良く位置合わせす
ることができる。このように位置決めしてから、パッケ
ージ１の配線パターン１１と実装基板５１の配線パター
ン５３とをはんだ付け等により固着することによって、
手作業によるはんだ付けの際の位置決めが容易になる。
【００１４】次に本発明の第２実施形態の一例を、図３
のパッケージの構成図によって説明する。図３では、
（１）に部分破断平面図、（２）に正面図および（３）
に底面図を示し、前記図１によって説明した構成部品と
同様のものには同一符号を付す。
のパッケージの構成図によって説明する。図３では、
（１）に部分破断平面図、（２）に正面図および（３）
に底面図を示し、前記図１によって説明した構成部品と
同様のものには同一符号を付す。
【００１５】図３に示すように、半導体装置のパッケー
ジ６は、その内部より側壁面６ｓを通って裏面６ｂに到
達するように形成された複数の配線パターン１１を備え
たものである。このパッケージ６の裏面６ｂには、該パ
ッケージの裏面６ｂよりこのパッケージ６の外側方向に
延出させた状態で、かつ図示しない実装基板に設けられ
ているスルーホールに対応させた状態に、複数の突起２
６が形成されている。さらに各突起２６を覆う状態に上
記各配線パターン１１が形成されている。
ジ６は、その内部より側壁面６ｓを通って裏面６ｂに到
達するように形成された複数の配線パターン１１を備え
たものである。このパッケージ６の裏面６ｂには、該パ
ッケージの裏面６ｂよりこのパッケージ６の外側方向に
延出させた状態で、かつ図示しない実装基板に設けられ
ているスルーホールに対応させた状態に、複数の突起２
６が形成されている。さらに各突起２６を覆う状態に上
記各配線パターン１１が形成されている。
【００１６】上記パッケージ６は、前記図１によって説
明したのと同様に、例えば、キャビティー２ａが設けら
れているベース２と、このベース２のキャビティー２ａ
を封止するもので、例えば透明なガラスキャップからな
るリッド３とからなる。そしてリッド３は接着剤（図示
省略）によってベース２のキャビティー２ａを封止す
る。
明したのと同様に、例えば、キャビティー２ａが設けら
れているベース２と、このベース２のキャビティー２ａ
を封止するもので、例えば透明なガラスキャップからな
るリッド３とからなる。そしてリッド３は接着剤（図示
省略）によってベース２のキャビティー２ａを封止す
る。
【００１７】上記ベース２は、例えば樹脂で形成され、
その裏面２ｂ（パッケージの底面６ｂに相当）には、上
記説明したように複数の突起２６が形成されている。こ
の突起２６は、例えば角柱状に形成され、例えば上記ベ
ース２と同時にこのベースの裏面２ｂ側に形成されてい
るものである。なお、上記突起２６は先端が下方に曲げ
られているものであってもよい。また、ベース２の下面
にはスペーサが設けられていてもよい。
その裏面２ｂ（パッケージの底面６ｂに相当）には、上
記説明したように複数の突起２６が形成されている。こ
の突起２６は、例えば角柱状に形成され、例えば上記ベ
ース２と同時にこのベースの裏面２ｂ側に形成されてい
るものである。なお、上記突起２６は先端が下方に曲げ
られているものであってもよい。また、ベース２の下面
にはスペーサが設けられていてもよい。
【００１８】上記配線パターン１１は、それぞれ、上記
キャビティー２ａ内の周囲よりパッケージ１の側壁１ｓ
を通って裏面１ｂに引き出されていて、上記突起２１の
全体を覆う状態に形成されている。しかも突起２１の周
囲のパッケージ６の裏面６ｂにも形成されている。この
配線パターン１１は、めっき法によって形成されたもの
で、例えば下層より銅めっき層、ニッケルめっき層、金
めっき層が順に積層されたものからなる。
キャビティー２ａ内の周囲よりパッケージ１の側壁１ｓ
を通って裏面１ｂに引き出されていて、上記突起２１の
全体を覆う状態に形成されている。しかも突起２１の周
囲のパッケージ６の裏面６ｂにも形成されている。この
配線パターン１１は、めっき法によって形成されたもの
で、例えば下層より銅めっき層、ニッケルめっき層、金
めっき層が順に積層されたものからなる。
【００１９】また上記ベース２のキャビティー２ａの底
部には素子３１が搭載されていて、上記キャビティー２
ａの周辺部に配設された配線パターン１１と上記素子３
１の端子（図示省略）とは金属ワイヤ（例えば金線、銅
線等）４１によって電気的に接続されている。そして上
記キャビティー２ａはベース２にリッド３を例えば接着
剤によって接着することにより封止されている。
部には素子３１が搭載されていて、上記キャビティー２
ａの周辺部に配設された配線パターン１１と上記素子３
１の端子（図示省略）とは金属ワイヤ（例えば金線、銅
線等）４１によって電気的に接続されている。そして上
記キャビティー２ａはベース２にリッド３を例えば接着
剤によって接着することにより封止されている。
【００２０】上記半導体装置のパッケージ６では、パッ
ケージ６の裏面６ｂに、配線パターン１１に覆われた複
数の突起２６が形成されていて、しかも各突起２６は実
装基板（図示省略）に設けられている穴（図示省略）の
配設位置に対応して形成されていることから、パッケー
ジ１を実装基板にマウントする際には、上記各突起２１
を実装基板の各穴に対応させることで、パッケージ６の
位置決めが容易になる。したがって、実装基板の穴に接
続されている配線パターン（図示省略）とパッケージ６
の配線パターン１１とを精度良く位置合わせすることが
できる。このように位置決めしてから、パッケージ６の
配線パターン１１と実装基板の配線パターンとをはんだ
付け等により固着することによって、手作業によるはん
だ付けも位置決めが容易になる。
ケージ６の裏面６ｂに、配線パターン１１に覆われた複
数の突起２６が形成されていて、しかも各突起２６は実
装基板（図示省略）に設けられている穴（図示省略）の
配設位置に対応して形成されていることから、パッケー
ジ１を実装基板にマウントする際には、上記各突起２１
を実装基板の各穴に対応させることで、パッケージ６の
位置決めが容易になる。したがって、実装基板の穴に接
続されている配線パターン（図示省略）とパッケージ６
の配線パターン１１とを精度良く位置合わせすることが
できる。このように位置決めしてから、パッケージ６の
配線パターン１１と実装基板の配線パターンとをはんだ
付け等により固着することによって、手作業によるはん
だ付けも位置決めが容易になる。
【００２１】次に上記配線パターンに係わる製造方法
を、図４の製造工程図によって説明する。図４では、前
記図１によって説明した半導体装置のパッケージ１の配
線パターンをＭＩＤ法によって製造する方法を破断面図
によって示し、前記図１によって説明したのと同様なる
構成部品には同一符号を付す。
を、図４の製造工程図によって説明する。図４では、前
記図１によって説明した半導体装置のパッケージ１の配
線パターンをＭＩＤ法によって製造する方法を破断面図
によって示し、前記図１によって説明したのと同様なる
構成部品には同一符号を付す。
【００２２】図４の（１）に示すように、ベース２の裏
面２ｂの配線パターンが配置される位置に突起２１が設
けられた状態に、射出成型によりベース２を形成する。
面２ｂの配線パターンが配置される位置に突起２１が設
けられた状態に、射出成型によりベース２を形成する。
【００２３】次いで図４の（２）に示すように、ベース
２の全表面を粗化した後、粗化した表面に触媒（図示省
略）を塗布する。
２の全表面を粗化した後、粗化した表面に触媒（図示省
略）を塗布する。
【００２４】続いて図４の（３）に示すように、ベース
２の全表面に銅めっき（例えば無電解銅めっき）を施し
銅めっき層６１を例えば１０μｍ程度の厚さに形成す
る。
２の全表面に銅めっき（例えば無電解銅めっき）を施し
銅めっき層６１を例えば１０μｍ程度の厚さに形成す
る。
【００２５】さらに図４の（４）に示すように、ベース
２の全表面にレジストを塗布してレジスト膜を形成した
後、配線パターンを転写するようにレジスト膜を露光
し、このレジスト膜を現像してレジストパターン６２を
形成する。このレジストパターン６２は、突起２１を覆
う配線パターンが形成される領域を覆う状態に形成され
る。
２の全表面にレジストを塗布してレジスト膜を形成した
後、配線パターンを転写するようにレジスト膜を露光
し、このレジスト膜を現像してレジストパターン６２を
形成する。このレジストパターン６２は、突起２１を覆
う配線パターンが形成される領域を覆う状態に形成され
る。
【００２６】次いで図４の（５）に示すように、上記レ
ジストパターン〔図（５）では図示省略〕をエッチング
マスクに用いて銅めっき層をエッチングして、残した銅
めっき層６１で配線パターンの一部を形成する。その後
上記レジストパターンを除去する。
ジストパターン〔図（５）では図示省略〕をエッチング
マスクに用いて銅めっき層をエッチングして、残した銅
めっき層６１で配線パターンの一部を形成する。その後
上記レジストパターンを除去する。
【００２７】そして図４の（６）に示すように、銅めっ
き層６１上に選択的にニッケルめっきおよび金属めっき
を施し、銅めっき層上にニッケルめっき層６３を例えば
３μｍ程度の厚さに形成し、さらに金属めっき層６４を
例えば０．３μｍ程度の厚さに形成する。このようにし
て、ベース２の表面に、銅めっき層６１、ニッケルめっ
き層６３および金属めっき層６４で、突起２１を覆う配
線パターン１１を形成する。なお、上記配線パターン１
１は、上記めっき層に限定されることはなく、他の種
類、厚さのめっき層によって形成することも可能であ
る。
き層６１上に選択的にニッケルめっきおよび金属めっき
を施し、銅めっき層上にニッケルめっき層６３を例えば
３μｍ程度の厚さに形成し、さらに金属めっき層６４を
例えば０．３μｍ程度の厚さに形成する。このようにし
て、ベース２の表面に、銅めっき層６１、ニッケルめっ
き層６３および金属めっき層６４で、突起２１を覆う配
線パターン１１を形成する。なお、上記配線パターン１
１は、上記めっき層に限定されることはなく、他の種
類、厚さのめっき層によって形成することも可能であ
る。
【００２８】
【発明の効果】以上、説明したように本発明によれば、
パッケージの裏面に突起が形成されていて、突起を覆う
状態に配線パターンが形成されているので、実装基板に
パッケージを実装する際には、実装基板に設けられてい
る穴に突起を挿入することで位置決めすることが可能に
なる。そのため、手作業によるはんだ付けも位置決めが
容易になり、はんだ付け作業時間の短縮、歩留りの向上
が図れる。
パッケージの裏面に突起が形成されていて、突起を覆う
状態に配線パターンが形成されているので、実装基板に
パッケージを実装する際には、実装基板に設けられてい
る穴に突起を挿入することで位置決めすることが可能に
なる。そのため、手作業によるはんだ付けも位置決めが
容易になり、はんだ付け作業時間の短縮、歩留りの向上
が図れる。
【図１】本発明のパッケージに係わる第１実施形態の説
明図である。
明図である。
【図２】パッケージの基板実装の説明図である。
【図３】パッケージに係わる第２実施形態の説明図であ
る。
る。
【図４】ＭＩＤ法による配線パターンの製造工程図であ
る。
る。
１…パッケージ、１ｂ…裏面、１ｓ…側壁面、１１…配
線パターン、２１…突起
線パターン、２１…突起
Claims (4)
- 【請求項１】 半導体装置のパッケージの内部より該パ
ッケージの側壁面を通って該パッケージの裏面に到達す
る状態に形成された複数の配線パターンを備えた半導体
装置のパッケージにおいて、 前記パッケージの裏面における前記配線パターンの配設
位置に突起が形成されていて、 前記突起を覆う状態に前記配線パターンが形成されてい
ることを特徴とする半導体装置のパッケージ。 - 【請求項２】 請求項１記載の半導体装置のパッケージ
において、 前記突起は、前記パッケージの底部より該パッケージの
外側方向に延出させた状態に形成されていることを特徴
とする半導体装置のパッケージ。 - 【請求項３】 請求項１記載の半導体装置のパッケージ
において、 前記突起は、前記半導体装置のパッケージが実装される
基板に設けられた穴の配置に対応させて前記パッケージ
の裏面に配設されていることを特徴とする半導体装置の
パッケージ。 - 【請求項４】 請求項２記載の半導体装置のパッケージ
において、 前記突起は、前記半導体装置のパッケージが実装される
基板に設けられた穴の配置に対応させて前記パッケージ
の裏面に配設されていることを特徴とする半導体装置の
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9144839A JPH10335530A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9144839A JPH10335530A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335530A true JPH10335530A (ja) | 1998-12-18 |
Family
ID=15371641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9144839A Withdrawn JPH10335530A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155714A (ja) * | 2005-11-10 | 2007-06-21 | Honeywell Internatl Inc | センサ感知軸線の移動用小型パッケージ |
-
1997
- 1997-06-03 JP JP9144839A patent/JPH10335530A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155714A (ja) * | 2005-11-10 | 2007-06-21 | Honeywell Internatl Inc | センサ感知軸線の移動用小型パッケージ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050210 |