JPH1032325A - スイッチング回路およびこれを用いた電荷転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力波形での不要なカップリング部分を確実
に低減できるスイッチング回路を提供する。 【解決手段】 信号電荷を電圧に変換する電荷電圧変換
部３０のフローティング・ディフュージョン（ＦＤ）３
２をリセットドレイン（ＲＤ）３３の電位Ｖｒｄにリセ
ットするためにリセットゲート（ＲＧ）３４にリセット
パルスφｒｓを印加するφｒｓドライバ１０において、
２段目のＣ‐ＭＯＳインバータのＮ‐ＭＯＳトランジス
タＱ１４のソースと接地間にＮ‐ＭＯＳトランジスタＱ
１５を接続するとともに、そのゲートに周波数依存バイ
アス発生回路２２によってリセットパルスφｒｓの周波
数に依存したバイアス電圧を印加し、リセットパルスφ
ｒｓの立ち下がりをクロック周波数に応じて変化させる
構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング回路
およびこれを出力回路の一部として用いた電荷転送装置
に関する。

【０００２】

【従来の技術】固体撮像装置、例えばＣＣＤリニアセン
サの構成を図１４に、電荷電圧変換部の周辺部の構成を
図１５にそれぞれ示す。先ず、ＣＣＤリニアセンサ１０
０は、入射光をその光量に応じた電荷量の信号電荷に変
換して蓄積するセンサ部１０１が一列に多数（例えば、
２０００画素分）配列されてなるセンサ列１０２と、こ
のセンサ列１０２の各センサ部１０１に蓄積された信号
電荷を読み出す読出しゲート部１０３と、この読出しゲ
ート部１０３によって読み出された信号電荷を一方向に
転送するＣＣＤからなる電荷転送レジスタ１０４とを有
する構成となっている。そして、電荷転送レジスタ１０
４の転送先の端部には、転送されてきた信号電荷を検出
して電圧に変換する電荷電圧変換部１０５が設けられて
いる。

【０００３】読出しゲート部１０３は、端子１０６を介
して印加される読出しゲートパルスφＲＯＧによって読
出し駆動される。電荷転送レジスタ１０４は、タイミン
グ発生回路１０７で発生されかつドライバ１０８を介し
て印加される２相の駆動パルスφ１，φ２によって転送
駆動される。電荷電圧変換部１０５は、同様に、タイミ
ング発生回路１０７で発生されかつドライバ１０８を介
して印加されるリセットパルスφｒｓによってリセット
される。タイミング発生回路１０７は、端子１０９を介
して入力されるクロックパルスφＣＬＫに基づいて２相
の駆動パルスφ１，φ２やリセットパルスφｒｓなどの
各種のタイミング信号を発生する。電荷電圧変換部１０
５の出力電圧Ｖｆｄは、バッファ１１０を経た後出力端
子１１１を介してＣＣＤ出力電圧Ｖｏｕｔとして導出さ
れ、ＡＤコンバータ１１２においてＡＤタイミングパル
スに基づいてディジタル信号に変換される。

【０００４】図１４において、電荷電圧変換部１０５
は、一例として、電荷転送レジスタ１０４の最終段を構
成するＮ−型不純物からなる出力ゲート部１１３に隣接
して形成されたＮ＋型不純物からなるフローティング・
ディフュージョン（ＦＤ）１１４と、Ｎ型不純物からな
るチャネル領域を介して形成されたＮ＋型不純物からな
るリセットドレイン（ＲＤ）１１５と、チャネル領域の
上方に配されたリセットゲート（ＲＧ）１１６とからな
るフローティング・ディフュージョン・アンプ構成とな
っており、出力ゲート部１１３からフローティング・デ
ィフュージョン１１４に転送された信号電荷を電圧Ｖｆ
ｄに変換して出力する。リセットドレイン１１５には、
所定の電圧（例えば、電源電圧Ｖｄｄ）がリセットドレ
イン電圧Ｖｒｄとして印加されている。また、リセット
ゲート１１６には、先のリセットパルスφｒｓが印加さ
れる。

【０００５】

【発明が解決しようとする課題】図１６に、バッファ１
１０でサンプルホールド（Ｓ／Ｈ）を行わない場合のＣ
ＣＤ出力電圧Ｖｏｕｔの一般的な出力波形を示す。この
出力波形から明らかなように、リセットゲート１１６に
印加されたリセットパルスφｒｓがオフするときに、リ
セットドレイン１１５とリセットゲート１１６との間の
寄生容量に起因する容量結合によってフローティング・
ディフュージョン１１４の電位が変動するいわゆるφｒ
ｓカップリングが見られる。ここで、ＣＣＤ出力電圧Ｖ
ｏｕｔの振幅として１Ｖp-p あったとしても、φｒｓカ
ップリングが０．５Ｖあれば、このカップリングの振幅
のバラツキ（製造上のバラツキや使用環境のバラツキ）
を考慮して結局、出力回路の動作領域として１．５Ｖ以
上確保しなければならないことになる。このような観点
から、φｒｓカップリングを低減することは、出力回路
の設計を楽にする上で重要である。

【０００６】図１７に、バッファ１１０でサンプルホー
ルドを行った場合のＣＣＤ出力電圧Ｖｏｕｔの出力波形
を示す。サンプルホールドしてしまえば、ＣＣＤ出力電
圧Ｖｏｕｔの全体の振幅も小さくなるが、図１５の回路
図から明らかなように、サンプルホールド回路１１６の
前段の回路部分（本例では、ソースフォロワ２段）１１
７の設計は、φｒｓカップリングを含めて考える必要が
ある。さらに、ノイズ除去のためＣＤＳ（相関二重サン
プリング）などを行おうとすると、サンプルホールド以
前に行う必要があるため、サンプルホールド回路１１６
以前の回路構成が複雑になってしまう。複雑な回路であ
ればあるほど、動作領域を大きく設計するのが困難にな
る。

【０００７】また、φｒｓカップリングのもう一つの問
題点としてノイズの問題がある。ＣＣＤ出力電圧Ｖｏｕ
ｔにおけるノイズの一つに、広い意味でのリセットノイ
ズと称されるランダムノイズがある。このリセットノイ
ズには、抵抗雑音である狭義のリセットノイズや、リセ
ットゲート１１６がオフするときにゲート下の電荷がフ
ローティング・ディフュージョン側へ分配されることに
よる分配ノイズや、容量結合によるφｒｓカップリング
のバラツキのカップリングノイズなどがある。ここで、
リセットパルスφｒｓに依存するのが分配ノイズとカッ
プリングノイズである。

【０００８】分配ノイズは、リセットゲート部分のトラ
ンジスタ（フローティング・ディフュージョン１１４，
リセットドレイン１１５，リセットゲート１１６からな
るＭＯＳトランジスタ）がオフするとき（直後）のチャ
ネル上の電荷の分配やドレインへの転送時間の問題など
がある。これは、このＭＯＳトランジスタの相互コンダ
クタンスｇ_m が十分に高ければ、オフするスピードに依
存し、スピードが早ければこのノイズが大きくなる。こ
のスピードは、φｒｓカップリングの振幅をリセットパ
ルスφｒｓの立下がり時間で割った値で決まる。

【０００９】次に、カップリングノイズであるが、これ
は通常電源電圧Ｖｄｄが供給されるリセットドレイン１
１５への配線などによるインピーダンスやリセットゲー
ト部分のＭＯＳトランジスタが影響し、リセットパルス
φｒｓの立下がりスピード依存性を持つものである。イ
ンピーダンスが高いと、リセットドレイン１１５とリセ
ットゲート１１６との間の寄生容量によってカップリン
グが大きくなり、ノイズとしても大きくなる。逆に、リ
セットパルスφｒｓの立下がりスピードが遅いと、イン
ピーダンスおよびリセットゲート部分のＭＯＳトランジ
スタの影響でカップリングが小さくなる。このカップリ
ングそのものを小さくすることは、先述したように、設
計上／性能上、有意義なものである。

【００１０】従来、このカップリングを低減するため
に、以下に説明する方策が採られていた。先ず、図１８
は、基本的なφｒｓドライバの回路図である。このφｒ
ｓドライバは、電源Ｖｄｄと接地間に接続されたＰ‐Ｍ
ＯＳトランジスタＭ１とＮ‐ＭＯＳトランジスタＭ２か
らなる１段目のＣ‐ＭＯＳインバータ１２１と、同様に
電源Ｖｄｄと接地間に接続されたＰ‐ＭＯＳトランジス
タＭ３とＮ‐ＭＯＳトランジスタＭ４からなる２段目の
Ｃ‐ＭＯＳインバータ１２２と、出力ライン１２３と接
地間に接続された負荷容量ＣＬとから構成されている。
かかる構成のφｒｓドライバに対し、従来は、カップリ
ングを低減するために、図１９に示すように、２段目の
Ｃ‐ＭＯＳインバータ２１２を構成するＮ‐ＭＯＳトラ
ンジスタＭ４のソースを電源Ｖｃｃに接続した構成を採
っていた。なお、この電源Ｖｃｃの電源電圧は、電源Ｖ
ｄｄの電源電圧と接地レベルとの間の電圧である。

【００１１】図２０に、図１８，図１９の各回路例１，
２でのリセットパルスφｒｓ（ａ）およびＣＣＤ出力Ｖ
ｏｕｔ（ｂ）の各波形を示す。また、図２０の時刻ｔ
１，ｔ２，ｔ３でのフローティング・ディフュージョン
（ＦＤ）付近の断面ポテンシャルを図２１に示す。図１
９の回路例２によれば、図２０（ａ）に一点鎖線で示す
ように、リセットパルスφｒｓのＬｏレベルを図１８の
回路例１の場合よりも高く設定したことにより、リセッ
トパルスφｒｓそのものの振幅を小さくすることができ
るので、同図（ｂ）から明らかなように、その分だけフ
ローティング・ディフュージョンの出力Ｖｆｄへのカッ
プリングを低減できる。しかしながら、リセットパルス
φｒｓの振幅を小さくし過ぎると、フローティング・デ
ィフュージョンのダイナミックレンジを十分に確保でき
なくなることから、上述した従来技術では、リセットパ
ルスφｒｓの振幅をある程度までしか小さくできないた
め、カップリングの低減にも限界があった。

【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、出力波形での不要な
カップリング部分を確実に低減できるスイッチング回路
およびこれを用いた電荷転送装置を提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明では、信号又は信
号の直流成分を保持する保持手段と、この保持手段を駆
動するスイッチングトランジスタとを備えたスイッチン
グ回路において、スイッチングトランジスタと基準電位
点との間に接続された制御トランジスタと、クロック入
力の周波数に応じたレベルのバイアス電圧を制御トラン
ジスタの制御電極に印加する周波数依存バイアス発生回
路とを設けた構成となっている。

【００１４】上記構成のスイッチング回路において、ス
イッチングトランジスタに駆動パルスが印加されると、
信号又は信号の直流成分を保持する保持手段は、所定の
電位にリセット又は所定の電位へクランプされる。そし
て、スイッチングトランジスタをオフするときに、制御
トランジスタの制御電極に、周波数依存バイアス発生回
路によってクロック入力の周波数に応じたレベルのバイ
アス電圧が印加されることで、ある周波数の状態で見れ
ば制御トランジスタが定電流源として働く。これによ
り、駆動パルスの立ち下がりがクロック周波数に応じて
変化し、容量結合によるカップリングが低減される。

【００１５】また、本発明では、信号電荷を転送する電
荷転送部と、この電荷転送部によって転送された信号電
荷を電圧に変換する電荷電圧変換部と、この電荷電圧変
換部に対してその浮遊容量を所定の電位にリセットする
リセットパルスを供給するドライバとを備えた電荷転送
装置において、このドライバにリセットパルスを出力す
る出力トランジスタと基準電位点との間に接続された制
御トランジスタと、リセットパルスの周波数に応じたレ
ベルのバイアス電圧を制御トランジスタの制御電極に印
加する周波数依存バイアス発生回路とを設けた構成とな
っている。

【００１６】上記構成の電荷転送装置において、電荷電
圧変換部にリセットパルスが印加されることで、フロー
ティング・ディフュージョン又はフローティングゲート
が所定の電位にリセットされる。そして、リセットをオ
フするときに、制御トランジスタの制御電極に、周波数
依存バイアス発生回路によってクロック入力の周波数に
応じたレベルのバイアス電圧が印加されることで、ある
周波数の状態で見れば制御トランジスタが定電流源とし
て働く。これにより、リセットパルスの立ち下がりがク
ロック周波数に応じて変化し、リセットドレインとリセ
ットゲートとの間の寄生容量に起因する容量結合によっ
てフローティング・ディフュージョン又はフローティン
グゲートの電位が変動するカップリングが低減される。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は、本発明に
よるスイッチング回路の一実施形態を示す回路図であ
る。図１において、Ｐ‐ＭＯＳトランジスタＱ１１およ
びＮ‐ＭＯＳトランジスタＱ１２は、ゲート同士および
ドレイン同士がそれぞれ共通に接続されており、Ｐ‐Ｍ
ＯＳトランジスタＱ１１のソースが電源Ｖｄｄに接続さ
れ、Ｎ‐ＭＯＳトランジスタＱ１２のソースが接地され
ることで１段目のＣ‐ＭＯＳインバータ１１を構成して
いる。Ｐ‐ＭＯＳトランジスタＱ１１およびＮ‐ＭＯＳ
トランジスタＱ１２のゲート共通接続点Ｎ１１は、信号
線Ｌ１１を介してタイミング発生回路２１の出力端に接
続されている。

【００１８】Ｐ‐ＭＯＳトランジスタＱ１３およびＮ‐
ＭＯＳトランジスタＱ１４は、ゲート同士およびドレイ
ン同士がそれぞれ共通に接続されており、Ｐ‐ＭＯＳト
ランジスタＱ１３のソースが電源Ｖｄｄに接続され、Ｎ
‐ＭＯＳトランジスタＱ１４のソースがＮ‐ＭＯＳトラ
ンジスタＱ１５を介して接地されることで２段目のＣ‐
ＭＯＳインバータ１２を構成している。Ｎ‐ＭＯＳトラ
ンジスタＱ１５のゲートは、周波数依存バイアス発生回
路２２の出力端に接続されている。周波数依存バイアス
発生回路２２は、リセットパルスφｒｓあるいはその他
のクロックの周波数に依存したバイアス電圧を発生し、
Ｎ‐ＭＯＳトランジスタＱ１５のゲートに印加する。こ
の周波数依存バイアス発生回路２２の具体的な回路構成
については後述する。

【００１９】２段目のＣ‐ＭＯＳインバータ１２におい
て、Ｐ‐ＭＯＳトランジスタＱ１３およびＮ‐ＭＯＳト
ランジスタＱ１４のゲート共通接続点Ｎ１３は、Ｐ‐Ｍ
ＯＳトランジスタＱ１１およびＮ‐ＭＯＳトランジスタ
Ｑ１２のドレイン共通接続点Ｎ１２に信号線Ｌ１２を介
して接続されている。Ｐ‐ＭＯＳトランジスタＱ１３お
よびＮ‐ＭＯＳトランジスタＱ１４のドレイン共通接続
点Ｎ１４は、信号線Ｌ１３を介して出力端子１３に接続
されている。信号線Ｌ１３と接地間には、負荷容量ＣＬ
が接続されている。

【００２０】図２は、本発明に係るスイッチング回路の
適用例１を示す構成図である。この適用例では、本発明
に係るスイッチング回路が、ＣＣＤリニアセンサやＣＣ
Ｄエリアセンサ等の固体撮像装置における電荷転送レジ
スタやＣＣＤ遅延素子などの電荷転送装置２０におい
て、例えばフローティング・ディフュージョン・アンプ
構成の電荷電圧変換部のリセットゲートを駆動するため
のφｒｓドライバ１０として用いられた場合を示してい
る。なお、信号電荷を電圧に変換する電荷電圧変換部と
しては、フローティング・ディフュージョン・アンプ構
成のものに限定されるものではなく、フローティングゲ
ート構成のものなどであっても良い。

【００２１】図２において、電荷電圧変換部３０は、電
荷転送部の最終段を構成するＮ−型不純物からなる出力
ゲート部３１に隣接して形成されたＮ＋型不純物からな
るフローティング・ディフュージョン３２と、Ｎ型不純
物からなるチャネル領域を介して形成されたＮ＋型不純
物からなるリセットドレイン３３と、チャネル領域の上
方に配されたリセットゲート３４とからなるスイッチン
グトランジスタ（ＭＯＳトランジスタ）構成となってお
り、出力ゲート部３１からフローティング・ディフュー
ジョン３２に転送された信号電荷を電圧Ｖｆｄに変換し
て出力する。フローティング・ディフュージョン３２の
容量（浮遊容量）が図１の負荷容量ＣＬとなる。リセッ
トドレイン３３には、所定の電圧（例えば、電源電圧Ｖ
ｄｄ）がリセットドレイン電圧Ｖｒｄとして印加されて
いる。また、リセットゲート３４には、φｒｓドライバ
１０からリセットパルスφｒｓが印加される。

【００２２】上述したように、電荷電圧変換部３０のリ
セットゲート３４を駆動するφｒｓドライバ１０におい
て、２段目のＣ‐ＭＯＳインバータ１２のＮ‐ＭＯＳト
ランジスタＱ１４のソースと接地間に制御トランジスタ
としてＮ‐ＭＯＳトランジスタＱ１５を接続し、そのゲ
ート（制御電極）にリセットパルスφｒｓあるいはその
他のクロックの周波数に依存したバイアス電圧を印加す
るようにしたことにより、ある周波数の状態で見ればＮ
‐ＭＯＳトランジスタＱ１５が定電流源として働くこと
になるため、図３（ａ）に実線で示すように、リセット
ゲート３４に印加するリセットパルスφｒｓの立ち下が
り時間のみをクロック周波数に応じてコントロールで
き、しかもリニアに立ち下げることができる。

【００２３】このように、リセットパルスφｒｓの立ち
下がりをクロック周波数に応じて変化させることによ
り、図３（ｂ）から明らかなように、リセットパルスφ
ｒｓの立ち下がり時（オフ時）において、リセットドレ
イン３３とリセットゲート３４との間の寄生容量に起因
する容量結合によるカップリングを低減でき、しかもス
レッシュホールドレベルＶｔｈに変動があっても、リセ
ットパルスφｒｓの立ち下がりの傾きが一定であるた
め、Ｖｔｈ変動によってカップリングおよびノイズが変
わることはない。

【００２４】そして、ＣＣＤ出力波形におけるリセット
パルスφｒｓのカップリング部分が減ることで、信号レ
ベル（動作点）が容易に判断できるため、フローティン
グ・ディフュージョン３２の後段に接続される出力回路
の設計が簡単にできるようになる。また、Ｎ‐ＭＯＳト
ランジスタＱ１５のゲート電圧を変えたり、Ｎ‐ＭＯＳ
トランジスタＱ１５のチャネル長やチャネル幅を変える
ことで、リセットパルスφｒｓの立ち下がりにおいて、
所望の立ち下がりスピードを設定することができる。

【００２５】図４に、フローティング・ディフュージョ
ン部分の断面ポテンシャルを示す。同図において、リセ
ットゲート３４の下のポテンシャルのうち、一点鎖線で
示すポテンシャル線が、リセットゲート３４のオン／オ
フのスレッシュホールドレベルである。実際には、カッ
プリングでもう少し高いポテンシャルがスレッシュホー
ルドレベルに相当するが、ここでは簡単のため、リセッ
トドレイン電圧Ｖｒｄと同電位をスレッシュホールドレ
ベルとして話しを進める。ポテンシャルがこのＶｒｄレ
ベルになるときのリセットゲート電圧がスレッシュホー
ルドレベルＶｔｈとなり、図３（ａ）のリセットパルス
φｒｓの波形を横切る点線に相当する。したがって、こ
のリセットパルスφｒｓの波形において、Ｖｔｈレベル
と交差するときの傾きがノイズに関係する重要な立ち下
がりスピード部分である。

【００２６】図５は、周波数依存バイアス発生回路２２
の具体的な構成の一例を示すブロック図である。図５に
おいて、周波数依存バイアス発生回路２２は、ｎ個（本
例では、ｎ＝７）のインバータ２３-1〜２３-nからな
り、入力電圧Ｖｉｎを所定の遅延時間Ｔｄだけ遅延させ
る遅延回路２４と、この遅延回路２４の出力電圧Ｖ１と
入力電圧Ｖｉｎとを２入力とするＮＡＮＤ回路２５と、
このＮＡＮＤ回路２５の出力電圧Ｖ２を反転するインバ
ータ２６と、このインバータ２６の出力電圧Ｖ３を平滑
化する平滑回路２７とから構成されている。平滑回路２
７としては、例えば図６に示すように、抵抗Ｒおよびコ
ンデンサＣからなる積分回路構成のものが用いられる。

【００２７】次に、上記構成の周波数依存バイアス発生
回路の回路動作について、図７および図８のタイミング
チャートを用いて説明する。なお、図７は入力電圧Ｖｉ
ｎの周波数が低い場合を、図８は入力電圧Ｖｉｎの周波
数が低い場合をそれぞれ示している。

【００２８】先ず、入力電圧Ｖｉｎは直接ＮＡＮＤ回路
２５の一方の入力となるとともに、遅延回路２４を通過
することによって遅延時間Ｔｄだけ遅延された出力電圧
Ｖ１としてＮＡＮＤ回路２５の他方の入力となる。する
と、ＮＡＮＤ回路２５は、入力電圧Ｖｉｎおよび出力電
圧Ｖ１が共に“Ｈ”レベルの期間“Ｌ”レベルとなる出
力電圧Ｖ２を発生する。この出力電圧Ｖ２はインバータ
２６で反転され、出力電圧Ｖ３となり、平滑回路２７に
供給される。

【００２９】ここで、入力電圧Ｖｉｎの周波数が低い場
合には、図７のタイミングチャートから明らかなよう
に、出力電圧Ｖ３の周期Ｔ１が長くなるので、平滑回路
２７で平滑化されて得られる出力電圧Ｖｏｕｔのレベル
は低くなる。一方、入力電圧Ｖｉｎの周波数が低い場合
には、図８のタイミングチャートから明らかなように、
出力電圧Ｖ３の周期Ｔ２が短くなるので、平滑回路２７
で平滑化されて得られる出力電圧Ｖｏｕｔのレベルは高
くなる。

【００３０】このように、周波数依存バイアス発生回路
２２においては、入力電圧Ｖｉｎの周波数に応じたレベ
ルの出力電圧Ｖｏｕｔが得られる。したがって、その入
力電圧Ｖｉｎとして、図１に示したように、リセットパ
ルスφｒｓを与えることにより、リセットパルスφｒｓ
の周波数に依存したバイアス電圧が得られ、このバイア
ス電圧によってＮ‐ＭＯＳトランジスタＱ１５のゲート
電圧を制御することができる。その結果、先述したよう
に、リセットパルスφｒｓの立ち下がり時間をクロック
周波数に応じて変化させてカップリングやノイズを減ら
すことができ、しかも高周波でも安定して動作できるこ
とになる。

【００３１】図９は、例えばオートフォーカスのモニタ
ーセンサ（露光センサ）として用いられるダイオードセ
ンサのリセット駆動に適用された本発明に係るスイッチ
ング回路の適用例２を示す構成図であり、図中、図２と
同等部分には同一符号を付して示してある。図９におい
て、ダイオードセンサ４０は、Ｐ−型不純物領域４１の
表面側に形成されたＮ＋型不純物領域４２と、このＮ＋
型不純物領域４２の横にＮ型不純物領域４３を挟んで形
成されたＮ＋型不純物領域４４と、Ｎ型不純物領域４３
の上方に配されたリセットゲート４５とからなり、Ｎ＋
型不純物領域４４が電源Ｖｄｄに接続され、リセットゲ
ート４５にリセットパルスφＳＲＳが印加される一種の
スイッチングトランジスタ（ＭＯＳトランジスタ）構成
となっている。

【００３２】このように、ダイオードセンサ４０をリセ
ット駆動するφＳＲＳドライバ５０に本発明の一実施形
態に係るスイッチング回路を適用することにより、図１
０に示すように、リセットパルスφＳＲＳの立ち下がり
時間を大きく、しかもリニアに立ち下げることができる
ので、リセットパルスφＳＲＳの立ち下がり時（オフ
時）において、Ｎ＋型不純物領域４４とリセットゲート
４５との間の寄生容量に起因する容量結合によるカップ
リングを低減でき、しかもスレッシュホールドレベルＶ
ｔｈに変動があっても、リセットパルスφＳＲＳの立ち
下がりの傾きが一定であるため、Ｖｔｈ変動によってカ
ップリングおよびノイズが変わることはない。

【００３３】図１１は、サンプルホールド回路のサンプ
リング駆動に適用された本発明の適用例３を示す構成図
であり、図中、図２と同等部分には同一符号を付して示
してある。図１１において、サンプルホールド回路６０
は、２段のソースフォロワからなる前段のバッファ６１
と、１段のソースフォロワからなる後段のバッファ６２
と、バッファ６１の出力端にドレインが接続されかつバ
ッファ６２の入力端にソースが接続されたスイッチング
トランジスタであるホールドトランジスタ（Ｎ‐ＭＯＳ
トランジスタ）６３と、このホールドトランジスタ６３
のソースと接地間に接続されたホールド容量６４とから
なり、ホールドトランジスタ６３のゲートにサンプルホ
ールドパルスφＳＨが印加されることで、入力信号Ｖｉ
ｎのピーク値をホールドする回路構成となっている。

【００３４】このように、サンプルホールド回路６０を
サンプリング駆動するφＳＨドライバ７０に第２の実施
例に係るスイッチング回路を適用することにより、サン
プルホールドパルスφＳＨの立ち下がり時間を大きく、
しかもリニアに立ち下げることができるので、サンプル
ホールドパルスφＳＨの立ち下がり時におけるカップリ
ングを低減でき、Ｓ／Ｈカップリングの少ない出力波形
を得ることができる。したがって、このサンプルホール
ド回路６０を例えば図１４に示すＣＣＤリニアセンサ１
００の出力回路の一部として用いることで、後段の信号
処理、例えばＡＤコンバータ１１２（図１４参照）のタ
イミングを正確に合わせる必要がなくなるため、設計が
楽になる。

【００３５】図１２は、クランプ回路のクランプ駆動に
適用された本発明の適用例４を示す構成図であり、図
中、図２と同等部分には同一符号を付して示してある。
図１２において、クランプ回路８０は、２段のソースフ
ォロワからなる前段のバッファ８１と、１段のソースフ
ォロワからなる後段のバッファ８２と、バッファ８１の
出力端に一端が接続されかつバッファ８２の入力端に他
端が接続されたクランプ容量８３と、基準電位Ｖｒｅｆ
が印加される端子８４にドレインが接続されかつクラン
プ容量８３の他端にソースが接続されたスイッチングト
ランジスタであるクランプトランジスタ（Ｎ‐ＭＯＳト
ランジスタ）８５とからなり、クランプトランジスタ８
５のゲートにクランプパルスφＣＬＰが印加されること
により、入力信号Ｖｉｎの直流成分を基準電位Ｖｒｅｆ
へクランプする回路構成となっている。

【００３６】このように、クランプ回路８０をクランプ
駆動するφＣＬＰドライバ９０に本発明の一実施形態に
係るスイッチング回路を適用することにより、クランプ
パルスφＣＬＰの立ち下がり時間を大きく、しかもリニ
アに立ち下げることができるので、クランプパルスφＣ
ＬＰの立ち下がり時におけるカップリングを低減でき
る。したがって、クランプした際の直流成分の基準電位
Ｖｒｅｆからのずれが小さくなるため、後段の信号処理
のための回路の設計が楽になる。

【００３７】なお、上記実施形態およびその適用例で
は、２段目のＣ‐ＭＯＳインバータ１２のＮ‐ＭＯＳト
ランジスタＱ１４のソースと接地間にＮ‐ＭＯＳトラン
ジスタＱ１５を追加し、このＮ‐ＭＯＳトランジスタＱ
１５のゲートに所定の電位を印加することでリセットパ
ルスφｒｓの立ち下がりをなまらせる構成としたが、Ｎ
‐ＭＯＳトランジスタＱ１５のソース側の電位を接地レ
ベルではなく、接地レベルよりも高くかつ電源Ｖｄｄの
電圧レベルよりも低い電位レベルＶｃｃに設定すること
によってリセットパルスφｒｓ，φＳＲＳ、サンプルホ
ールドパルスφＳＨあるいはクランプパルスφＣＬＰそ
のものの振幅を小さくする技術との組合せで用いること
で、カップリングをより低減できることになる。

【００３８】図１３は、本発明の変形例を示す回路図で
あり、図中、図１と同等部分には同一符号を付して示し
てある。この変形例では、２段目のＣ‐ＭＯＳインバー
タ１２のＰ‐ＭＯＳトランジスタＱ１３のソースと電源
Ｖｄｄとの間にＰ‐ＭＯＳトランジスタＱ１６を接続
し、このＰ‐ＭＯＳトランジスタＱ１６のゲートを周波
数依存バイアス回路２２の出力端に接続し、そのゲート
電圧としてリセットパルスφｒｓあるいはその他のクロ
ックの周波数に依存したバイアス電圧を与える構成とな
っている。これによれば、リセットパルスφｒｓの立ち
上がり時間のみを大きく設定できるので、その駆動対象
のトランジスタがＰ‐ＭＯＳトランジスタの場合に適用
することで、φｒｓカップリングを低減できることにな
る。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
信号又は信号の直流成分を保持する保持手段と、この保
持手段を駆動するスイッチングトランジスタとを備えた
スイッチング回路において、スイッチングトランジスタ
と基準電位点との間に接続された制御トランジスタと、
クロック入力の周波数に応じたレベルのバイアス電圧を
制御トランジスタの制御電極に印加する周波数依存バイ
アス発生回路とを設けたことにより、スイッチングトラ
ンジスタのゲートに印加する駆動パルスの立ち下がりを
クロック周波数に応じて変化させることができるので、
容量結合によるカップリングを低減できることになる。

【００４０】また、信号電荷を転送する電荷転送部と、
この電荷転送部によって転送された信号電荷を電圧に変
換する電荷電圧変換部と、この電荷電圧変換部に対して
その浮遊容量を所定の電位にリセットするリセットパル
スを供給するドライバとを備えた電荷転送装置におい
て、このドライバにリセットパルスを出力する出力トラ
ンジスタと基準電位点との間に接続された制御トランジ
スタと、リセットパルスの周波数に応じたレベルのバイ
アス電圧を制御トランジスタの制御電極に印加する周波
数依存バイアス発生回路とを設けたことにより、リセッ
トパルスの立ち下がりをクロック周波数に応じて変化さ
せることができるので、リセットドレインとリセットゲ
ートとの間の寄生容量に起因する容量結合によるカップ
リングを低減できる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す回路図である。

【図２】本発明の適用例１を示す構成図である。

【図３】本発明の適用例１に係る波形図である。

【図４】ＦＤ部分の断面ポテンシャル図である。

【図５】周波数依存バイアス発生回路の構成の一例を示
すブロック図である。

【図６】平滑回路の回路構成の一例を示す回路図であ
る。

【図７】低周波時のタイミングチャートである。

【図８】高周波時のタイミングチャートである。

【図９】本発明の適用例２を示す構成図である。

【図１０】本発明の適用例２に係る波形図である。

【図１１】本発明の適用例３を示す回路図である。

【図１２】本発明の適用例４を示す回路図である。

【図１３】本発明の変形例を示す回路図である。

【図１４】ＣＣＤリニアセンサの構成図である。

【図１５】電荷電圧変換部の周辺部の構成図である。

【図１６】Ｓ／Ｈなしの場合のＣＣＤ出力の波形図であ
る。

【図１７】Ｓ／Ｈありの場合のＣＣＤ出力の波形図であ
る。

【図１８】従来の回路例１の回路図である。

【図１９】従来の回路例２の回路図である。

【図２０】従来例に係る波形図である。

【図２１】ＦＤ付近の断面ポテンシャル図である。

【符号の説明】

１０ φｒｓドライバ １１ １段目のＣ‐ＭＯＳイ
ンバータ １２ ２段目のＣ‐ＭＯＳインバータ ２０ 電荷転
送装置 ２１ タイミング発生回路 ２２ 周波数依存バイア
ス発生回路 ３０ 電荷電圧変換部 ３２ フローティング・ディ
フュージョン（ＦＤ） ３３ リセットドレイン（ＲＤ） ３４ リセットゲ
ート（ＲＧ） ４０ ダイオードセンサ ５０ φＳＲＳドライバ ６０ サンプルホールド回路 ６３ ホールドトラン
ジスタ ６４ ホールド容量 ７０ φＳＨドライバ ８０
クランプ回路 ８３ クランプ容量 ８５ クランプトランジスタ ９０ φＣＬＰドライバ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 信号又は信号の直流成分を保持する保持
   手段と、 クロック入力に応じて前記保持手段を駆動するスイッチ
   ングトランジスタと、 前記スイッチングトランジスタと基準電位点との間に接
   続された制御トランジスタと、 前記クロック入力の周波数に応じたレベルのバイアス電
   圧を前記制御トランジスタの制御電極に印加する周波数
   依存バイアス発生回路とを具備することを特徴とするス
   イッチング回路。
2. 【請求項２】 前記保持手段は、信号電荷を電圧に変換
   する浮遊容量であることを特徴とする請求項１記載のス
   イッチング回路。
3. 【請求項３】 前記保持手段は、光電変換するダイオー
   ドセンサのセンサ容量であることを特徴とする請求項１
   記載のスイッチング回路。
4. 【請求項４】 前記保持手段は、信号をホールドするホ
   ールド容量であることを特徴とする請求項１記載のスイ
   ッチング回路。
5. 【請求項５】 前記保持手段は、信号の直流成分を所定
   の電位へクランプするクランプ容量であることを特徴と
   する請求項１記載のスイッチング回路。
6. 【請求項６】 信号電荷を転送する電荷転送部と、前記
   電荷転送部によって転送された信号電荷を電圧に変換す
   る電荷電圧変換部と、前記電荷電圧変換部に対してその
   浮遊容量を所定の電位にリセットするリセットパルスを
   供給するドライバとを備えた電荷転送装置であって、 前記ドライバは、前記リセットパルスを出力する出力ト
   ランジスタと基準電位点との間に接続された制御トラン
   ジスタと、前記リセットパルスの周波数に応じたレベル
   のバイアス電圧を前記制御トランジスタの制御電極に印
   加する周波数依存バイアス発生回路とを有することを特
   徴とする電荷転送装置。