JPH089257A - 昇圧回路及びこれを用いた固体撮像装置 - Google Patents
昇圧回路及びこれを用いた固体撮像装置Info
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- JPH089257A JPH089257A JP6156676A JP15667694A JPH089257A JP H089257 A JPH089257 A JP H089257A JP 6156676 A JP6156676 A JP 6156676A JP 15667694 A JP15667694 A JP 15667694A JP H089257 A JPH089257 A JP H089257A
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Abstract
(57)【要約】
【目的】 電源電圧Ｖｄｄの変動に伴う昇圧電圧Ｖｏｕ
ｔの変動分ΔＶｏｕｔを少なくし、電源電圧変動に強い
安定した昇圧回路を提供する。 【構成】 本来の昇圧電圧Ｖｏｕｔを得る第１の昇圧部
１０とは別に、負の電位Ｖｂを発生する第２の昇圧部２
０を設け、この第２の昇圧部２０の内部出力端子１１を
第１の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ３
のバックゲートに接続し、内部出力端子１１に得られる
負の電位Ｖｂを各ＮＭＯＳトランジスタＭ１〜Ｍ３のバ
ックゲートに印加する構成とする。
ｔの変動分ΔＶｏｕｔを少なくし、電源電圧変動に強い
安定した昇圧回路を提供する。 【構成】 本来の昇圧電圧Ｖｏｕｔを得る第１の昇圧部
１０とは別に、負の電位Ｖｂを発生する第２の昇圧部２
０を設け、この第２の昇圧部２０の内部出力端子１１を
第１の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ３
のバックゲートに接続し、内部出力端子１１に得られる
負の電位Ｖｂを各ＮＭＯＳトランジスタＭ１〜Ｍ３のバ
ックゲートに印加する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、昇圧回路及びこれを用
いた固体撮像装置に関し、特にパルス昇圧型の昇圧回路
及びこれを用いた固体撮像装置に関する。
いた固体撮像装置に関し、特にパルス昇圧型の昇圧回路
及びこれを用いた固体撮像装置に関する。
【０００２】
【従来の技術】パルス昇圧型の昇圧回路の従来例を図７
に示す。同図において、電源１０１の正極側と回路出力
端子１０２との間には、ゲート及びドレインが共通接続
されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦ
ＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１
ｎが、電源１０１側から回路出力端子１０２側に向けて
順方向に例えば３段直列に接続されている。
に示す。同図において、電源１０１の正極側と回路出力
端子１０２との間には、ゲート及びドレインが共通接続
されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦ
ＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１
ｎが、電源１０１側から回路出力端子１０２側に向けて
順方向に例えば３段直列に接続されている。
【０００３】１段目のＮＭＯＳトランジスタＭ１１の出
力端Ｎ１１には、３段のインバータ１０３，１０４，１
０５で順に反転されて供給されるクロックパルスφ１が
コンデンサＣ１を介して印加される。一方、２段目のＮ
ＭＯＳトランジスタＭ１２の出力端Ｎ１２には、４段の
インバータ１０３，１０４，１０６，１０７で順に反転
されて供給されるクロックパルスφ１と逆相のクロック
パルスφ２が印加される。３段目のＮＭＯＳトランジス
タＭ１３の出力端Ｎ１３（回路出力端子６２）とグラン
ド間には、負荷コンデンサＣＬが接続されている。
力端Ｎ１１には、３段のインバータ１０３，１０４，１
０５で順に反転されて供給されるクロックパルスφ１が
コンデンサＣ１を介して印加される。一方、２段目のＮ
ＭＯＳトランジスタＭ１２の出力端Ｎ１２には、４段の
インバータ１０３，１０４，１０６，１０７で順に反転
されて供給されるクロックパルスφ１と逆相のクロック
パルスφ２が印加される。３段目のＮＭＯＳトランジス
タＭ１３の出力端Ｎ１３（回路出力端子６２）とグラン
ド間には、負荷コンデンサＣＬが接続されている。
【０００４】次に、上記構成の従来の昇圧回路における
定常状態での昇圧動作について、図８のタイミング波形
図を参照しつつ説明する。先ず、クロックパルスφ１が
“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１の
ゲート及びドレインが電源１０１の正極側に接続されて
いることから、その出力端Ｎ１１の電圧Ｖ１１は電源電
圧ＶｄｄよりもＶｘ11だけ低くなっている。ここで、Ｖ
ｘ11はＮＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈ11
による電圧降下分である。
定常状態での昇圧動作について、図８のタイミング波形
図を参照しつつ説明する。先ず、クロックパルスφ１が
“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１の
ゲート及びドレインが電源１０１の正極側に接続されて
いることから、その出力端Ｎ１１の電圧Ｖ１１は電源電
圧ＶｄｄよりもＶｘ11だけ低くなっている。ここで、Ｖ
ｘ11はＮＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈ11
による電圧降下分である。
【０００５】この状態において、コンデンサＣ１を介し
てクロックパルスφ１が入力されると、そのクロックパ
ルスφ１の波高値分だけＮＭＯＳトランジスタＭ１１の
出力端Ｎ１１の電圧Ｖ１１が昇圧される。一方、クロッ
クパルスφ２はクロックパルスφ１と逆相であることか
ら、クロックパルスφ２が“Ｌ”レベルのときには、Ｎ
ＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２
は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ12だけ低くな
っている。ここで、Ｖｘ12はＮＭＯＳトランジスタＭ１
２の閾値電圧Ｖｔｈ12による電圧降下分である。
てクロックパルスφ１が入力されると、そのクロックパ
ルスφ１の波高値分だけＮＭＯＳトランジスタＭ１１の
出力端Ｎ１１の電圧Ｖ１１が昇圧される。一方、クロッ
クパルスφ２はクロックパルスφ１と逆相であることか
ら、クロックパルスφ２が“Ｌ”レベルのときには、Ｎ
ＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２
は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ12だけ低くな
っている。ここで、Ｖｘ12はＮＭＯＳトランジスタＭ１
２の閾値電圧Ｖｔｈ12による電圧降下分である。
【０００６】この状態において、コンデンサＣ２を介し
てクロックパルスφ２が入力されると、そのクロックパ
ルスφ2 の波高値分だけＮＭＯＳトランジスタＭ１２の
出力端Ｎ１２の電圧Ｖ１２が昇圧される。この出力端Ｎ
１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１３及び
負荷コンデンサＣＬによって平滑化され、回路出力端子
１０２から昇圧電圧（出力電圧）Ｖｏｕｔとして導出さ
れる。なお、この昇圧電圧Ｖｏｕｔは、出力端Ｎ１２の
電圧Ｖ１２よりもＶｘ13だけ低くなっている。ここで、
Ｖｘ13はＮＭＯＳトランジスタＭ１３の閾値電圧Ｖｔｈ
13による電圧降下分である。
てクロックパルスφ２が入力されると、そのクロックパ
ルスφ2 の波高値分だけＮＭＯＳトランジスタＭ１２の
出力端Ｎ１２の電圧Ｖ１２が昇圧される。この出力端Ｎ
１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１３及び
負荷コンデンサＣＬによって平滑化され、回路出力端子
１０２から昇圧電圧（出力電圧）Ｖｏｕｔとして導出さ
れる。なお、この昇圧電圧Ｖｏｕｔは、出力端Ｎ１２の
電圧Ｖ１２よりもＶｘ13だけ低くなっている。ここで、
Ｖｘ13はＮＭＯＳトランジスタＭ１３の閾値電圧Ｖｔｈ
13による電圧降下分である。
【０００７】
【発明が解決しようとする課題】上述したことから明ら
かなように、パルス昇圧型の昇圧回路においては、クロ
ックパルスφ１，φ２の波高値をＶｗとすると、電源電
圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ1n）分ずつ順に
昇圧されることにより、昇圧電圧Ｖｏｕｔが得られるこ
とになる。しかしながら、上記構成の従来の昇圧回路で
は、電源電圧Ｖｄｄが変化したとき、それに応じてクロ
ックパルスφ１，φ２の振幅も変化することになるた
め、昇圧電圧Ｖｏｕｔの変動が大きいという問題があっ
た。
かなように、パルス昇圧型の昇圧回路においては、クロ
ックパルスφ１，φ２の波高値をＶｗとすると、電源電
圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ1n）分ずつ順に
昇圧されることにより、昇圧電圧Ｖｏｕｔが得られるこ
とになる。しかしながら、上記構成の従来の昇圧回路で
は、電源電圧Ｖｄｄが変化したとき、それに応じてクロ
ックパルスφ１，φ２の振幅も変化することになるた
め、昇圧電圧Ｖｏｕｔの変動が大きいという問題があっ
た。
【０００８】すなわち、図７に示した３倍昇圧の昇圧回
路の場合には、図９に示すように、電源電圧ＶｄｄがΔ
Ｖｄｄだけ高くなると、クロックパルスφ１，φ２の各
振幅もほぼΔＶｄｄだけ大きくなるため、昇圧電圧Ｖｏ
ｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。こ
のように、電源電圧Ｖｄｄの変動に伴ってその変動分Δ
Ｖｄｄのほぼ昇圧倍数倍（本例では、３倍）だけ昇圧電
圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧電
圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪
影響が生ずることになる。
路の場合には、図９に示すように、電源電圧ＶｄｄがΔ
Ｖｄｄだけ高くなると、クロックパルスφ１，φ２の各
振幅もほぼΔＶｄｄだけ大きくなるため、昇圧電圧Ｖｏ
ｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。こ
のように、電源電圧Ｖｄｄの変動に伴ってその変動分Δ
Ｖｄｄのほぼ昇圧倍数倍（本例では、３倍）だけ昇圧電
圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧電
圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪
影響が生ずることになる。
【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電源電圧Ｖｄｄの変
動に伴う昇圧電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なく
し、電源電圧変動に強い安定した昇圧回路及びこれを用
いた固体撮像装置を提供することにある。
であり、その目的とするところは、電源電圧Ｖｄｄの変
動に伴う昇圧電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なく
し、電源電圧変動に強い安定した昇圧回路及びこれを用
いた固体撮像装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明による昇圧回路
は、電源と回路出力端子との間に、ダイオード接続のＮ
ＭＯＳトランジスタが電源側から回路出力端子側に向け
て順方向に複数段直列に接続されかつ各段間にクロック
パルスがコンデンサを介して印加される第１の昇圧部
と、グランドと内部出力端子との間に、ダイオード接続
のＰチャネル形ＭＯＳトランジスタ（以下、単にＰＭＯ
Ｓトランジスタと称する）がグランド側から内部出力端
子側に向けて逆方向に複数段直列に接続されかつ各段間
にクロックパルスがコンデンサを介して印加される第２
の昇圧部とを備え、第２の昇圧部の内部出力端子が第１
の昇圧部の複数段のＮＭＯＳトランジスタのうちの少な
くとも一部のＮＭＯＳトランジスタのバックゲートに接
続された構成となっている。
は、電源と回路出力端子との間に、ダイオード接続のＮ
ＭＯＳトランジスタが電源側から回路出力端子側に向け
て順方向に複数段直列に接続されかつ各段間にクロック
パルスがコンデンサを介して印加される第１の昇圧部
と、グランドと内部出力端子との間に、ダイオード接続
のＰチャネル形ＭＯＳトランジスタ（以下、単にＰＭＯ
Ｓトランジスタと称する）がグランド側から内部出力端
子側に向けて逆方向に複数段直列に接続されかつ各段間
にクロックパルスがコンデンサを介して印加される第２
の昇圧部とを備え、第２の昇圧部の内部出力端子が第１
の昇圧部の複数段のＮＭＯＳトランジスタのうちの少な
くとも一部のＮＭＯＳトランジスタのバックゲートに接
続された構成となっている。
【００１１】
【作用】上記構成の昇圧回路において、電源電圧Ｖｄｄ
が例えば高い方へ変動すると、第２の昇圧部で発生され
る出力電圧（負の電位）が、その絶対値が大きくなる方
へ変動する。この第２の昇圧部の出力電圧は第１の昇圧
部のＮＭＯＳトランジスタのバックゲートに印加されて
いることから、この出力電圧の絶対値が大きくなること
で、第１の昇圧部におけるＮＭＯＳトランジスタのソー
スと基板間の逆バイアス電圧が大きくなる。すると、そ
のバックゲート効果によってＮＭＯＳトランジスタの閾
値電圧Ｖｔｈが大きくなるため、閾値電圧Ｖｔｈが大き
くなった分だけ昇圧電圧Ｖｏｕｔが変動しなくて済む。
が例えば高い方へ変動すると、第２の昇圧部で発生され
る出力電圧（負の電位）が、その絶対値が大きくなる方
へ変動する。この第２の昇圧部の出力電圧は第１の昇圧
部のＮＭＯＳトランジスタのバックゲートに印加されて
いることから、この出力電圧の絶対値が大きくなること
で、第１の昇圧部におけるＮＭＯＳトランジスタのソー
スと基板間の逆バイアス電圧が大きくなる。すると、そ
のバックゲート効果によってＮＭＯＳトランジスタの閾
値電圧Ｖｔｈが大きくなるため、閾値電圧Ｖｔｈが大き
くなった分だけ昇圧電圧Ｖｏｕｔが変動しなくて済む。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明による昇圧回路の一実施例を
示す回路図である。図１において、電源１の正極側と回
路出力端子２との間には、ゲート及びドレインが共通接
続されたダイオード接続の例えば３個のＮＭＯＳトラン
ジスタＭ１〜Ｍ３が、電源１側から回路出力端子２側に
向けて順方向に直列に接続されている。
に説明する。図１は本発明による昇圧回路の一実施例を
示す回路図である。図１において、電源１の正極側と回
路出力端子２との間には、ゲート及びドレインが共通接
続されたダイオード接続の例えば３個のＮＭＯＳトラン
ジスタＭ１〜Ｍ３が、電源１側から回路出力端子２側に
向けて順方向に直列に接続されている。
【００１３】すなわち、１段目のＮＭＯＳトランジスタ
Ｍ１のゲート及びドレインが電源１の正極側に配線さ
れ、２段目のＮＭＯＳトランジスタＭ２のゲート及びド
レインが１段目のＮＭＯＳトランジスタＭ１のソースに
配線され、３段目のＮＭＯＳトランジスタＭ３のゲート
及びドレインが２段目のＮＭＯＳトランジスタＭ２のソ
ースに配線され、３段目のＮＭＯＳトランジスタＭ３の
ソースが回路出力端子２に配線されている。
Ｍ１のゲート及びドレインが電源１の正極側に配線さ
れ、２段目のＮＭＯＳトランジスタＭ２のゲート及びド
レインが１段目のＮＭＯＳトランジスタＭ１のソースに
配線され、３段目のＮＭＯＳトランジスタＭ３のゲート
及びドレインが２段目のＮＭＯＳトランジスタＭ２のソ
ースに配線され、３段目のＮＭＯＳトランジスタＭ３の
ソースが回路出力端子２に配線されている。
【００１４】そして、１段目のＮＭＯＳトランジスタＭ
１の出力端（ソース）Ｎ１には、インバータ３，４，５
で順に反転されて供給されるクロックパルスφ１がコン
デンサＣ１を介して印加される。一方、２段目のＮＭＯ
ＳトランジスタＭ２の出力端（ソース）Ｎ２には、イン
バータ３，４，６，７で順に反転されて供給されるクロ
ックパルスφ１と逆相のクロックパルスφ２がコンデン
サＣ２を介して印加される。
１の出力端（ソース）Ｎ１には、インバータ３，４，５
で順に反転されて供給されるクロックパルスφ１がコン
デンサＣ１を介して印加される。一方、２段目のＮＭＯ
ＳトランジスタＭ２の出力端（ソース）Ｎ２には、イン
バータ３，４，６，７で順に反転されて供給されるクロ
ックパルスφ１と逆相のクロックパルスφ２がコンデン
サＣ２を介して印加される。
【００１５】回路出力端子２に配線された３段目のＮＭ
ＯＳトランジスタＭ３の出力端（ソース）Ｎ３とグラン
ド間には、負荷コンデンサＣＬが接続されている。以上
のように、電源１の正極側と回路出力端子２との間に、
ダイオード接続のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ
３が３段直列に接続されることにより、３倍昇圧の第１
の昇圧部１０が構成されている。
ＯＳトランジスタＭ３の出力端（ソース）Ｎ３とグラン
ド間には、負荷コンデンサＣＬが接続されている。以上
のように、電源１の正極側と回路出力端子２との間に、
ダイオード接続のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ
３が３段直列に接続されることにより、３倍昇圧の第１
の昇圧部１０が構成されている。
【００１６】一方、グランドと内部出力端子１１との間
には、バックゲートに電源電圧Ｖｄｄが印加されかつゲ
ート及びドレインが共通接続されたダイオード接続の３
個のＰＭＯＳトランジスタＭ４〜Ｍ６が、グランド側か
ら内部出力端子１１側に向けて逆方向に直列に接続され
ている。
には、バックゲートに電源電圧Ｖｄｄが印加されかつゲ
ート及びドレインが共通接続されたダイオード接続の３
個のＰＭＯＳトランジスタＭ４〜Ｍ６が、グランド側か
ら内部出力端子１１側に向けて逆方向に直列に接続され
ている。
【００１７】すなわち、１段目のＰＭＯＳトランジスタ
Ｍ４のゲート及びソースがグランドに配線され、２段目
のＰＭＯＳトランジスタＭ５のゲート及びソースが１段
目のＮＭＯＳトランジスタＭ４のドレインに配線され、
３段目のＰＭＯＳトランジスタＭ６のゲート及びソース
が２段目のＰＭＯＳトランジスタＭ５のドレインに配線
され、３段目のＰＭＯＳトランジスタＭ６のドレインが
内部出力端子１１に配線されている。
Ｍ４のゲート及びソースがグランドに配線され、２段目
のＰＭＯＳトランジスタＭ５のゲート及びソースが１段
目のＮＭＯＳトランジスタＭ４のドレインに配線され、
３段目のＰＭＯＳトランジスタＭ６のゲート及びソース
が２段目のＰＭＯＳトランジスタＭ５のドレインに配線
され、３段目のＰＭＯＳトランジスタＭ６のドレインが
内部出力端子１１に配線されている。
【００１８】そして、１段目のＰＭＯＳトランジスタＭ
４の出力端（ドレイン）Ｎ４には、インバータ３，４，
１２で順に反転されて供給されるクロックパルスφ１が
コンデンサＣ３を介して印加される。一方、２段目のＰ
ＭＯＳトランジスタＭ５の出力端（ドレイン）Ｎ５に
は、インバータ３，４，６，１３で順に反転されて供給
されるクロックパルスφ２がコンデンサＣ４を介して印
加される。
４の出力端（ドレイン）Ｎ４には、インバータ３，４，
１２で順に反転されて供給されるクロックパルスφ１が
コンデンサＣ３を介して印加される。一方、２段目のＰ
ＭＯＳトランジスタＭ５の出力端（ドレイン）Ｎ５に
は、インバータ３，４，６，１３で順に反転されて供給
されるクロックパルスφ２がコンデンサＣ４を介して印
加される。
【００１９】内部出力端子１１に配線された３段目のＰ
ＭＯＳトランジスタＭ６の出力端（ドレイン）Ｎ６とグ
ランド間には、負荷コンデンサＣＬ′が接続されてい
る。以上のように、グランドと内部出力端子１１との間
に、ダイオード接続のＰＭＯＳトランジスタＭ４，Ｍ
５，Ｍ６が３段直列に接続されることにより、３倍昇圧
の第２の昇圧部２０が構成されている。
ＭＯＳトランジスタＭ６の出力端（ドレイン）Ｎ６とグ
ランド間には、負荷コンデンサＣＬ′が接続されてい
る。以上のように、グランドと内部出力端子１１との間
に、ダイオード接続のＰＭＯＳトランジスタＭ４，Ｍ
５，Ｍ６が３段直列に接続されることにより、３倍昇圧
の第２の昇圧部２０が構成されている。
【００２０】そして、この第２の昇圧部２０の内部出力
端子１１は、第１の昇圧部１におけるＮＭＯＳトランジ
スタＭ１，Ｍ２，Ｍ３の各バックゲートに接続されてい
る。すなわち、内部出力端子１１に導出される負の電位
Ｖｂが、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の各バ
ックゲートに印加されるようになっている。
端子１１は、第１の昇圧部１におけるＮＭＯＳトランジ
スタＭ１，Ｍ２，Ｍ３の各バックゲートに接続されてい
る。すなわち、内部出力端子１１に導出される負の電位
Ｖｂが、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の各バ
ックゲートに印加されるようになっている。
【００２１】なお、上記構成の第２の昇圧部２０におい
ては、１段目のＰＭＯＳトランジスタＭ４の出力端Ｎ４
にクロックパルスφ１が、２段目のＰＭＯＳトランジス
タＭ５の出力端Ｎ５にクロックパルスφ２が印加される
構成としたが、その逆であっても良く、要は、ＰＭＯＳ
トランジスタＭ４，Ｍ５の各出力端Ｎ４，Ｎ５に互いに
逆相のクロックパルスが印加される構成であれば良い。
ては、１段目のＰＭＯＳトランジスタＭ４の出力端Ｎ４
にクロックパルスφ１が、２段目のＰＭＯＳトランジス
タＭ５の出力端Ｎ５にクロックパルスφ２が印加される
構成としたが、その逆であっても良く、要は、ＰＭＯＳ
トランジスタＭ４，Ｍ５の各出力端Ｎ４，Ｎ５に互いに
逆相のクロックパルスが印加される構成であれば良い。
【００２２】ここで、第１の昇圧部１０を構成するＮＭ
ＯＳトランジスタＭ１〜Ｍ３及び第２の昇圧部２０を構
成するＰＭＯＳトランジスタＭ４〜Ｍ６の構造につい
て、図２の断面図に基づいて説明する。図２において、
Ｎ型の半導体基板（Ｎｓｕｂ）２１には、Ｐ型のウェル
（Ｐｗｅｌｌ）２２が形成されている。このＰ型ウェル
２２の表面側には、ソース領域となるＮ+ 型拡散領域２
３と、ドレイン領域となるＮ+ 型拡散領域２４が形成さ
れている。
ＯＳトランジスタＭ１〜Ｍ３及び第２の昇圧部２０を構
成するＰＭＯＳトランジスタＭ４〜Ｍ６の構造につい
て、図２の断面図に基づいて説明する。図２において、
Ｎ型の半導体基板（Ｎｓｕｂ）２１には、Ｐ型のウェル
（Ｐｗｅｌｌ）２２が形成されている。このＰ型ウェル
２２の表面側には、ソース領域となるＮ+ 型拡散領域２
３と、ドレイン領域となるＮ+ 型拡散領域２４が形成さ
れている。
【００２３】そして、両拡散領域２３，２４間のチャネ
ル形成領域上にゲート酸化膜２５を介してゲート電極２
６が配されることにより、ＮＭＯＳトランジスタＭ１〜
Ｍ３が構成されている。かかる構成のＮＭＯＳトランジ
スタＭ１〜Ｍ３において、Ｐ型ウェル２２がバックゲー
トと呼ばれる基板となる。このバックゲートには、Ｐ型
ウェル２２の表面側に形成されたＰ+ 型拡散領域２７を
通して、第２の昇圧部２０の負の電位Ｖｂが印加される
ことになる。
ル形成領域上にゲート酸化膜２５を介してゲート電極２
６が配されることにより、ＮＭＯＳトランジスタＭ１〜
Ｍ３が構成されている。かかる構成のＮＭＯＳトランジ
スタＭ１〜Ｍ３において、Ｐ型ウェル２２がバックゲー
トと呼ばれる基板となる。このバックゲートには、Ｐ型
ウェル２２の表面側に形成されたＰ+ 型拡散領域２７を
通して、第２の昇圧部２０の負の電位Ｖｂが印加される
ことになる。
【００２４】一方、基板２１の表面側には、ソース領域
となるＰ+ 型拡散領域２８と、ドレイン領域となるＰ+
型拡散領域２９が形成されている。そして、両拡散領域
２８，２９間のチャネル形成領域上にゲート酸化膜２５
を介してゲート電極３０が配されることにより、ＰＭＯ
ＳトランジスタＭ４〜Ｍ６が構成されている。かかる構
成のＰＭＯＳトランジスタＭ４〜Ｍ６において、基板２
１がバックゲートとなる。この基板２１には、その表面
側に形成されたＮ+ 型拡散領域３１を通して、電源電圧
Ｖｄｄが印加されることになる。
となるＰ+ 型拡散領域２８と、ドレイン領域となるＰ+
型拡散領域２９が形成されている。そして、両拡散領域
２８，２９間のチャネル形成領域上にゲート酸化膜２５
を介してゲート電極３０が配されることにより、ＰＭＯ
ＳトランジスタＭ４〜Ｍ６が構成されている。かかる構
成のＰＭＯＳトランジスタＭ４〜Ｍ６において、基板２
１がバックゲートとなる。この基板２１には、その表面
側に形成されたＮ+ 型拡散領域３１を通して、電源電圧
Ｖｄｄが印加されることになる。
【００２５】上記構成の各ＭＯＳトランジスタにおい
て、バックゲートをシンボルで表わすと、図３（Ａ），
（Ｂ）に示すようになる。このバックゲートも、ＭＯＳ
トランジスタでは重要な端子であり、表側のゲートと同
様にＭＯＳトランジスタの性能に影響を与える。具体的
には、バックゲート電位を変えるとＭＯＳトランジスタ
の閾値電圧Ｖｔｈが変調される。これが、いわゆるバッ
クゲート効果（基板バイアス効果）である。
て、バックゲートをシンボルで表わすと、図３（Ａ），
（Ｂ）に示すようになる。このバックゲートも、ＭＯＳ
トランジスタでは重要な端子であり、表側のゲートと同
様にＭＯＳトランジスタの性能に影響を与える。具体的
には、バックゲート電位を変えるとＭＯＳトランジスタ
の閾値電圧Ｖｔｈが変調される。これが、いわゆるバッ
クゲート効果（基板バイアス効果）である。
【００２６】本発明においては、このバックゲート効果
に着目し、これを積極的に活用したものである。すなわ
ち、図１において説明したように、ＰＭＯＳトランジス
タＭ４〜Ｍ６からなる第２の昇圧部２０を設け、その内
部出力端子１１を第１の昇圧部１０のＮＭＯＳトランジ
スタＭ１〜Ｍ３のバックゲートに接続し、第２の昇圧部
２０で発生される負の電位ＶｂをＮＭＯＳトランジスタ
Ｍ１〜Ｍ３の各バックゲートに印加するようにしてい
る。
に着目し、これを積極的に活用したものである。すなわ
ち、図１において説明したように、ＰＭＯＳトランジス
タＭ４〜Ｍ６からなる第２の昇圧部２０を設け、その内
部出力端子１１を第１の昇圧部１０のＮＭＯＳトランジ
スタＭ１〜Ｍ３のバックゲートに接続し、第２の昇圧部
２０で発生される負の電位ＶｂをＮＭＯＳトランジスタ
Ｍ１〜Ｍ３の各バックゲートに印加するようにしてい
る。
【００２７】次に、図１に示した昇圧回路の回路動作に
ついて、図４のタイミング波形図を参照しつつ説明す
る。先ず、第１の昇圧部１０において、クロックパルス
φ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ
１のゲート及びドレインが電源１の正極側に接続されて
いることから、その出力端Ｎ１の電圧Ｖ１は電源電圧Ｖ
ｄｄよりもＶｘ1 だけ低くなっている。ここで、Ｖｘ1
はＮＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ1 による
電圧降下分である。
ついて、図４のタイミング波形図を参照しつつ説明す
る。先ず、第１の昇圧部１０において、クロックパルス
φ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ
１のゲート及びドレインが電源１の正極側に接続されて
いることから、その出力端Ｎ１の電圧Ｖ１は電源電圧Ｖ
ｄｄよりもＶｘ1 だけ低くなっている。ここで、Ｖｘ1
はＮＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ1 による
電圧降下分である。
【００２８】この状態において、コンデンサＣ１を介し
てクロックパルスφ１が入力されると、そのクロックパ
ルスφ１の波高値分だけＮＭＯＳトランジスタＭ１の出
力端Ｎ１の電圧Ｖ１が昇圧される。一方、クロックパル
スφ２はクロックパルスφ１と逆相であることから、ク
ロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳ
トランジスタＭ２の出力端Ｎ２の電圧Ｖ２は、出力端Ｎ
１の電圧Ｖ１よりもＶｘ2 だけ低くなっている。ここ
で、Ｖｘ2 はＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔ
ｈ2 による電圧降下分である。
てクロックパルスφ１が入力されると、そのクロックパ
ルスφ１の波高値分だけＮＭＯＳトランジスタＭ１の出
力端Ｎ１の電圧Ｖ１が昇圧される。一方、クロックパル
スφ２はクロックパルスφ１と逆相であることから、ク
ロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳ
トランジスタＭ２の出力端Ｎ２の電圧Ｖ２は、出力端Ｎ
１の電圧Ｖ１よりもＶｘ2 だけ低くなっている。ここ
で、Ｖｘ2 はＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔ
ｈ2 による電圧降下分である。
【００２９】この状態において、コンデンサＣ２を介し
てクロックパルスφ２が入力されると、そのクロックパ
ルスφ2 の波高値分だけＮＭＯＳトランジスタＭ２の出
力端Ｎ２の電圧Ｖ２が昇圧される。この出力端Ｎ２の電
圧Ｖ２は、ＮＭＯＳトランジスタＭ３及び負荷コンデン
サＣＬによって平滑化され、回路出力端子２から昇圧電
圧Ｖｏｕｔとして導出される。なお、この昇圧電圧Ｖｏ
ｕｔは、出力端Ｎ２の電圧Ｖ２よりもＶｘ3 だけ低くな
っている。ここで、Ｖｘ3 はＮＭＯＳトランジスタＭ３
の閾値電圧Ｖｔｈ3による電圧降下分である。
てクロックパルスφ２が入力されると、そのクロックパ
ルスφ2 の波高値分だけＮＭＯＳトランジスタＭ２の出
力端Ｎ２の電圧Ｖ２が昇圧される。この出力端Ｎ２の電
圧Ｖ２は、ＮＭＯＳトランジスタＭ３及び負荷コンデン
サＣＬによって平滑化され、回路出力端子２から昇圧電
圧Ｖｏｕｔとして導出される。なお、この昇圧電圧Ｖｏ
ｕｔは、出力端Ｎ２の電圧Ｖ２よりもＶｘ3 だけ低くな
っている。ここで、Ｖｘ3 はＮＭＯＳトランジスタＭ３
の閾値電圧Ｖｔｈ3による電圧降下分である。
【００３０】一方、第２の昇圧部２０においても、第１
の昇圧部１０とは極性が異なるものの、同様の動作原理
によって負の電位Ｖｂが発生される。すなわち、クロッ
クパルスφ１，φ２の波高値をＶｗ、ＰＭＯＳトランジ
スタＭ４〜Ｍ６における閾値電圧Ｖｔｈによる電圧降下
分をＶｘとすると、グランド電位に対して各段毎に（Ｖ
ｗ−Ｖｘ）分ずつ負側に順に昇圧されることにより、負
の電位Ｖｂが内部出力端子１１から得られる。この負の
電位Ｖｂは、第１の昇圧部１０のＮＭＯＳトランジスタ
Ｍ１〜Ｍ３のバックゲートに印加される。
の昇圧部１０とは極性が異なるものの、同様の動作原理
によって負の電位Ｖｂが発生される。すなわち、クロッ
クパルスφ１，φ２の波高値をＶｗ、ＰＭＯＳトランジ
スタＭ４〜Ｍ６における閾値電圧Ｖｔｈによる電圧降下
分をＶｘとすると、グランド電位に対して各段毎に（Ｖ
ｗ−Ｖｘ）分ずつ負側に順に昇圧されることにより、負
の電位Ｖｂが内部出力端子１１から得られる。この負の
電位Ｖｂは、第１の昇圧部１０のＮＭＯＳトランジスタ
Ｍ１〜Ｍ３のバックゲートに印加される。
【００３１】ここで、電源電圧Ｖｄｄが例えば高い方へ
ΔＶｄｄだけ変化した場合について考える。このとき、
第２の昇圧部２０において、各ＰＭＯＳトランジスタＭ
４〜Ｍ６の各バックゲートには電源電圧Ｖｄｄが印加さ
れていることから、その負の電位Ｖｂも、電源電圧Ｖｄ
ｄの変動に応じてΔＶｂだけ絶対値が大なる方へ変動す
る。これにより、第１の昇圧部１０のＮＭＯＳトランジ
スタＭ１〜Ｍ３のバックゲートにかかる負の電位Ｖｂが
大きくなる。
ΔＶｄｄだけ変化した場合について考える。このとき、
第２の昇圧部２０において、各ＰＭＯＳトランジスタＭ
４〜Ｍ６の各バックゲートには電源電圧Ｖｄｄが印加さ
れていることから、その負の電位Ｖｂも、電源電圧Ｖｄ
ｄの変動に応じてΔＶｂだけ絶対値が大なる方へ変動す
る。これにより、第１の昇圧部１０のＮＭＯＳトランジ
スタＭ１〜Ｍ３のバックゲートにかかる負の電位Ｖｂが
大きくなる。
【００３２】すると、第１の昇圧部１０のＮＭＯＳトラ
ンジスタＭ１〜Ｍ３において、ソースとバックゲートの
間の逆バイアス電圧が大きくなるため、その分だけチャ
ネルと基板（Ｐウェル２２）の間の空乏層が広がって固
定電荷が増える。その結果、ＮＭＯＳトランジスタＭ１
〜Ｍ３の各閾値電圧Ｖｔｈ1 〜Ｖｔｈ3が大きくなる。
これが、先述したバックゲート効果である。
ンジスタＭ１〜Ｍ３において、ソースとバックゲートの
間の逆バイアス電圧が大きくなるため、その分だけチャ
ネルと基板（Ｐウェル２２）の間の空乏層が広がって固
定電荷が増える。その結果、ＮＭＯＳトランジスタＭ１
〜Ｍ３の各閾値電圧Ｖｔｈ1 〜Ｖｔｈ3が大きくなる。
これが、先述したバックゲート効果である。
【００３３】ここで、ＮＭＯＳトランジスタＭ１〜Ｍ３
の各閾値電圧Ｖｔｈ1 〜Ｖｔｈ3 による電圧降下分をＶ
ｘ1 ′〜Ｖｘ3 ′とすると、各閾値電圧Ｖｔｈ1 〜Ｖｔ
ｈ3が大きくなることによってＶｘ1 ′〜Ｖｘ3 ′も大
きくなる。したがって、図４の変動後のタイミング波形
図（Ｂ）から明らかなように、Ｖｘ1 ′〜Ｖｘ3 ′が大
きくなった分だけ各段毎の昇圧電圧が抑えられるため、
電源電圧Ｖｄｄが大きく変動しても、昇圧電圧（出力電
圧）Ｖｏｕｔは大きくならずに済むことになる。
の各閾値電圧Ｖｔｈ1 〜Ｖｔｈ3 による電圧降下分をＶ
ｘ1 ′〜Ｖｘ3 ′とすると、各閾値電圧Ｖｔｈ1 〜Ｖｔ
ｈ3が大きくなることによってＶｘ1 ′〜Ｖｘ3 ′も大
きくなる。したがって、図４の変動後のタイミング波形
図（Ｂ）から明らかなように、Ｖｘ1 ′〜Ｖｘ3 ′が大
きくなった分だけ各段毎の昇圧電圧が抑えられるため、
電源電圧Ｖｄｄが大きく変動しても、昇圧電圧（出力電
圧）Ｖｏｕｔは大きくならずに済むことになる。
【００３４】上述したように、本来の昇圧電圧Ｖｏｕｔ
を得る第１の昇圧部１０とは別に、負の電位Ｖｂを発生
する第２の昇圧部２０を設け、この負の電位Ｖｂを第１
の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ３のバ
ックゲートに印加するようにしたことにより、バックゲ
ート効果によって電源電圧Ｖｄｄの変動に応じて各ＮＭ
ＯＳトランジスタＭ１〜Ｍ３の閾値電圧Ｖｔｈ1 〜Ｖｔ
ｈ3 を制御できる。これにより、電源電圧Ｖｄｄに伴う
昇圧電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なく抑えるこ
とができる。
を得る第１の昇圧部１０とは別に、負の電位Ｖｂを発生
する第２の昇圧部２０を設け、この負の電位Ｖｂを第１
の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ３のバ
ックゲートに印加するようにしたことにより、バックゲ
ート効果によって電源電圧Ｖｄｄの変動に応じて各ＮＭ
ＯＳトランジスタＭ１〜Ｍ３の閾値電圧Ｖｔｈ1 〜Ｖｔ
ｈ3 を制御できる。これにより、電源電圧Ｖｄｄに伴う
昇圧電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なく抑えるこ
とができる。
【００３５】なお、図２において、基板２１或いはＰウ
ェル２２の濃度の合わせ込みによってバックゲート効果
の調整を行うことにより、電源電圧Ｖｄｄに伴う昇圧電
圧Ｖｏｕｔの変動分ΔＶｏｕｔをかなり少なく抑えるこ
とが可能である。また、上記実施例では、負の電位Ｖｂ
を第１の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ
３の全てのバックゲートに印加するとしたが、必ずしも
全てのバックゲートに印加する必要はなく、少なくとも
一部のＭＯＳトランジスタのバックゲートに印加するよ
うにしても良い。この場合には、昇圧電圧Ｖｏｕｔの変
動分ΔＶｏｕｔを抑える効果は小さくなるものの、それ
なりの効果は得られる。
ェル２２の濃度の合わせ込みによってバックゲート効果
の調整を行うことにより、電源電圧Ｖｄｄに伴う昇圧電
圧Ｖｏｕｔの変動分ΔＶｏｕｔをかなり少なく抑えるこ
とが可能である。また、上記実施例では、負の電位Ｖｂ
を第１の昇圧部１０の各ＮＭＯＳトランジスタＭ１〜Ｍ
３の全てのバックゲートに印加するとしたが、必ずしも
全てのバックゲートに印加する必要はなく、少なくとも
一部のＭＯＳトランジスタのバックゲートに印加するよ
うにしても良い。この場合には、昇圧電圧Ｖｏｕｔの変
動分ΔＶｏｕｔを抑える効果は小さくなるものの、それ
なりの効果は得られる。
【００３６】図５は、上記構成の昇圧回路をＶｓｕｂ発
生昇圧回路として用いた固体撮像装置の一例を示す構成
図である。本例では、固体撮像装置として、ＣＣＤリニ
アセンサに適用した場合を示すが、ＣＣＤリニアセンサ
への適用に限定されるものではなく、ＣＣＤに限らずエ
リアセンサを含め固体撮像装置全般に適用し得るもので
ある。
生昇圧回路として用いた固体撮像装置の一例を示す構成
図である。本例では、固体撮像装置として、ＣＣＤリニ
アセンサに適用した場合を示すが、ＣＣＤリニアセンサ
への適用に限定されるものではなく、ＣＣＤに限らずエ
リアセンサを含め固体撮像装置全般に適用し得るもので
ある。
【００３７】図５に示すように、ＣＣＤリニアセンサ
は、入射光をその光量に応じた電荷量の信号電荷に変換
して蓄積するフォトダイオード等からなる受光部５１が
一列に複数個配列されてなるセンサ列５２と、このセン
サ列５２の各受光部５１から読出しゲート５３を介して
読み出された信号電荷を転送するＣＣＤからなる電荷転
送レジスタ５４とを有する構成となっている。
は、入射光をその光量に応じた電荷量の信号電荷に変換
して蓄積するフォトダイオード等からなる受光部５１が
一列に複数個配列されてなるセンサ列５２と、このセン
サ列５２の各受光部５１から読出しゲート５３を介して
読み出された信号電荷を転送するＣＣＤからなる電荷転
送レジスタ５４とを有する構成となっている。
【００３８】読出しゲート５３は、読出しパルスφＲＯ
Ｇが印加されることにより、センサ列５２の各受光部５
１に蓄えられた信号電荷を電荷転送レジスタ５４に一斉
に読み出す。電荷転送レジスタ５４は、２相の転送クロ
ックφＨ１，φＨ２によって２相駆動されることにより
信号電荷を転送する。電荷転送レジスタ５４の最終段に
は、転送されてきた信号電荷を検出して電圧に変換する
例えばフローティング・ディフュージョン構成の電荷電
圧変換部（電荷検出部）５５が形成されている。この電
荷電圧変換部５５の出力電圧は、バッファ５６を介して
出力端子５７からＣＣＤ出力として導出される。
Ｇが印加されることにより、センサ列５２の各受光部５
１に蓄えられた信号電荷を電荷転送レジスタ５４に一斉
に読み出す。電荷転送レジスタ５４は、２相の転送クロ
ックφＨ１，φＨ２によって２相駆動されることにより
信号電荷を転送する。電荷転送レジスタ５４の最終段に
は、転送されてきた信号電荷を検出して電圧に変換する
例えばフローティング・ディフュージョン構成の電荷電
圧変換部（電荷検出部）５５が形成されている。この電
荷電圧変換部５５の出力電圧は、バッファ５６を介して
出力端子５７からＣＣＤ出力として導出される。
【００３９】上記構成のＣＣＤリニアセンサにおいて、
本発明に係る昇圧回路が、電源電圧Ｖｄｄを昇圧して基
板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路５８と
して用いられる。このＶｓｕｂ発生昇圧回路５８は、セ
ンサ列２や電荷転送レジスタ５４等と同一の基板（チッ
プ）上に作製（オンチップ）され、クロックパルスφ
１，φ２として２相の転送クロックφＨ１，φＨ２が用
いられる。なお、本発明に係る昇圧回路をＶｓｕｂ発生
昇圧回路５８としてのみならず、バッファ１６等の他の
回路に対して動作電源電圧を供給する昇圧回路として用
いることも可能である。
本発明に係る昇圧回路が、電源電圧Ｖｄｄを昇圧して基
板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路５８と
して用いられる。このＶｓｕｂ発生昇圧回路５８は、セ
ンサ列２や電荷転送レジスタ５４等と同一の基板（チッ
プ）上に作製（オンチップ）され、クロックパルスφ
１，φ２として２相の転送クロックφＨ１，φＨ２が用
いられる。なお、本発明に係る昇圧回路をＶｓｕｂ発生
昇圧回路５８としてのみならず、バッファ１６等の他の
回路に対して動作電源電圧を供給する昇圧回路として用
いることも可能である。
【００４０】図６は、Ｖｓｕｂ発生昇圧回路５８をオン
チップしたＣＣＤリニアセンサの要部の断面構造図であ
る。図６において、Ｎ型シリコン基板６１上のＰウェル
６２内には、Ｎ+ 型電荷蓄積層６３及びその上のＰ+ 型
正孔蓄積層６４からなる受光部５１が形成されている。
この受光部５１に隣接して、Ｎ型不純物領域６５及びそ
の上方に配されたゲート電極６６からなる読出しゲート
５３が形成され、更にＮ+ 型不純物領域６７及びその上
方に配された転送電極６８からなる電荷転送レジスタ５
４が形成されている。
チップしたＣＣＤリニアセンサの要部の断面構造図であ
る。図６において、Ｎ型シリコン基板６１上のＰウェル
６２内には、Ｎ+ 型電荷蓄積層６３及びその上のＰ+ 型
正孔蓄積層６４からなる受光部５１が形成されている。
この受光部５１に隣接して、Ｎ型不純物領域６５及びそ
の上方に配されたゲート電極６６からなる読出しゲート
５３が形成され、更にＮ+ 型不純物領域６７及びその上
方に配された転送電極６８からなる電荷転送レジスタ５
４が形成されている。
【００４１】また、Ｐウェル２０と分離して形成された
別のＰウェル６９内には、Ｎ+ 型拡散領域７０をソース
領域とし、Ｎ+ 型拡散領域７１をドレイン領域とし、両
領域７０，７１間の上方にゲート電極７２が配されるこ
とによって最終段のＮＭＯＳトランジスタ（図１におけ
るＮＭＯＳトランジスタＭ３）が形成されている。この
最終段のＭＯＳトランジスタＭ３のソース領域７０から
昇圧電圧が導出される。そして、この昇圧電圧が基板電
圧Ｖｓｕｂとして、Ｎ型基板６１の表面側に形成された
Ｎ+ 型不純物領域７３に印加される。
別のＰウェル６９内には、Ｎ+ 型拡散領域７０をソース
領域とし、Ｎ+ 型拡散領域７１をドレイン領域とし、両
領域７０，７１間の上方にゲート電極７２が配されるこ
とによって最終段のＮＭＯＳトランジスタ（図１におけ
るＮＭＯＳトランジスタＭ３）が形成されている。この
最終段のＭＯＳトランジスタＭ３のソース領域７０から
昇圧電圧が導出される。そして、この昇圧電圧が基板電
圧Ｖｓｕｂとして、Ｎ型基板６１の表面側に形成された
Ｎ+ 型不純物領域７３に印加される。
【００４２】上述したように、本発明に係る昇圧回路を
Ｖｓｕｂ発生昇圧回路５８として用いたことにより、本
発明に係る昇圧回路が電源電圧変動に強いことから、電
源電圧Ｖｄｄが変動しても、基板電圧Ｖｓｕｂの変動分
ΔＶｓｕｂを少なく抑えることができるため、電源電圧
変動に強い安定したＣＣＤリニアセンサを構成できるこ
とになる。また、オンチップ化により、外部回路の部品
点数を削減できるので、構成の簡略化が図れることにな
る。
Ｖｓｕｂ発生昇圧回路５８として用いたことにより、本
発明に係る昇圧回路が電源電圧変動に強いことから、電
源電圧Ｖｄｄが変動しても、基板電圧Ｖｓｕｂの変動分
ΔＶｓｕｂを少なく抑えることができるため、電源電圧
変動に強い安定したＣＣＤリニアセンサを構成できるこ
とになる。また、オンチップ化により、外部回路の部品
点数を削減できるので、構成の簡略化が図れることにな
る。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
本来の昇圧電圧を得る第１の昇圧部とは別に、負の電位
を発生する第２の昇圧部を設け、この第２の昇圧部によ
る負の電位を第１の昇圧部の各ＮＭＯＳトランジスタの
バックゲートに印加するように構成したことにより、バ
ックゲート効果によって電源電圧の変動に応じて各ＮＭ
ＯＳトランジスタの閾値電圧Ｖｔｈを制御できるので、
電源電圧に伴う昇圧電圧の変動分を少なく抑えることが
できることになる。
本来の昇圧電圧を得る第１の昇圧部とは別に、負の電位
を発生する第２の昇圧部を設け、この第２の昇圧部によ
る負の電位を第１の昇圧部の各ＮＭＯＳトランジスタの
バックゲートに印加するように構成したことにより、バ
ックゲート効果によって電源電圧の変動に応じて各ＮＭ
ＯＳトランジスタの閾値電圧Ｖｔｈを制御できるので、
電源電圧に伴う昇圧電圧の変動分を少なく抑えることが
できることになる。
【図１】本発明の一実施例を示す回路図である。
【図２】ＭＯＳトランジスタの断面構造図である。
【図３】ＭＯＳトランジスタのバックゲート表示時のシ
ンボル図である。
ンボル図である。
【図４】本発明に係るタイミング波形図である。
【図５】本発明に係るＣＣＤリニアセンサの構成図であ
る。
る。
【図６】本発明に係るＣＣＤリニアセンサの要部の断面
構造図である。
構造図である。
【図７】従来例を示す回路図である。
【図８】従来例における定常状態でのタイミング波形図
である。
である。
【図９】従来例における電源変動時のタイミング波形図
である。
である。
１ 電源 ２ 回路出力
端子 ３〜７，１２，１３ インバータ １０ 第１の
昇圧部 １１ 内部出力端子 ２０ 第２の
昇圧部
端子 ３〜７，１２，１３ インバータ １０ 第１の
昇圧部 １１ 内部出力端子 ２０ 第２の
昇圧部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 27/148 Ｈ０１Ｌ 27/14 Ｂ
Claims (4)
- 【請求項１】 電源と回路出力端子との間に、ダイオー
ド接続のＮチャネル形ＭＯＳトランジスタが電源側から
回路出力端子側に向けて順方向に複数段直列に接続さ
れ、かつ各段間にクロックパルスがコンデンサを介して
印加される第１の昇圧部と、 グランドと内部出力端子との間に、ダイオード接続のＰ
チャネル形ＭＯＳトランジスタがグランド側から内部出
力端子側に向けて逆方向に複数段直列に接続され、かつ
各段間にクロックパルスがコンデンサを介して印加され
る第２の昇圧部とを備え、 前記第２の昇圧部の内部出力端子が前記第１の昇圧部の
複数段のＭＯＳトランジスタのうちの少なくとも一部の
ＭＯＳトランジスタのバックゲートに接続されたことを
特徴とする昇圧回路。 - 【請求項２】 入射光をその光量に応じた電荷量の信号
電荷に変換して蓄積する受光部が複数個配列されてなる
センサ部と、前記センサ部の各受光部から読み出された
信号電荷を転送する電荷転送レジスタと、前記電荷転送
レジスタによって転送された信号電荷を検出しかつ電気
信号に変換して出力する電荷検出部とを具備した固体撮
像装置であって、 請求項１記載の昇圧回路を備えたことを特徴とする固体
撮像装置。 - 【請求項３】 請求項２記載の固体撮像装置において、
前記昇圧回路による昇圧電圧を基板電圧として用いたこ
とを特徴とする固体撮像装置。 - 【請求項４】 請求項２記載の固体撮像装置において、
前記昇圧回路を前記センサ部、前記電荷転送レジスタ及
び前記電荷検出部と同一の基板上に作製したことを特徴
とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15667694A JP3463357B2 (ja) | 1994-06-14 | 1994-06-14 | 昇圧回路及びこれを用いた固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15667694A JP3463357B2 (ja) | 1994-06-14 | 1994-06-14 | 昇圧回路及びこれを用いた固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH089257A true JPH089257A (ja) | 1996-01-12 |
| JP3463357B2 JP3463357B2 (ja) | 2003-11-05 |
Family
ID=15632887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15667694A Expired - Fee Related JP3463357B2 (ja) | 1994-06-14 | 1994-06-14 | 昇圧回路及びこれを用いた固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463357B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
| KR100404063B1 (ko) * | 2000-02-04 | 2003-11-03 | 산요덴키가부시키가이샤 | Ｃｃｄ 이미지 센서 구동 장치 |
| JP2016152670A (ja) * | 2015-02-17 | 2016-08-22 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
| JP2016152669A (ja) * | 2015-02-17 | 2016-08-22 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
-
1994
- 1994-06-14 JP JP15667694A patent/JP3463357B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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