KR100414862B1 - 스위칭회로및이것을사용한전하전송장치 - Google Patents

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Abstract

본 발명은 스위칭회로 및 이것을 사용한 전하전송장치에 관한 것이다. 신호 또는 신호의 직류성분을 홀드하는 수단과, 이 홀드수단을 구동하는 스위칭트랜지스터와를 구비한 스위칭회로에 있어서, 스위칭트랜지스터의 게이트에 하강에지를 정형하여 인가하는 구동펄스의 하강을 더욱 둔화시키는 다른 수단을 구비한다. 또한, 신호전하를 전송하는 전하전송부와, 전송된 신호전하를 전압으로 변환하는 전하전압변환부와, 이 전하전압변환부에 대하여 그 부유(浮遊)용량을 소정의 전위에 리셋하는 리셋펄스를 공급하는 드라이버와를 구비한 전하전송장치에 있어서, 드라이버에 하강에지를 정형하여 리셋펄스의 하강을 더욱 둔화시키는 다른 수단을 배설한다. 리셋을 오프할 때의 리셋펄스의 하강에지가 더욱 둔화되므로, 리셋드레인과 리셋게이트와의 사이의 기생(寄生)용량에 기인하는 용량결합에 의하여 플로팅디퓨전 또는 플로팅게이트의 전위가 변동하는 출력파형의 커플링부분을 저감할 수 있다.

Description

스위칭회로 및 이것을 사용한 전하전송장치
본 발명은 스위칭회로 및 이것을 출력회로의 일부로서 사용한 전하전송장치에 관한 것이다.
고체촬상장치, 예를 들면 CCD리니어센서의 구성을 제17도에, 전하전압변환부의 주변부의 구성을 제18도에 각각 나타낸다. 먼저, CCD리니어센서(170)는 입사광을 그 광량에 따른 전하량의 신호전하로 변환하여 축적하는 센서부(171)가 일련에 다수(예를 들면, 2000화소분) 배열되어 이루어지는 센서열(172)과, 이 센서열(172)의 각 센서부(171)에 축적된 신호전하를 독출하는 독출게이트부(173)와, 이 독출게이트부(173)에 의하여 독출된 신호전하를 1방향으로 전송하는 CCD로 이루어지는 전하전송레지스터(174)와를 가지는 구성으로 되어 있다. 그리고, 전하전송레지스터(174)의 종단(終端)에는, 전송되어 온 신호전하를 검출하여 전압으로 변환하는 전하전압변환부(175)가 배설되어 있다.
독출게이트부(173)는 단자(176)를 통하여 인가되는 독출게이트펄스 φROG에 의하여 독출구동된다. 전하전송레지스터(174)는 타이밍발생회로(177)에서 발생되어 드라이버(178)를 통하여 인가되는 2상의 구동펄스 φ1, φ2에 의하여 전송구동된다. 전하전압 변환부(175)는 마찬가지로, 타이밍발생회로(177)에서 발생되어 드라이버(178)를 통하여 인가되는 리셋펄스 φrs에 의하여 리셋된다. 타이밍발생회로(177)는 단자(179)를 통하여 입력되는 클록펄스 φCLK에 따라서 2상의 구동펄스 φ1, φ2나 리셋펄스 φrs 등의 각종의 타이밍신호를 발생한다. 전하전압변환부(175)의 출력전압 Vfd은 버퍼(180)를 거친 후 출력단자(181)를 통하여 CCD출력전압 Vout으로서 도출되고, AD콘버터(182)에 있어서 AD타이밍펄스에 따라서 디지탈신호로 변환된다.
제18도에 있어서, 전하전압변환부(175)는 일예로서, 전하전송레지스터(174)의 최종단(最終段)을 구성하는 N-형 불순물로 이루어지는 출력게이트(183)에 인접하여 형성된 N+형 불순물로 이루어지는 플로팅디퓨전(FD)(184)과, N형 불순물로 이루어지는 채널영역을 통하여 형성된 N+형 불순물로 이루어지는 리셋드레인(RD)(185)과, 채널영역의 위쪽에 배설된 리셋게이트(RG)(186)로 이루어지는 플로팅디퓨전앰프구성으로 되어 있고, 출력게이트부(183)로부터 플로팅디퓨전(184)에 전송된 신호전하를 전압 Vfd으로 변환하여 출력한다. 리셋드레인(185)에는, 소정의 전압 (예를 들면, 전원전압 Vdd)이 리셋드레인전압 Vrd으로서 인가되어 있다. 또, 리셋게이트(186)에는, 앞의 리셋펄스 φrs가 인가된다.
제19도에, 버퍼(180)에서 샘플홀드(S / H)를 행하지 않은 경우의 CCD출력전압 Vout의 일반적 출력파형을 나타낸다. 이 출력파형으로부터 명백한 바와 같이, 리셋게이트(186)에 인가된 리셋펄스 φrs가 오프될 때에, 리셋드레인(185)과 리셋게이트(186)와의 사이의 기생(寄生)용량에 기인하는 용량결합에 의하여 플로팅디퓨전(184)의 전위가 변동하는 이른바 φrs커플링을 볼 수 있다. 여기서, CCD출력전압 Vout의 진폭으로서, 1vp-p 있었다고 해도, φrs커플링이 0.5V이면, 이 커플링의 진폭의 불균일 (제조상의 불균일이나 사용환경의 불균일)을 고려하여 결국, 출력회로의 동작영역으로서 1.5V 이상 확보하지 않으면 안되게 된다. 이와 같은 관점으로부터, φrs커플링을 저감하는 것은 출력회로의 설계를 쉽게 하는데에 중요하다.
제20도에, 버퍼(180)에서 샘플홀드를 행한 경우의 CCD출력전압 Vout의 출력파형을 나타낸다. 샘플홀드하여 버리면, CCD출력전압 Vout의 전체의 진폭도 작아지지만, 제18도의 회로도로부터 명백한 바와 같이, 샘플홀드회로(186)의 전단(前段)의 회로부분 (본 예에서는, 소스폴로어 2단)(187)의 설계는 φrs커플링을 포함하여 생각할 필요가 있다. 또한, 노이즈제거를 위하여 CDS (상관(相關)2중 샘플링) 등을 행하려고 하면, 샘플홀드이전에 행할 필요가 있으므로, 샘플홀드회로(186) 이전의 회로구성이 복잡하게 되어 버린다. 복잡한 회로이면 일수록, 동작영역을 크게 설계하는 것이 곤란하게 된다.
또, φrs커플링의 또 하나의 문제점으로서 노이즈의 문제가 있다. CCD출력전압 Vout에 있어서의 노이즈의 하나에, 넓은 의미에서의 리셋노이즈라고 칭하는 랜덤노이즈가 있다. 이 리셋노이즈에는, 저항잡음인 협의의 리셋노이즈나, 리셋게이트(186)가 오프될 때에 게이트 아래의 전하가 플로팅디퓨전측으로 분배되는 것에 의한 분배노이즈나, 용량결합에 의한 φrs커플링의 불균일의 커플링노이즈 등이 있다. 여기서, 리셋펄스 φrs에 의존하는 것이 분배노이즈와 커플링노이즈이다.
분배노이즈는 리셋게이트부분의 트랜지스터 (플로팅디퓨전(184), 리셋드레인(185), 리셋게이트(186)로 이루어지는 MOS트랜지스터)가 오프될 때(직후)의 채널상의 전하의 분배나 드레인에의 전송시간의 문제 등이 있다. 이것은 이 MOS트랜지스터의 상호콘덕턴스 gm가 충분히 높으면, 오프되는 스피드에 의존하고, 스피드가 빠르면 이 노이즈가 커진다. 이 스피드는 φrs커플링의 진폭을 리셋펄스 φrs의 하강시간으로 나눈 값으로 결정된다.
다음에, 커플링노이즈이지만, 이것은 통상 전원전압 Vdd이 공급되는 리셋드레인(185)에의 배선 등에 의한 임피던스나 리셋게이트부분의 MOS트랜지스터가 영향을 주어, 리셋펄스 φrs의 하강스피드의존성을 가지는 것이다. 더 구체적으로는, 임피던스가 높으면, 리셋드레인(185)과 리셋게이트(186)와의 사이의 기생용량에 의하여 커플링이 커져서, 노이즈로서도 커진다. 역으로, 리셋펄스 φrs의 하강스피드가 느리면, 임피던스 및 리셋게이트부분의 MOS트랜지스터의 영향으로 커플링이 작아진다. 이 커플링 그 자체를 작게 하는 것은 전술한 바와 같이, 설계상/성능상 의의가 있는 것이다.
종래, 이 커플링을 저감하기 위하여, 다음에 설명하는 방책이 채용되고 있었다. 먼저, 제21도는 기본적 φrs드라이버의 회로도이다. 이 φrs드라이버는 전원 Vdd과 접지 사이에 접속된 P-MOS트랜지스터 M1와 N-MOS트랜지스터 M2로 이루어지는 1단째의 C-MOS인버터(211)와, 마찬가지로 전원 Vdd과 접지 사이에 접속된 P-MOS트랜지스터 M3와 N-MOS트랜지스터 M4로 이루어지는 2단째의 C-MOS인버터(212)와, 출력라인(213)과 접지 사이에 접속된 부하용량 CL으로 구성되어 있다. 이러한 구성의 φrs드라이버에 대하여, 종래는 커플링을 저감하기 위하여, 제22도에 나타낸 바와 같이, 2단째의 C-MOS인버터(212)를 구성하는 N-MOS트랜지스터 M4의 소스를 전원 Vcc에 접속한 구성을 채용하고 있었다. 그리고, 이 전원 Vcc의 전원전압은 전원 Vdd의 전원전압과 접지레벨과의 사이의 전압이다.
제23A도 및 제23B도에, 제21도 및 제22도의 각 회로예 1, 2에서의 리셋펄스 φrs 및 CCD출력 Vout의 각 파형을 나타낸다. 또, 제23A도 및 제23B도의 시각 t1, t2 t3에서의 플로팅디퓨전(FD) 부근의 단면포텐셜을 제24도에 나타낸다. 제22도의 회로예 2에 의하면, 제23A도에 1점쇄선으로 나타낸 바와 같이, 리셋펄스 φrs의 로레벨을 제21도의 회로예 1의 경우보다 높게 설정함으로써, 리셋펄스 φrs 그 자체의 진폭을 작게 할 수 있으므로, 제23B도로부터 명백한 바와 같이, 그 만큼 플로팅디퓨전의 출력 Vfd에의 커플링을 저감할 수 있다. 그러나, 리셋펄스 φrs의 진폭을 너무 작게 하면, 플로팅디퓨전의 다이나믹레인지를 충분히 확보할 수 없게 되므로, 전술한 종래 기술에서는, 리셋펄스 φrs의 진폭을 어느 정도까지밖에 작게 할 수 없으므로, 커플링의 저감에도 한계가 있었다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적으로 하는 바는 출력파형에서의 불필요한 커플링부분을 확실하게 저감할 수 있는 스위칭회로 및 이것을 사용한 전하전송장치를 제공하는 것에 있다.
본 발명의 하나의 양태에 따르면, 신호 또는 신호의 직류성분을 홀드하는 홀드수단과, 이 홀드수단을 구동하는 스위칭트랜지스터와를 구비한 스위칭회로에 있어서, 스위칭트랜지스터를 오프할 때에 그 게이트에 인가하는 구동펄스의 하강을 둔화시키는, 즉하강에지를 정형하여 구동펄스의 하강을 더욱 둔화시키는 수단을 구비하는 구성으로 되어 있다.
또, 본 발명의 다른 양태에 따르면, 신호전하를 전송하는 전하전송부와, 이 전하전송부에 의하여 전송된 신호전하를 전압으로 변환하는 전하전압변화부와, 이 전하전압변환부에 대하여 그 부유(浮遊)용량을 소정의 전위에 리셋하는 트랜지스터와, 이 트랜지스터에 리셋펄스를 공급하는 드라이버와를 구비한 전하전송장치에 있어서, 드라이버는 트랜지스터를 오프할 때에 리셋펄스의 하강을 둔화시키는, 즉 하강에지를 정형하여 리셋펄스의 하강을 더욱 둔화시키는 수단을 가지는 구성으로 되어 있다.
상기 구성의 스위칭회로에 있어서, 스위칭트랜지스터에 구동펄스가 인가되면, 신호 또는 신호의 직류성분을 홀드하는 홀드수단은 소정의 전위에 리셋 또는 소정의 전위에 클램프된다. 그리고, 스위칭트랜지스터를 오프할 때에, 구동펄스의 하강이 둔화되어 있으므로, 용량결합에 의한 커플링이 저감된다.
상기 구성의 전하전송장치에 있어서, 전하전압변환부에 리셋펄스가 인가됨으로써, 플로팅디퓨전 또는 플로팅게이트가 소정의 전위에 리셋된다. 그리고, 리셋을 오프할 때의 리셋펄스의 하강이 둔화되어 있으므로, 리셋드레인과 리셋게이트와의 사이의 기생용량에 기인하는 용량결합에 의하여 플로팅디퓨전 또는 플로팅게이트의 전위가 변동하는 커플링이 저감된다.
다음에, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다.
제1도는 본 발명의 제1의 실시예를 나타낸 회로도이다. 제1도에 있어서, P-MOS트랜지스터 Q11 및 N-MOS트랜지스터 Q12는 게이트끼리 및 드레인끼리가 각각 공통으로 접속되어 있으며, P-MOS트랜지스터 Q11의 소스가 전원 Vdd에 접속되고, N-MOS트랜지스터 Q12의 소스가 접지됨으로써 1단째의 C-MOS인버터(11)를 구성하고 있다. P-MOS트랜지스터 Q11 및 N-MOS트랜지스터 Q12의 게이트공통접속점 N11은 신호선 L11을 통하여 타이밍발생회로(20)의 출력단(出力端)에 접속되어 있다.
P-MOS트랜지스터 Q13 및 N-MOS트랜지스터 Q14는 게이트끼리 및 드레인끼리가 각각 공통으로 접속되어 있으며, P-MOS트랜지스터 Q13의 소스가 전원 Vdd에 접속되고, N-MOS트랜지스터 Q14의 소스가 저항 R을 통하여 접지됨으로써 2단째의 C-MOS인버터(12)를 구성하고 있다. P-MOS트랜지스터 Q13 및 N-MOS트랜지스터 Q14의 게이트공통 접속점 N13은 P-MOS트랜지스터 Q11 및 N-MOS트랜지스터 Q12와 드레인공통접속점 N12에 신호선 L12을 통하여 접속되어 있다. P-MOS트랜지스터 Q13 및 N-MOS트랜지스터 Q14의 드레인공통접속점 N14은 신호선 L13을 통하여 출력단자(13)에 접속되어 있다. 신호선 L13과 접지 사이에는, 부하용량 CL이 접속되어 있다.
제2도는 상기 구성의 제1의 실시예에 관한 스위칭회로의 적용예를 나타낸 구성도이다. 이 적용예에서는, 제1의 실시예에 관한 스위칭회로가 CCD리니어센서나 CCD에리어센서 등의 고체촬상장치에 있어서의 전하전송레지스터나 CCD지연소자 등의 전하전송장치(100)에 있어서, 예를 들면 플로팅디퓨전앰프구성의 전하전압변환부의 리셋게이트를 구동하기 위한 φrs드라이버(10)로서 사용한 경우를 나타내고 있다. 그리고, 신호전하를 전압으로 변환하는 전하전압변환부로서는, 플로팅디퓨전앰프구성의 것에 한정되는 것이 아니고, 플로팅게이트구성의 것 등이라도 된다.
제2도에 있어서, 전하전압변환부(30)는 전하전송부의 최종단을 구성하는 N-형 불순물로 이루어지는 출력게이트부(31)에 인접하여 형성된 N+형 불순물로 이루어지는 플로팅디퓨전(32)과, N형 불순물로 이루어지는 채널영역을 통하여 형성된 N+형 불순물로 이루어지는 리셋드레인(33)과, 채널영역의 위쪽에 배설된 리셋게이트(34)로 이루어지는 스위칭트랜지스터 (MOS트랜지스터)구성으로 되어 있으며, 출력게이트부(31)로부터 플로팅디퓨전(32)에 전송된 신호전하를 전압 Vfd으로 변환하여 출력한다. 플로팅디퓨전(32)의 용량 (부유용량)이 제1도의 부하용량 CL으로 된다. 리셋드레인(33)에는, 소정의 전압 (예를 들면, 전원전압 Vdd)이 리셋드레인전압 Vrd으로서 인가되어 있다. 또, 리셋게이트(34)에는, φrs드라이버(10)로부터 리셋펄스 φrs가 인가된다.
전술한 바와 같이, 전하전압변환부(30)의 리셋게이트(34)를 구동하는 φrs드라이버(10)에 있어서, 2단째의 C-MOS인버터(12)의 N-MOS트랜지스터 Q14의 소스와 접지 사이에 저항 R을 접속함으로써, 제3A도에 실선으로 나타낸 바와 같이, 리셋게이트(34)에 인가하는 리셋펄스 φrs의 하강시간을 크게 하여, 그 하강을 둔화시킬 수 있다. 이로써, 리셋펄스 φrs의 하강에 있어서, 고주파성분을 없앨 수 있으므로, 제3b도로부터 명백한 바와 같이, 리셋펄스 φrs의 하강시의 리셋드레인(33)과 리셋게이트(34)와의 사이의 기생용량에 기인하는 용량결합에 의한 커플링을 저감할 수 있다. 즉, 저항 R을 1개 추가하는 것만의 매우 간단한 회로구성으로, 플로팅디퓨전(32)의 출력 Vfd에의 커플링의 저감효과가 얻어진다.
제4도에, 플로팅디퓨전부분의 단면포텐셜을 나타낸다. 이 도면에 있어서, 리셋게이트(34)의 아래의 포텐셜중, 1점쇄선으로 나타낸 포텐셜선이 리셋게이트(34)의 온/오프의 스레시홀드레벨이다. 실제로는, 커플링에서 조금 더 높은 포텐셜이 스레시홀드레벨에 상당하지만, 여기서는 간단하게 하기 위하여, 리셋드레인전압 Vrd과 동전위를 스레시홀드레벨로 하여 설명을 진행한다. 포텐셜이 이 Vrd레벨로 될 때의 리셋게이트전압이 스레시홀드레벨 Vth로 되고, 제3A도의 리셋펄스 φrs의 파형을 가로지르는 점선에 상당한다. 따라서, 이 리셋펄스 φrs의 파형에 있어서, Vth레벨과 교차할 때의 기울기가 노이즈에 관계하는 중요한 하강스피드부분이다.
제5도는 제1의 실시예의 변형예를 나타낸 회로도이고, 도면중 제1도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 이 변형예에서는, 2단째의 C-MOS인버터(12)의 N-MOS트랜지스터 Q14의 드레인과 신호선 L13과의 사이에 저항 R을 접속한 구성으로 되어 있다. 이 변형예의 경우에도, 저항 R이 N-MOS트랜지스터 Q14에 대하여 직렬로 접속된 것이므로, 제1의 실시예의 경우와 마찬가지로, 리셋펄스 φrs의 하강시간을 크게 할 수 있으므로, 플로팅디퓨전(32)의 출력 Vfd에의 커플링을 저감할 수 있게 된다.
제6도는 제1의 실시예의 다른 변형예를 나타낸 회로도이고, 도면중 제1도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 이 변형예에서는, 2단째의 C-MOS인버터(12)의 드레인공통접속점 N14과 부하용량 CL과의 사이에 저항 R을 접속한 구성으로 되어 있다. 이 변형예의 경우에는, 리셋펄스 φrs의 하강시간뿐만 아니고, 상승시간도 커지지만, 커플링이 발생하는 것은 리셋펄스 φrs의 하강시키므로, 상승시간이 커졌다고 해도, 지장없이 플로팅디퓨전(32)의 출력 Vfd에의 커플링을 저감할 수 있게 된다.
그리고, 전술한 제1의 실시예 및 그 변형예에서는, 저항 R을 추가함으로써 리싯펄스 φrs의 하강을 둔화시키는 구성으로 하였으나, 2단째의 C-MOS인버터(12)의 N-MOS트랜지스터 Q14의 소스측의 전위를 접지레벨이 아니고, 접지레벨보다 높고 또한 전원 Vdd의 전압레벨보다 낮은 전위레벨 Vcc에 설정함으로써 리셋펄스 φrs 그 자체의 진폭을 작게 하는 기술과의 조합으로 사용함으로써, φrs커플링을 보다 저감할 수 있게 된다.
제7도는 본 발명의 제2의 실시예를 나타낸 회로도이고, 도면중 제l도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 제7도에 있어서, P-MOS트랜지스터 Q11 및 N-MOS트랜지스터 Q12는 게이트끼리 및 드레인끼리가 각각 공통으로 접속되어 있으며, P-MOS트랜지스터 Q11의 소스가 전원 Vdd에 접속되고, N-MOS트랜지스터 Q12의 소스가 접지됨으로써 1단째의 C-MOS인버터(11)를 구성하고 있다. P-MOS트랜지스터 Q11 및 N-MOS트랜지스터 Q12의 게이트공통접속점 N11은 신호선 L11을 통하여 타이밍발생회로(20)의 출력단에 접속되어 있다.
P-MOS트랜지스터 Q13 및 N-MOS트랜지스터 Q14는 게이트끼리 및 드레인끼리가 각각 공통으로 접속되어 있으며, P-MOS트랜지스터 Q13의 소스가 전원 Vdd에 접속되고, N-MOS트랜지스터 Q14의 소스가 N-MOS트랜지스터 Q15를 통하여 접지됨으로써 2단째의 C-MOS인버터(12)를 구성하고 있다. N-MOS트랜지스터 Q15의 게이트는 전원 Vdd과 접지사이에 직렬로 접속된 저항 R1, R2의 공통접속점 N15에 접속되어 있다. 즉, N-MOS트랜지스터 Q15의 게이트에는, 전원 Vdd의 전압을 자항 R1, R2의 저항비로 분압하여 얻어지는 소정의 전압이 인가되어 있다. N-MOS트랜지스터 Q15 및 저항 R1, R2은 다른 회로소자와 동일한 기판상에 제작된다(온칩).
2단째의 C-MOS인버터(12)에 있어서, P-MOS트랜지스터 Q13 및 N-MOS트랜지스터 Q14의 게이트공통접속점 N13은 P-MOS트랜지스터 Q11 및 N-MOS트랜지스터 Q12의 드레인공통접속점 N12에 신호선 L12을 통하여 접속되어 있다. P-MOS트랜지스터 Q13 및 N-MOS트랜지스터 Q14의 드레인공통접속점 N14은 신호선 L13을 통하여 출력단자(13)에 접속되어 있다. 신호선 L13과 접지 사이에는, 부하용량 CL이 접속되어 있다.
상기 구성의 제2의 실시예에 관한 스위칭회로는 제1의 실시예의 경우와 마찬가지로, CCD리니어센서나 CCD에리어센서 등의 고체촬상장치에 있어서의 전하전송레지스터나 CCD지연소자 등의 전하전송장치(100)에 있어서, 예를 들면 플로팅디퓨전앰프구성의 전하전압변환부의 리셋게이트를 구동하기 위한 φrs드라이버(10)로서 사용된다. 그 적용예의 구성을 제8도에 나타낸다. 전하전압변환부(30)이 구성은 제2도의 경우와 전혀 동일하다. 전하전압변환부(30)로서는, 플로팅디퓨전앰프구성의 것에 한정되는 것은 아니고, 플로팅게이트구성의 것 등이라도 된다.
전술한 바와 같이, 전하전압변환부(30)의 리셋게이트(34)를 구동하는 φrs드라이버(10)에 있어서, 2단째의 C-MOS인버터(12)의 N-MOS트랜지스터 Q14의 소스와 접지 사이에 N-MOS트랜지스터 Q15를 접속하고, 그 게이트에 소정의 전위를 인가하도록 함으로써, N-MOS트랜지스터 Q15가 정전류원(定電流源)으로서 동작하게 되므로, 제9A도에 실선으로 나타낸 바와 같이, 리셋펄스 φrs의 하강측의 시간만을 콘트롤할 수 있고, 또한 리니어로 하강할 수 있다.
이와 같이, 리셋펄스 φrs의 하강을 둔화시킴으로써, 제9B도로부터 명백한 바와 같이, 리셋펄스 φrs의 하강시(오프시)에 있어서, 리셋드레인(33)과 리셋게이트(34)와의 사이의 기생용량에 기인하는 용량결합에 의한 커플링을 저감할 수 있고, 또한 스레시홀드레벨 Vth에 변동이 있어도, 리셋펄스 φrs의 하강의 기울기가 일정하므로, Vth변동에 의하여 커플링 및 노이즈가 변하는 일은 없다.
그리고, CCD출력파형에 있어서의 리셋펄스 φrs의 커플링부분이 감소하는 것으로, 신호레벨(동작점)을 용이하게 판단할 수 있으므로, 플로팅디퓨전(32)의후단(後段)에 접속되는 출력회로의 설계를 간단하게 할 수 있게 된다. 또, N-MOS트랜지스터 Q15의 게이트전압을 변화시키거나, N-MOS트랜지스터 Q15의 채널길이나 채널폭을 변화시킴으로써, 리셋펄스 φrs의 하강에 있어서, 원하는 하강스피드를 설정할 수 있다.
제10도는, 예를 들면 오토포커스의 모니터센서(노광센서)로서 사용되는 다이오드센서의 리셋구동에 적용된 제2의 실시예의 적용예를 나타낸 구성도이고, 도면중, 제8도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 제10도에 있어서, 다이오드센서(40)는 P-형 불순물영역(41)의 표면측에 형성된 N+형 불순물영역(42)과, 이 N+형 불순물영역(42)의 옆에 N형 불순물영역(43)을 사이에 두고 형성된 N+형 불순물영역(44)과, N형 불순물영역(43)의 위쪽에 배설된 리셋게이트(45)로 이루어지고, N+형 불순물영역(44)이 전원 Vdd에 접속되고, 리셋게이트(45)에 리셋펄스 φSRS가 인가되는 일종의 스위칭트랜지스터(MOS트랜지스터)구성으로 되어 있다.
이와 같이, 다이오드센서(40)를 리셋구동하는 φSRS드라이버(50)에 제2의 실시예에 관한 스위칭회로를 적용함으로써, 제11도에 나타낸 바와 같이, 리셋펄스 φSRS의 하강시간을 크게, 또한 리니어로 하강시킬 수 있으므로, 리셋펄스 4SRS의 하강시(오프시)에 있어서, N+형 불순물영역(44)과 리셋게이트(45)와의 사이의 기생용량에 기인하는 용량결합에 의한 커플링을 저감할 수 있고, 또한 스레시홀드레벨 Vth에 변동이 있어도, 리셋펄스 φSRs의 하강의 기울기가 일정하므로, Vth변동에 의하여 커플링 및 노이즈가 변하는 일은 없다.
제12도는 샘플홀드회로의 샘플링구동에 적용된 제2의 실시예의 적용예를 나타낸 구성도이고, 도면중 제8도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 제12도에 있어서, 샘플홀드회로(60)는 2단의 소스폴로어로 이루어지는 전단의 버퍼(61)와, 1단의 소스폴로어로 이루어지는 후단의 버퍼(62)와, 버퍼(61)의 출력단에 드레인이 접속되고 또한 버퍼(62)의 입력단에 소스가 접속된 스위칭트랜지스터인 홀드트랜지스터 (N-MOS트랜지스터)(63)와, 이 홀드트랜지스터(63)의 소스와 접지 사이에 접속된 홀드용량(64)으로 이루어지고, 홀드트랜지스터(63)의 게이트에 샘플홀드펄스 φSH가 인가됨으로써, 입력신호 Vin의 피크치를 홀드하는 회로구성으로 되어 있다.
이와 같이, 샘플홀드회로(60)를 샘플링구동하는 φSH드라이버(70)에 제2의 실시예에 관한 스위칭회로를 적용함으로써, 샘플홀드펄스 φSH의 하강시간을 크게, 또한 리니어로 하강시킬 수 있으므로, 샘플홀드펄스 φSH의 하강시에 있어서의 커플링을 저감할 수 있고, S/H커플링이 적은 출력파형을 얻을 수 있다. 따라서, 이 샘플홀드회로(60)를 예를 들면 제17도에 나타낸 CCD리니어센서(170)의 출력회로의 일부로서 사용함으로써, 후단의 신호처리, 예를 들면 AD콘버터(182)(제17도 참조)의 타이밍을 정확하게 맞출 필요가 없어지므로, 설계가 쉬워진다.
제13도는 클램프회로의 클램프구동에 적용된 제2의 실시예의 적용예를 나타낸 구성도이고, 도면중, 제8도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 제13도에 있어서, 클램프회로(80)는 2단의 소스폴로어로 이루어지는 전단의 버퍼(81)와, 1단의 소스폴로어로 이루어지는 후단의 버퍼(82)와, 버퍼(81)의 출력단에 일단이 접속되고 또한 버퍼(82)의 입력단에 타단이 접속된 클램프용량(83)과,기준전위 Vref가 인가되는 단자(84)에 드레인이 접속되고 또한 클램프용량(83)의 타단에 소스가 접속된 스위칭트랜지스터인 클램프트랜지스터(N-MOS트랜지스터)(85)로 이루어지고, 클램프트랜지스터(85)의 게이트에 클램프펄스 φCLP가 인가됨으로써, 입력신호 Vin의 직류성분을 기준전위 Vref에 클램프하는 회로구성으로 되어 있다.
이와 같이, 클램프회로(80)를 클램프구동하는 φCLP드라이버(90)에 제2의 실시예에 관한 스위칭회로를 적용함으로써, 클램프펄스 φCLP의 하강시간을 크게, 또한 리니어로 하강시킬 수 있으므로, 클램프펄스 φCLP의 하강시에 있어서의 커플링을 저감할 수 있다. 따라서, 클램프했을 때의 직류성분의 기준전위 Vref로부터의 어긋남이 작아지므로, 후단의 신호처리를 위한 회로의 설계가 쉬워진다.
그리고, 전술한 제2의 실시예 및 그 적용예에서는, 2단째의 C-MOS인버터(12)의 N-MOS트랜지스터 Q14의 소스와 접지 사이에 N-MOS트랜지스터 Q15를 추가하고, 이 N-MOS트랜지스터 Q15의 게이트에 소정의 전위를 인가함으로써 리셋펄스 φrs의 하강을 둔화시키는 구성으로 하였으나, N-MOS트랜지스터 Q15의 소스측의 전위를 접지레벨이 아니고, 접지레벨보다 높고 또한 전원 Vdd의 전압레벨보다 낮은 전위레벨 Vcc에 설정함으로써 리셋펄스 φrs, φSRS, 샘플홀드펄스 φSH 또는 클램프펄스 4CLP 그 자체의 진폭을 작게 하는 기술과의 조합으로 사용함으로써, 커플링을 보다 저감할 수 있게 된다.
또, 제2의 실시예에서는, 추가한 N-MOS트랜지스터 Q15에 게이트전압을 부여하는 저항 R1, R2을 온칩화하는 것으로 하였으나, 제14도에 나타낸 바와 같이, N-MOS트랜지스터 Q15의 게이트단자(14)를 배설하고, 이 게이트단자(14)를 통하여 N-MOS트랜지스터 Q15에 게이트전압 Vg을 부여하도록 함으로써, 리셋펄스 φrs의 하강시간을 외부로부터 콘트롤하는 것이 가능하게 된다. 저항 R1, R2을 가변저항으로 하여 외부에 배설하도록 해도, 리셋펄스 φrs의 하강시간을 외부로부터 콘트롤하는 것이 가능하다.
제15도는 제2의 실시예의 다른 변형예를 나타낸 회로도이고, 도면중, 제7도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 이 변형예에서는, 2단째의 C-MOS인버터(12)의 N-MOS트랜지스터 Q14의 소스와 접지 사이에 접속하는 N-MOS트랜지스터 Q15'로서, 디플렉션형의 MOS트랜지스터를 사용한 구성으로 되어 있다. 디플렉션형 MOS트랜지스터는 게이트에 전압을 가하지 않아도 드레인전류가 흐르는 타입의 MOS트랜지스터이다. 따라서, N-MOS트랜지스터 Q15'의 게이트를 접지레벨로 하면 되므로, 게이트전압을 발생하기 위한 전용의 수단을 배설할 필요가 없고, 또한 전원 Vdd의 전압변동이 생겨도, 리셋펄스 φrs의 하강시간이 그 변동의 영향을 받는 일도 없다.
제16도는 제2의 실시예의 또 다른 변형예를 나타낸 회로도이고, 도면중, 제7도와 동등부분에는 동일부호를 붙여서 나타내고 있다. 이 변형예에서는, 2단째의 C-MOS인버터(12)의 P-NOS트랜지스터 Q13의 소스와 전원 Vdd과의 사이에 P-MOS트랜지스터 Q16를 접속하고, 그 게이트전압으로서 저항 R1, R2에 의한 분압전압을 부여하는 구성으로 되어 있다. 이것에 의하면, 리샛펄스 φrs의 상승시간만을 크게 설정할 수 있으므로, 그 구동대상의 트랜지스터가 P-MOS트랜지스터의 경우에 적용함으로써, φrs커플링을 저감할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 신호 또는 신호의 직류성분을 홀드하는 홀드수단과, 이 홀드수단을 구동하는 스위칭트랜지스터와를 구비한 스위칭회로에 있어서, 스위칭트랜지스터의 게이트에 인가하는 구동펄스의 하강을 둔화시키도록 하였으므로, 용량결합에 의한 커플링을 저감할 수 있게 된다.
이상, 본 발명에 대하여 몇가지 바람직한 실시예에 따라서 설명하였으나, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 7 이 기술분야에 숙련된 사람은 본 발명의 사상을 일탈하지 않고 여러가지 변형 및 변경을 가할 수 있다는 것을 알 수 있을 것이다.
따라서, 본 발명의 범위는 다음의 특허청구의 범위에 의하여 정의된다.
제1도는 본 발명의 제1의 실시예를 나타낸 회로도.
제2도는 제1의 실시예의 적용예를 나타낸 구성도.
제3A도 및 제3B도는 제1의 실시예에 관한 파형도.
제4도는 플로팅디퓨전부분의 단면포텐셜도.
제5도는 제1의 실시예의 변형예를 나타낸 회로도.
제6도는 제1의 실시예의 다른 변형예를 나타낸 회로도.
제7도는 본 발명의 제2의 실시예를 나타낸 회로도.
제8도는 제2의 실시예의 적용예 1을 나타낸 구성도.
제9A도 및 제9B도는 제8도의 적용예 1에 관한 파형도.
제10도는 제2의 실시예의 적용예 2를 나타낸 구성도.
제11도는 제10도의 적용예 2에 관한 파형도.
제12도는 제2의 실시예의 적용예 3을 나타낸 회로도.
제13도는 제2의 실시예의 적용예 4를 나타낸 회로도.
제14도는 제2의 실시예의 변형예 1을 나타낸 회로도.
제15도는 제2의 실시예의 변형예 2를 나타낸 회로도.
제16도는 제2의 실시예의 변형예 3을 나타낸 회로도.
제17도는 CCD리니어센서의 구성도.
제18도는 전하전압변환부의 주변부의 구성도.
제19도는 샘플홀드가 없는 경우의 CCD출력의 파형도.
제20도는 샘플홀드가 있는 경우의 CCD출력의 파형도.
제21도는 종래의 회로예 1의 회로도.
제22도는 종래의 회로예 2의 회로도.
제23A도 및 제23B도는 종래예에 관한 파형도.
제24도는 플로팅디퓨전부근의 단면포텐셜도.
* 도면의 주요부분에 대한 부호의 설명
(10) φrs드라이버, (11) : 1단째의 c-MOS인버터, (12) : 2단째의 c-MOS인버터, (20) : 타이밍발생회로, (30) : 전하전압변환부, (32) : 플로팅디퓨전(FD), (33) : 리셋드레인(RD), (34) : 리셋게이트(RG), (40) : 다이오드센서, (50) : φSRS드라이버, (60) : 샘플홀드회로, (63) : 홀드트랜지스터, (64) : 홀드용량, (70) : φSH드라이버, (80) : 클램프회로, (83) : 클램프용량, (85) : 클램프트랜지스터, (90) : φCLP드라이버, (100) : 전하전송장치.

Claims (10)

  1. 신호 또는 상기 신호의 직류 성분을 유지하는 유지 수단,
    상기 유지 수단을 구동하는 스위칭 트랜지스터, 그리고
    소스가 다른 트랜지스터를 통하여 접지에 연결되는 N-MOS 트랜지스터와 소스가 전원에 연결되는 P-MOS 트랜지스터를 포함하는 C-MOS 인버터
    를 포함하며,
    상기 C-MOS 인버터의 드레인 노드는 상기 스위칭 트랜지스터의 게이트에 연결되고,
    상기 다른 트랜지스터의 게이트는 저항을 통하여 상기 전원에 연결되는 스위칭 회로.
  2. 제1항에서,
    드레인 노드가 상기 C-MOS 인버터의 게이트 노드에 연결되어 있는 다른 C-MOS 인버터를 더 포함하는 스위칭 회로.
  3. 신호 또는 상기 신호의 직류 성분을 유지하는 유지 수단,
    상기 유지 수단을 구동하는 스위칭 트랜지스터, 그리고
    소스가 접지에 연결되는 N-MOS 트랜지스터와 소스가 다른 트랜지스터를 통하여 전원에 연결되는 P-MOS 트랜지스터를 포함하는 C-MOS 인버터
    를 포함하며,
    상기 C-MOS 인버터의 드레인 노드는 상기 스위칭 트랜지스터에 연결되고,
    상기 다른 트랜지스터의 게이트는 저항을 통하여 상기 전원에 연결되는 스위칭 회로.
  4. 제13항에서,
    드레인 노드가 상기 C-MOS 인버터의 게이트 노드에 연결되어 있는 다른 C-MOS 인버터를 더 포함하는 스위칭 회로.
  5. 신호 전하를 전송하는 전하 전송부,
    상기 전하 전송부에 의하여 전송된 신호 전하를 전압으로 변환하는 전하 전압 변환부,
    상기 전하 전압 변환부의 용량을 소정 전위로 리셋하는 스위칭 트랜지스터, 그리고
    상기 스위칭 트랜지스터에 리셋 펄스를 공급하며, C-MOS 인버터를 포함하는 드라이버
    를 포함하며,
    상기 C-MOS 인버터는 소스가 다른 트랜지스터를 통하여 접지에 연결되는 N-MOS 트랜지스터와 소스가 전원에 연결되는 P-MOS 트랜지스터를 포함하며,
    상기 C-MOS 인버터의 드레인 노드는 상기 스위칭 트랜지스터의 게이트에 연결되고,
    상기 다른 트랜지스터의 게이트는 저항을 통하여 상기 전원에 연결되는 전하 전송 장치.
  6. 제5항에서,
    드레인 노드가 상기 C-MOS 인버터의 게이트 노드에 연결되어 있는 다른 C-MOS 인버터를 더 포함하는 전하 전송 장치.
  7. 신호 전하를 전송하는 전하 전송부,
    상기 전하 전송부에 의하여 전송된 신호 전하를 전압으로 변환하는 전하 전압 변환부,
    상기 전하 전압 변환부의 용량을 소정 전위로 리셋하는 스위칭 트랜지스터, 그리고
    상기 스위칭 트랜지스터에 리셋 펄스를 공급하며, C-MOS 인버터를 포함하는 드라이버
    를 포함하며,
    상기 C-MOS 인버터는 소스가 접지에 연결되는 N-MOS 트랜지스터와 소스가 다른 트랜지스터를 통하여 전원에 연결되는 P-MOS 트랜지스터를 포함하며,
    상기 C-MOS 인버터의 드레인 노드는 상기 스위칭 트랜지스터에 연결되고,
    상기 다른 트랜지스터의 게이트는 저항을 통하여 상기 전원에 연결되는 전하전송 장치.
  8. 제7항에서,
    드레인 노드가 상기 C-MOS 인버터의 게이트 노드에 연결되어 있는 다른 C-MOS 인버터를 더 포함하는 전하 전송 장치.
  9. 신호 전하를 전송하는 전하 전송부, 상기 전하 전송부에 의하여 전송된 신호 전하를 전압으로 변환하는 전하 전압 변환부, 상기 전하 전압 변환부의 용량을 소정 전위로 리셋하는 스위칭 트랜지스터, 그리고 상기 스위칭 트랜지스터에 리셋 펄스를 공급하고 C-MOS 인버터를 포함하는 드라이버를 포함하며, 상기 C-MOS 인버터는 소스가 다른 트랜지스터를 통하여 접지에 연결되는 N-MOS 트랜지스터와 소스가 전원에 연결되는 P-MOS 트랜지스터를 포함하고, 상기 C-MOS 인버터의 드레인 노드는 상기 스위칭 트랜지스터의 게이트에 연결되며, 상기 다른 트랜지스터의 게이트는 저항을 통하여 상기 전원에 연결되는 전하 전송 장치의 구동 방법으로서,
    파형 정형 수단을 구동하여 상기 리셋 펄스의 파형을 정형함으로써, 상기 리셋 펄스의 하강을 둔화시키는 단계,
    상기 파형 정형된 리셋 펄스를 상기 스위칭 트랜지스터에 공급하는 단계, 그리고
    상기 전하 전압 변환부의 용량을 상기 소정 전위로 리셋하는 단계
    를 포함하는 전하 전송 장치의 구동 방법.
  10. 신호 전하를 전송하는 전하 전송부, 상기 전하 전송부에 의하여 전송된 신호 전하를 전압으로 변환하는 전하 전압 변환부, 상기 전하 전압 변환부의 용량을 소정 전위로 리셋하는 스위칭 트랜지스터, 그리고 상기 스위칭 트랜지스터에 리셋 펄스를 공급하고 C-MOS 인버터를 포함하는 드라이버를 포함하며, 상기 C-MOS 인버터는 소스가 접지에 연결되는 N-MOS 트랜지스터와 소스가 다른 트랜지스터를 통하여 전원에 연결되는 P-MOS 트랜지스터를 포함하고, 상기 C-MOS 인버터의 드레인 노드는 상기 스위칭 트랜지스터의 게이트에 연결되며, 상기 다른 트랜지스터의 게이트는 저항을 통하여 상기 전원에 연결되는 전하 전송 장치의 구동 방법으로서,
    파형 정형 수단을 구동하여 상기 리셋 펄스의 파형을 정형함으로써, 상기 리셋 펄스의 하강을 둔화시키는 단계,
    상기 파형 정형된 리셋 펄스를 상기 스위칭 트랜지스터에 공급하는 단계, 그리고
    상기 전하 전압 변환부의 용량을 상기 소정 전위로 리셋하는 단계
    를 포함하는 전하 전송 장치의 구동 방법.
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* Cited by examiner, † Cited by third party
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US4424456A (en) * 1979-12-26 1984-01-03 Tokyo Shibaura Denki Kabushiki Kaisha Driver circuit for charge coupled device

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