JPH10322209A - フィルタ装置 - Google Patents

Abstract

(57)【要約】 【課題】 安価で精度の高いフィルタ装置を提供する。 【解決手段】 入力端子１，２のアナログ信号を、ＤＡ
変換器２４，コンパレータ４７，Ｕ／Ｄカウンタ２２，
２３等から構成されるＡＤ変換器によってデジタル信号
に変換し、デジタルフィルタ回路３５，３６によってフ
ィルタ処理し、Ｄ／Ａ変換器２４によってアナログ信号
に変換し、バッファ３１，３２、出力端子３９，４０を
介して出力する。前記ＤＡ変換器２４，ＡＤ変換器を、
ＤＡ変換器２４を時分割に制御することにより実現して
いるので、安価に構成でき、またデジタルフィルタでフ
ィルタ処理しているので精度の高い処理が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子複写装置等の
電源制御におけるフィードバック制御に好適なフィルタ
装置に関するものである。

【０００２】

【従来の技術】従来、前述のようなフィードバック制御
にはアナログフィルタを用いていた。

【０００３】

【発明が解決しようとする課題】アナログフィルタは、
比較的安価で構成できるが、各素子のばらつきや温度変
動，経年変動などがあるため、ローコストで信頼性の高
い設計が難しかった。

【０００４】また、デジタルフィルタでは、一般的なＤ
ＳＰ装置を用いれば容易に信頼性の高い安定なフィルタ
を構成できるが、あまりにも高価であり、かつ設計も非
常に難しいという問題があった。特に入出力に用いるＤ
／Ａ，Ａ／Ｄ変換器は、回路規模が大きくなりコスト高
になる原因であった。特に、フィードバックループなど
の連続量のデジタル処理に汎用のＤ／Ａ，Ａ／Ｄ変換器
はオーバスペックとなる無駄があった。又、電源ではス
イッチングノイズによる耐ノイズ設計が難しかった。

【０００５】本発明は、このような状況のもとでなされ
たもので、安価で信頼性の高いフィルタ装置を提供する
ことを目的とするものである。

【０００６】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、フィルタ装置を次の（１）〜（６）の
とおりに構成する。

【０００７】（１）アナログ信号を入力してアナログ・
デジタル変換し、変換後のデジタル信号をデジタルフィ
ルタでフィルタ処理し、フィルタ処理後のデジタル信号
をデジタル・アナログ変換して出力するフィルタ装置で
あって、前記アナログ・デジタル変換およびデジタル・
アナログ変換に必要なＡＤ変換器，ＤＡ変換器を、１個
のＤＡ変換器を時分割に制御して実現しているフィルタ
装置。

【０００８】（２）フィルタ装置は複数チャンネルのも
のであり、ＡＤ変換器に用いるコンパレータは、１個の
コンパレータを時分割に制御して実現している前記
（１）記載のフィルタ装置。

【０００９】（３）ＡＤ変換器はオーバサンプリング方
式のものである前記（１）または（２）記載のフィルタ
装置。

【００１０】（４）オーバサンプリング方式のＡＤ変換
器における積分回路に相当するアップダウン制御回路を
備え、このアップダウン制御回路は制御方式を変換可能
なものである前記（３）記載のフィルタ装置。

【００１１】（５）ＡＤ変換器に用いるコンパレータ
は、チョッパ方式のものである前記（１）または（２）
記載のフィルタ装置。

【００１２】（６）ＡＤ変換器は１ビット方式のもので
ある前記（３）記載のフィルタ装置。

【００１３】

【発明の実施の形態】以下本発明の実施の形態を“２チ
ャンネルのフィルタ装置”により詳しく説明する。本発
明は、これに限らず、１チャンネル或は３以上の複数チ
ャンネルの形で実施することができる。

【００１４】

【実施例】

（実施例１）図１は、実施例１である“２チャンネルの
フィルタ装置”の構成を示すブロック図である。

【００１５】図１において、１，２はそれぞれ、チャン
ネル１，２のフィルタ装置の入力端子、３〜９はアナロ
グスイッチで、３，４は１ビット回路構成であり、５〜
９はｎビット回路構成になっている。

【００１６】１０〜１６はアナログスイッチ３〜９の制
御入力端子、１７はオーバサンプリング方式のＡＤ変換
に供するコンパレータ、１８，１９はその比較結果をラ
ッチするＤタイプフリップフロップ（以下ＤＦＦと記
す）であり、コンパレータ１７の比較結果出力がＤＤＦ
１８，１９のＤ入力端子に供給され、ＤＦＦ１８，１９
のＱ出力端子はそれぞれＵ／Ｄ制御回路２０，２１の入
力端子に接続され、Ｕ／Ｄ制御回路２０，２１の出力端
子７１，７３はｎビットのＵ／Ｄカウンタ２２，２３の
Ｕ／Ｄ入力端子に接続されている。Ｕ／Ｄカウンタ２
２，２３のデジタルカウント出力端子がそれぞれｎビッ
トの信号線３７，３８に接続され、信号線３７はアナロ
グスイッチ８のｎビットの組の入力端子の一端に対応す
るビット毎に接続されると同時にデジタルフィルタ処理
回路３５のｎビットの入力端子の対応するビット毎に接
続されている。ｎビットの信号線３８はアナログスイッ
チ９のｎビットの組の入力端子の一端に対応するビット
毎に接続されると同時にデジタルフィルタ処理回路３６
のｎビットの入力端子の対応するビットに接続されてい
る。デジタルフィルタ処理回路３５，３６のｎビットの
出力端子はｎビットのＤＦＦからなるラッチ３３，３４
のｄ入力端子にそれぞれ対応するビット毎に接続され、
ラッチ３３，３４のｎ個のＱ出力端子はそれぞれ、アナ
ログスイッチ６，７のｎビットの組の入力端子の対応す
るビット毎に接続されている。アナログスイッチ６〜９
の他端の出力端子はＤ／Ａ変換器２４のｎビットのデジ
タル入力端子に対応するビット毎にそれぞれ共通に接続
されている。

【００１７】Ｄ／Ａ変換器２４のアナログ出力端子はア
ナログスイッチ５，２５，２６の一方の端子に接続さ
れ、アナログスイッチ５，２５，２６の他方の端子は、
それぞれ、コンパレータ１７の−信号入力端子、他端が
接地されているサンプルホールド用コンデンサ３０の一
端が接続している、オペアンプ３２の＋信号入力端子、
他端が接地されているサンプルホールド用コンデンサ２
９の一端が接続している、オペアンプ３１の＋信号入力
端子にそれぞれ接続されている。オペアンプ３１，３２
の信号出力端子はそれぞれその−信号入力端子に接続さ
れ、同時に、信号出力端子３９，４０に接続されてい
る。

【００１８】また、アナログスイッチ３〜９および、ア
ナログスイッチ２５，２６の制御入力端子は、それぞ
れ、１０〜１６、および、２７，２８で示され、それぞ
れの端子には図５のタイムチャートに示す信号が印加さ
れている。また、ＤＦＦ１８，１９，３３，３４の制御
信号入力端子は、それぞれ４３，４４，４１，４２で示
され、これらの端子にも図５に示す信号が印加されてい
る。また、コンパレータ１７の制御信号入力端子は４７
で、Ｕ／Ｄ制御回路２０，２１、Ｕ／Ｄカウンタ２２，
２３の制御信号入力端子はそれぞれ４８，４９、４５，
４６で示される。制御信号入力端子４５，４６はそれぞ
れＡＮＤゲート８３，８４の出力端子に接続され、ＡＮ
Ｄゲート８３，８４の一方の入力端子には制御端子４５
−２，４６−２が接続されている。これらの端子４７，
４８，４９，４５−２，４６−２も図５のタイムチャー
トに示す信号が印加される。なお、ＡＮＤゲート８３，
８４の他方の入力端子はそれぞれ、Ｕ／Ｄ制御回路２
０，２１の制御出力端子７４，７５に接続されている。
デジタルフィルタ処理回路３５，３６の制御入力端子
は、それぞれ５０，５１で示され、それぞれの端子には
図５に示す信号が印加されている。同時に５０，５１に
は７−３７のバスが接続されている。

【００１９】次に動作に関して説明する。

【００２０】チャンネル１は、素子３，５，１７，１
８，２０，２２，８，２４，８３により、入力端子１よ
り入力されるアナログ信号がオーバサンプリング方式に
よりＡＤ変換される。同様にチャンネル２は、素子４，
５，１７，１９，２１，２３，９，２４，８４により、
入力端子２より入力されるアナログ信号はオーバサンプ
リング方式によりＡＤ変換される。

【００２１】次にその動作を詳細に説明する。先ずチャ
ンネル１に入力されるアナログ信号に対する動作を説明
する。素子３，５，１７，１８，２０，２２，８の制御
入力端子１０，１２，４７，４３，４８，４５，１５に
はそれぞれ、図５に示す信号が入力される。

【００２２】この動作の詳細は次のとおりである。すな
わち、入力端子１に入力されるアナログ信号は、アナロ
グスイッチ３が信号２のＨのタイミングでオンとなり、
コンパレータ７の＋入力端子に入力され、コンパレータ
１７はその＋端子の電圧とその直前に信号１がＨのとき
に−入力端子に加わったアナログ電圧との比較結果をそ
の出力端子に出力するように動作する。当該−端子には
信号１３がＨのタイミングでＤ／Ａ変換器２４のアナロ
グ信号が印加される。すなわち、信号１がオンのタイミ
ングでアナログスイッチ８，５もオンとなり、その結
果、Ｕ／Ｄカウンタ２２のデジタル出力値がＤ／Ａ変換
器２４のデジタル入力端子に入力され、そのデジタル値
でアナログ変換されたアナログ電圧がコンパレータ１７
の−入力端子に印加され、その値と、入力端子１に入力
されたアナログ信号の大小の比較がなされた結果が信号
３が立ち上がるときまでにコンパレータ１７の出力端に
出力され、信号３の立ち上がりタイミングでＤＦＦ１８
のＱ出力にその結果がラッチされる。

【００２３】そしてその結果と、それ以前のラッチ結果
をもとにＵ／Ｄ制御情報を生成するＵ／Ｄ制御回路２０
の生成情報が、信号３の立ち下がりタイミングでＵ／Ｄ
制御回路２０の制御出力端子７４，７１にラッチされ、
Ｕ／Ｄカウンタ２２のＵ／Ｄ制御入力端子に入力されそ
の信号は信号１４の立ち上がりでＵ／Ｄカウンタ２２の
Ｕ／Ｄ情報としてＵ／Ｄカウンタ２２にデジタル情報と
して取り込まれる。その場合、制御出力端子７４がＨの
ときＵ／Ｄ制御回路２０の出力端子７１の出力端子がＨ
のときにはＵ／Ｄカウンタ２２は１アップし、出力信号
がＬだと１ダウンするようにＵ／Ｄカウンタ２２は動作
する。また出力信号がＬのときでもＵ／Ｄカウンタ２２
の出力値が０であるときにはその値を保つよう制御され
る。また、制御出力端子７４がＬのときは、Ｕ／Ｄカウ
ンタ２２のＵ／Ｄ動作は禁止され、それ以前のＵ／Ｄカ
ウンタ２２のカウンタ値を保つよう制御される。

【００２４】そして、信号１４の立ち上がりのタイミン
グで増減または、その前のカウント値を保持したＵ／Ｄ
カウンタ２２のデジタルカウント値が、次に信号１がＨ
になるタイミングで再び、Ｄ／Ａ変換器２４のデジタル
入力端子に印加され、以上で述べたのと同じ動作を繰り
返す。

【００２５】チャンネル２に入力されるアナログ信号に
対しても、チャンネル１の制御と同様に、タイミングが
考慮されており、問題なく同様に制御される。すなわ
ち、４，５，１７，１９，２１，２３，９の制御入力端
子１１，１２，４７，４４，４９，４６，１６にもそれ
ぞれ、図５に示す信号が入力される。

【００２６】すなわち、入力端子２に入力されるアナロ
グ信号は、アナログスイッチ４が信号５のＨのタイミン
グでオンとなり、コンパレータ１７の＋入力端子に入力
され、コンパレータ１７はその＋端子とその直前に信号
４がＨのときに−入力端子に加わったアナログ電圧との
比較結果をその出力端子に出力するように動作する。当
該−端子には信号１３がＨのタイミングでＤ／Ａ変換器
２４のアナログ信号が印加される。すなわち、信号４が
Ｈのタイミングでアナログスイッチ９，５もオンとな
り、その結果Ｕ／Ｄカウンタ２３のデジタル出力値がＤ
／Ａ変換器２４のデジタル入力端子に入力され、そのデ
ジタル値でアナログ変換されたアナログ電圧がコンパレ
ータ１７の−入力端子に印加され、その値と、入力端子
２に入力されたアナログ信号の大小の比較がなされた結
果が、信号６が立ち上がるときまでにコンパレータ１７
の出力端に出力され、信号６の立ち上がりタイミングで
ＤＦＦ１９のＱ出力にその結果がラッチされる。

【００２７】そしてその結果と、それ以前のラッチ結果
をもとにＵ／Ｄ制御情報を生成するＵ／Ｄ制御回路２１
の生成情報が、信号６の立ち下がりタイミングでＵ／Ｄ
制御回路２１の出力端子７５，７３にラッチされ、Ｕ／
Ｄカウンタ２３のＵ／Ｄ制御入力端子に入力され、その
信号は信号１５の立ち上がりでＵ／Ｄカウンタ２３のＵ
／Ｄ情報としてＵ／Ｄカウンタ２３にデジタル情報とし
て取り込まれる。その場合、制御入力端子４６がＨのと
き、Ｕ／Ｄ制御回路２１の出力端子７３の出力信号がＨ
のときにはＵ／Ｄカウンタ２３は１アップし、出力信号
がＬだと１ダウンするようにＵ／Ｄカウンタ２３は動作
する。また出力信号がＬのときでもＵ／Ｄカウンタ２３
の出力値が０であるときにはその値を保つよう制御され
る。また、制御入力端子４６がＬのときは、Ｕ／Ｄカウ
ンタ２３のＵ／Ｄカウンタ２３のＵ／Ｄ動作は禁止さ
れ、それ以前のＵ／Ｄカウンタ２３のカウンタ値を保つ
よう制御される。

【００２８】そして、信号１５の立ち上がりのタイミン
グで増減または、その前のカウント値を保持したＵ／Ｄ
カウンタ２３のデジタルカウント値が、次に信号４がＨ
になるタイミングで再び、Ｄ／Ａ変換器２４のデジタル
入力端子に印加され、以上で述べたのと同じ動作を繰り
返す。

【００２９】この結果、図５のタイムチャートの制御ク
ロックが、入力端子１，２に入力されるアナログ信号の
変化に対してサンプリングを満たすクロックより、１０
分に大きなクロックレート（たとえば１０倍程度）を満
足する場合、１，２の各チャンネルは、それぞれ、入力
端子１のアナログ値＝信号線３７のデジタル値、入力端
子２のアナログ値＝信号線３８のデジタル値となるよ
う、定常状態では常に制御される。

【００３０】言い換えれば、３７線上に入力端子１の電
圧のデジタル変換値が常時出力され、３８線上に入力端
子２の電圧のデジタル変換値が常時出力されるよう時分
割に制御されるわけである。

【００３１】次にフィルタ処理、およびアナログ出力回
路の動作に関して説明する。信号線３７はフィルタ処理
回路３５に信号９の立ち上がりのタイミングでサンプリ
ングされ、その演算結果がラッチ３３に信号９の立ち下
がりタイミングでラッチされる。そのラッチ３３のラッ
チ信号が信号１０がＨのタイミングでＤ／Ａ変換器２４
のデジタル入力端子に印加される。そしてそれと同じタ
イミングでアナログスイッチ２６もオンし、コンデンサ
２９にＤ／Ａ変換器２４でＤ／Ａ変換されたラッチ３３
のデジタル値に相当するアナログ電圧がサンプルホール
ドされる。そして、その電圧がオペアンプ３１でバッフ
ァされ出力端子３９に出力される。同様に信号線３８は
フィルタ処理回路３６に信号１２の立ち上がりのタイミ
ングでサンプリングされ、その演算結果がラッチ３４に
信号１２の立ち下がりタイミングでラッチされる。その
ラッチ３４のラッチ信号が信号７がＨのタイミングでＤ
／Ａ変換器２４のデジタル入力端子に印加される。そし
てそれと同じタイミングでアナログスイッチ２５もオン
し、コンデンサ３０にＤ／Ａ変換器２４でＤ／Ａ変換さ
れたラッチ３４のデジタル値に相当するアナログ電圧が
サンプルホールドされる。そして、その電圧がオペアン
プ３２でバッファされ出力端子４０に出力される。

【００３２】次にコンパレータ１７の構成と動作に関し
て説明する。図３にその内部回路を示す。回路はインバ
ータ６１，６２、コンデンサ６３−１，６３−２、アナ
ログスイッチ６４、抵抗６５，６６で構成されている。
コンパレータ１７の＋入力端子６７と、−入力端子６８
とは、内部で接続され、コンデンサ６３−１の一端子に
接続されている。コンデンサ６３−１の他端子はインバ
ータ６１の入力端子およびトランスファーゲート（アナ
ログスイッチ６４）の一端子に接続され、トランスファ
ーゲート６４の他端子は抵抗６５の一端子に接続され抵
抗６５の他端子はインバータ６１の出力端子とコンデン
サ６３−２の一端子に接続され、コンデンサ６３−２の
他端子はインバータ６２の入力端子と抵抗６６の一端子
に接続されている。インバータ６２の出力端子が、抵抗
６６の他端子および出力端子６０に接続されている。ま
た、４７はトランスファーゲート６４のコントロール端
子であり、信号１３が印加される。

【００３３】次に動作について説明する。コンパレータ
１７の−入力端子６８にＨが入るタイミングは、信号１
３がＨのタイミングであり、このときアナログスイッチ
３，１１はオフであり、アナログスイッチ６４はオンと
なる。−入力端子に加わるアナログ電圧をＶｒｅｆと
し、インバータ６１の入力電圧をＶｉｎＢ、出力端子を
ＶｏｕｔＢとすると、この条件下でＶｉｎＢ＝Ｖｏｕｔ
Ｂとなっており、この電圧が通常インバータの反転電圧
に相当し、それを、Ｖｔｈとすると、コンデンサ６３−
１にはＶｒｅｆ−Ｖｔｈの電荷が蓄積する。そして次の
タイミングで、信号１３がＬとなり、信号２、または５
がＨとなるタイミングに、アナログスイッチ５，６４が
オフとなり、入力端子１、または２が入力端子６７に接
続する。入力端子１、または２の入力電圧をＶｉｎとす
ると、インバータ６１の入力端子にはＶｉｎＢ＝Ｖｉｎ
−Ｖｒｅｆ＋Ｖｔｈの電圧がかかり、Ｖｉｎ＞Ｖｒｅｆ
であればインバータ６１の出力はＬとなり、Ｖｉｎ＜Ｖ
ｒｅｆであればインバータ６１の出力はＨとなり、Ｖｉ
ｎとＶｒｅｆの比較が可能となる。このインバータ６１
の出力がコンデンサ６３−２を通じてインバータ６２と
抵抗６６で構成されるアンプで反転増幅され、コンパレ
ータ１７の出力に接続している信号線６０上には、Ｖｉ
ｎ＞ＶｒｅｆであればＨが出力され、Ｖｉｎ＜Ｖｒｅｆ
であれば出力はＬが出力されるように動作する。このよ
うなコンパレータを用いることにより、ＣＭＯＳでのデ
ジタルＩＣ上でも、ノイズで誤動作しない、かつ、入力
電圧のダイナミックレンジの広くとれるコンパレータを
実現できる。

【００３４】次にＵ／Ｄ制御回路２０，２１に関して説
明する。図４にその内部の詳細図を示す。図示のよう
に、Ｕ／Ｄ制御回路２０または２１は、ＤＦＦ８０，８
１とエクスクルーシブＮＯＲ回路８２より構成されてお
り、４８または４９のクロック入力端子がＤＦＦ８０，
８１のクロック入力端子に接続される。ＤＦＦ８０のＤ
入力端子が、Ｕ／Ｄ制御回路２０，２１の信号入力端子
７０，７２に相当する。ＤＦＦ８０のＱ出力がＤＦＦ８
１のＤ入力端子とエクスクルーシブＮＯＲ回路８２の一
方の入力端子に接続されており、ＤＦＦ８１のＱ出力端
子はエクスクルーシブＮＯＲ回路８２の他の入力端子に
接続され、この端子がＵ／Ｄ制御回路２０，２１のＵＤ
信号出力端子７１，７３に相当する。エクスクルーシブ
ＮＯＲ回路８２の出力端子はＵＤカウンタ制御出力端子
７４，７５に相当する。

【００３５】次に動作について説明する。信号入力端子
７０または７２に入力されたＵＤ信号は、クロック入力
端子４８，４９に入力される信号の立ち下がり毎にＤＦ
Ｆ８０のＱ出力にラッチされ、またこのラッチされた信
号はさらにクロック入力端子４８，４９に入力される信
号の立ち下がり毎にＤＦＦ８１のＱ出力となるように制
御される。この結果エクスクルーシブＮＯＲ回路８２の
出力端子には、コンパレータ１７で比較判定された比較
結果が連続２回以上同じであるときＨレベルとなり、そ
うでないときＬとなるよう動作する。

【００３６】この結果、比較結果が、ＨＬＨＬと順次に
符号反転するような制御条件では、Ｕ／Ｄカウンタ２
２，２３のカウント値の増減制御がＡＮＤゲート８３，
８４により禁止され、一定値を保つようになり、比較結
果が、ＨＨＨＨやＬＬＬＬ等と順次に符号反転しないよ
うな制御条件では、Ｕ／Ｄカウンタ２２，２３のカウン
ト値の増減制御がＡＮＤゲート８３，８４により禁止さ
れないため、ＵＤカウンタ値がコンパレータ１７の比較
結果に追随して変化し、結果としてＡ／Ｄ変換結果が
（変換されたデジタル値が）滑らかに変化するよう（見
かけ上、積分動作のように）に動作する。

【００３７】次に、フィルタ回路３５，３６に関して説
明する。基本は、アナログフィルタの伝達関数に関する
離散時間でのシステムの伝達関数を実現することであ
り、それより、差分方程式でデジタルフィルタを実現で
きる。具体的には、辻井重男，久保田一著「わかりやす
いデイジタル信号処理」（オーム社）に一連の手法が書
かれているので、その説明は省略する。（例えば、１次
のＣＲフィルタの離散時間のシステム関数の例が例題５
・２に示されている。これを、差分方程式になおすと、
図５−１６のようなＦＩＲフィルタとなる）極の存在す
る２次フィルタは、同様に差分方程式にすると、ＦＩＲ
フィルタとなる。ＦＩＲはインパルスの応答が有限の長
さだけ持続するフィルタである。

【００３８】このようなデジタルフィルタは、フィルタ
の演算係数を工夫することによって、アナログ制御では
実現できないゲインと位相特性を有するフィルタを実現
できる。それらは、必要に応じて実験で決定するのが適
当である。図６に巡回型デジタルフィルタ（ＦＩＲ）の
一例を示す。（前著の図５・２１を参照）６−１のＺ−
１はディレー要素で、回路ではＤＦＦに置き換わり、６
−２は係数ａｎ倍する掛け算器、６−３の＋は、加算器
である。

【００３９】この構成を実際にｋ＝３の場合に、８ビッ
トのバイナリデータに対し構成した回路を、図７に示
す。６−１をＤＦＦに、６−２を掛け算器に、６−３を
アダーに置き換えたものである。次に具体的な回路構成
を説明する。信号入力端子７−１００は図１の信号線３
７または３８に接続されており、８個のＤＦＦ７−３１
のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると
同時に、掛け算器７−２３の一方の８入力にそれぞれＭ
ＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３
１のＱ出力は、８個のＤＦＦ７−３２のＤ入力端子にそ
れぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器
７−２４の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に
接続されている。また、ＤＦＦ７−３２のＱ出力は８個
のＤＦＦ７−３３のＤ入力端子にそれぞれＭＳＢ〜ＬＳ
Ｂ毎接続されると同時に、掛け算器７−２５の一方の８
入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。ま
た、ＤＦＦ７−３３のＱ出力は、掛け算器７−２６の一
方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されてい
る。掛け算器７−２３の他方の入力端子には、８ビット
のレジスタ７−１０の出力端子がビット毎にＭＳＢ〜Ｌ
ＳＢまで接続されていて、掛け算器７−２４の他方の入
力端子には、８ビットのレジスタ７−１１の出力端子が
ビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算
器７−２５の他方の入力端子には、８ビットのレジスタ
７−１２の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接
続されていて、掛け算器７−２６の他方の入力端子に
は、８ビットのレジスタ７−１３の出力端子がビット毎
にＭＳＢ〜ＬＳＢまで接続されている。掛け算器７−２
３，７−２４の出力端子はアダー７−１７の２組の入力
端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そ
のアダー７−１７の出力端子と掛け算器７−２５の出力
端子が、アダー７−１８の２組の入力端子にそれぞれＭ
ＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１８
の出力端子と掛け算器７−２６の出力端子が、アダー７
−１９の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対
応して入力され、そのアダー７−１９の出力端子とイン
バータ４−３０の出力端子が、アダー７−２２の２組の
入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力さ
れ、アダー７−２２の出力端子は、ＤＦＦ７−３４のデ
ータ入力端子Ｄに接続されると共に、フィルタ出力端子
に接続され、チャンネル毎にそれぞれ、図１に示すラッ
チ３３または３４の入力端子に接続される。

【００４０】８ビット構成のＤＦＦ７−３４のＱ出力
は、それぞれ８個のＤＦＦ７−３５のＤ入力端子の対応
するＭＳＢ〜ＬＳＢのビットの端子に接続されると同時
に、掛け算器７−２７の一方の８入力のそれぞれ対応す
るＭＳＢ〜ＬＳＢのビットの端子に接続されている。ま
た、８ビット構成のＤＦＦ７−３５のＱ出力は、それぞ
れ８個のＤＦＦ７−３６のＤ入力端子の対応するＭＳＢ
〜ＬＳＢのビットの端子に接続されると同時に、掛け算
器７−２８の一方の８入力のそれぞれ対応するＭＳＢ〜
ＬＳＢのビットの端子に接続されている。また、８ビッ
ト構成のＤＦＦ７−３６のＱ出力は、掛け算器４−２９
の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビ
ットの端子に接続されている。また、掛け算器７−２７
の他方の入力端子には、８ビットのレジスタ７−１４の
出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されてい
て、掛け算器７−２８の他方の入力端子には、８ビット
のレジスタ７−１５の出力端子がビット毎にＭＳＢ〜Ｌ
ＳＢまで接続されていて、掛け算器７−２９の他方の入
力端子には、８ビットのレジスタ７−１６の出力がビッ
ト毎にＭＳＢ〜ＬＳＢまで接続されている。

【００４１】掛け算器７−２７，７−２８の出力端子は
アダー７−２０の２組の入力端子にそれぞれＭＳＢ〜Ｌ
ＳＢに対応して入力され、そのアダー７−２０の出力端
子と掛け算器７−２９の出力端子が、アダー７−２１の
２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入
力され、そのアダー７−２１の出力端子は、８ビットイ
ンバータ７−３０の対応するビットの入力端子に接続さ
れている。また、レジスタ７−１０〜７−１６の信号入
力端子は、信号線７−３７に接続されており、各々のア
ドレスに応じたデータが外部より入力できるよう、レジ
スタ７−１０〜７−１３は、それぞれのアドレス線７−
２０１〜７−２０４を用いて設定できる構成となってい
る。また、レジスタ７−１４〜７ー１６は、それぞれの
アドレス線７−２０５〜７−２０７を用いて設定できる
構成となっている。またＤＦＦ７−３１〜７−３６のク
ロック入力端子は端子７−１０１に接続され、外部より
クロック信号が入力される。この端子７−１０１は、図
１の端子５０，５１に相当する。

【００４２】次に動作について説明する。まず、信号線
７−３７を用いて、外部より、レジスタ７−１０〜７−
１６に、図６におけるａ０〜ａｎ，ｂ１〜ｂｎの係数デ
ータをアドレス線７−２０１〜７−２０７を用いて設定
し、フィルタに必要な特性を実現できるようにする。信
号線７−１０１に周期Ｔのクロック信号を印加すること
によって、図６に示す周期Ｔのサンプリング周期を有す
るＦＩＲフィルタのＫ＝３の場合の動作をする。

【００４３】以上説明したように、本実施例によれば、
１個のＤＡ変換器を時分割に制御して、制御に必要な複
数の、ＤＡ，ＡＤ変換器を実現しデジタルフィルタ処理
可能なフィルタ装置を構成しているので、高価なＤＡ，
ＡＤ変換器を独立に複数構成する必要がなくなり、安価
で信頼性の高いフィルタ装置を構成することができる。

【００４４】さらに、オーバーサンプリング方式のＡＤ
でＡＤ変換器を構成することにより、高価なフラッシュ
方式のＡＤ変換器を用いず１個のコンパレータと、ＤＡ
変換器を時分割に制御することで、複数のＡＤ変換器を
実現しているので、安価なフィルタ装置を構成すること
ができる。また、ＡＤが追随制御となるため、電源等連
続して値が変化するようなシステムの制御を用いる場
合、フェイルセーフ設計にもなる。

【００４５】さらにチョッパ方式のコンパレータを用い
ているので、ダイナミックレンジの大きいかつ誤動作の
少ないコンパレータを、デジタルＬＳＩの中に１チップ
で構成可能となる。

【００４６】さらにオーバーサンプリング方式のＡＤ変
換器を１ビット方式のものを採用することによりハード
設計が非常に簡単となり、かつ、ハード回路を小さくで
きる。

【００４７】（実施例２）図５，６に実施例２の構成を
示す。具体的には、実施例１におけるＵ／Ｄ制御回路２
０，２１に、制御信号端子５−１，５−２が付加された
だけで、他の回路は実施例１と同じなのでＵ／Ｄ制御回
路以外の回路の説明を省略する。

【００４８】図９にＵ／Ｄ制御回路２０−１，２１−２
の詳細を示す。実施例１に対し、９−１〜９−４の回路
が付加されているのでその変更点の回路と動作を説明す
る。９−２，９−３はアナログスイッチで、９−１はイ
ンバータであり、インバータ９−１の入力端子とアナロ
グスイッチ９−３のコントロール端子が制御端子９−４
に接続されている。インバータ９−１の出力端子がアナ
ログスイッチ９−２のコントロール端子に接続されてい
る。アナログスイッチ９−２の一方の入出力端子はＤＦ
Ｆ８０のＤ入力端子に接続され、他方の入出力端子はＤ
ＦＦ８１のＤ入力端子に接続されている。また、アナロ
グスイッチ９−３の一方の入出力端子はＤＦＦ８０のＱ
出力端子に接続され、他方の入出力端子はＤＦＦ８１の
Ｄ入力端子に接続されている。また制御端子９−４が信
号線５−１または５−２（図８参照）に接続されてい
る。

【００４９】次に動作について説明する。制御端子９−
４にＨレベルの信号が加わっているときは、アナログス
イッチ９−２がオフ、アナログスイッチ９−３がオンと
なり、実施例１と同じ動作をする。制御端子９−４にＬ
レベルの信号が加わっているときは、アナログスイッチ
９−２がオン、アナログスイッチ９−３がオフとなり、
実施例１と若干動作が異なるようになる。すなわち、ち
ょうどＤＦＦ８０が除去され、入力端子７０または７２
に加わる信号がＤＦＦ８１のＤ入力端子に加わることか
ら、実施例１に対してＤＦＦ８０によるディレーなしに
積分動作されるようになり、応答性が良くなる。それ以
外の動作は実施例１と同じである。

【００５０】すなわち、オーバーサンプリング方式のＡ
Ｄ変換器における積分回路に相当するＵＤ制御回路の制
御方式を必要に応じて変更することを可能にしたので、
フィードバック制御条件の変化に応じてこの制御処理を
変更し最適処理を実行可能となる。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
安価で信頼性の高いフィルタ装置を得ることができる。

【図面の簡単な説明】

【図１】 実施例１の構成を示すブロック図

【図２】 ｎ回路構成のアナログスイッチを示す図

【図３】 コンパレータの内部回路を示す図

【図４】 Ｕ／Ｄ制御回路の回路図

【図５】 実施例１のタイムチャート

【図６】 巡回形デジタルフィルタの直接形構成を示す
図

【図７】 ｋ＝３の場合のデジタルフィルタの回路例を
示す図

【図８】 実施例２の構成を示す図

【図９】 Ｕ／Ｄ制御回路の回路図

【符号の説明】

２４ ＤＡ変換器 ３５，３６ フィルタ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を入力してアナログ・デジ
   タル変換し、変換後のデジタル信号をデジタルフィルタ
   でフィルタ処理し、フィルタ処理後のデジタル信号をデ
   ジタル・アナログ変換して出力するフィルタ装置であっ
   て、前記アナログ・デジタル変換およびデジタル・アナ
   ログ変換に必要なＡＤ変換器，ＤＡ変換器を、１個のＤ
   Ａ変換器を時分割に制御して実現していることを特徴と
   するフィルタ装置。
2. 【請求項２】 フィルタ装置は複数チャンネルのもので
   あり、ＡＤ変換器に用いるコンパレータは、１個のコン
   パレータを時分割に制御して実現していることを特徴と
   する請求項１記載のフィルタ装置。
3. 【請求項３】 ＡＤ変換器はオーバサンプリング方式の
   ものであることを特徴とする請求項１または請求項２記
   載のフィルタ装置。
4. 【請求項４】 オーバサンプリング方式のＡＤ変換器に
   おける積分回路に相当するアップダウン制御回路を備
   え、このアップダウン制御回路は制御方式を変換可能な
   ものであることを特徴とする請求項３記載のフィルタ装
   置。
5. 【請求項５】 ＡＤ変換器に用いるコンパレータは、チ
   ョッパ方式のものであることを特徴とする請求項１また
   は請求項２記載のフィルタ装置。
6. 【請求項６】 ＡＤ変換器は１ビット方式のものである
   ことを特徴とする請求項３記載のフィルタ装置。