JP3839902B2 - フィルタ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子複写装置等の電源制御におけるフィードバック制御に好適なフィルタ装置に関するものである。
【０００２】
【従来の技術】
従来、前述のようなフィードバック制御にはアナログフィルタを用いていた。
【０００３】
【発明が解決しようとする課題】
アナログフィルタは、比較的安価で構成できるが、各素子のばらつきや温度変動，経年変動などがあるため、ローコストで信頼性の高い設計が難しかった。
【０００４】
また、デジタルフィルタでは、一般的なＤＳＰ装置を用いれば容易に信頼性の高い安定なフィルタを構成できるが、あまりにも高価であり、かつ設計も非常に難しいという問題があった。特に入出力に用いるＤ／Ａ，Ａ／Ｄ変換器は、回路規模が大きくなりコスト高になる原因であった。特に、フィードバックループなどの連続量のデジタル処理に汎用のＤ／Ａ，Ａ／Ｄ変換器はオーバスペックとなる無駄があった。又、電源ではスイッチングノイズによる耐ノイズ設計が難しかった。
【０００５】
本発明は、このような状況のもとでなされたもので、安価で信頼性の高いフィルタ装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明では、フィルタ装置を次の（１）のとおりに構成する。
（１）デジタル信号をアナログ信号に変換するＤＡ変換器と、
装置の入力端から入力されたアナログ信号と前記ＤＡ変換器の出力信号を比較するチョッパ方式のコンパレータと、
前記コンパレータの出力信号が連続して同じ値のときにカウンタ値のアップまたはダウンを制御するアップダウン制御回路と、
前記アップダウン制御回路の出力信号によりカウンタ値がアップまたはダウンするアップダウンカウンタと、
前記アップダウンカウンタの出力信号を時分割で前記ＤＡ変換器に出力する第一の時分割回路と、
前記アップダウンカウンタの出力信号をフィルタ処理するフィルタ処理回路と、
前記フィルタ処理回路の出力信号を時分割で前記ＤＡ変換器に出力する第二の時分割回路と、
前記ＤＡ変換器の出力信号をサンプルホールドして装置の出力端に出力するサンプルホールド回路と、
を備えたフィルタ装置。
【００１３】
【発明の実施の形態】
以下本発明の実施の形態を“２チャンネルのフィルタ装置”により詳しく説明する。本発明は、これに限らず、１チャンネル或は３以上の複数チャンネルの形で実施することができる。
【００１４】
【実施例】
（実施例１）
図１は、実施例１である“２チャンネルのフィルタ装置”の構成を示すブロック図である。
【００１５】
図１において、１，２はそれぞれ、チャンネル１，２のフィルタ装置の入力端子、３〜９はアナログスイッチで、３，４は１ビット回路構成であり、５〜９はｎビット回路構成になっている。
【００１６】
１０〜１６はアナログスイッチ３〜９の制御入力端子、１７はオーバサンプリング方式のＡＤ変換に供するコンパレータ、１８，１９はその比較結果をラッチするＤタイプフリップフロップ（以下ＤＦＦと記す）であり、コンパレータ１７の比較結果出力がＤＤＦ１８，１９のＤ入力端子に供給され、ＤＦＦ１８，１９のＱ出力端子はそれぞれＵ／Ｄ制御回路２０，２１の入力端子に接続され、Ｕ／Ｄ制御回路２０，２１の出力端子７１，７３はｎビットのＵ／Ｄカウンタ２２，２３のＵ／Ｄ入力端子に接続されている。Ｕ／Ｄカウンタ２２，２３のデジタルカウント出力端子がそれぞれｎビットの信号線３７，３８に接続され、信号線３７はアナログスイッチ８のｎビットの組の入力端子の一端に対応するビット毎に接続されると同時にデジタルフィルタ処理回路３５のｎビットの入力端子の対応するビット毎に接続されている。ｎビットの信号線３８はアナログスイッチ９のｎビットの組の入力端子の一端に対応するビット毎に接続されると同時にデジタルフィルタ処理回路３６のｎビットの入力端子の対応するビットに接続されている。デジタルフィルタ処理回路３５，３６のｎビットの出力端子はｎビットのＤＦＦからなるラッチ３３，３４のｄ入力端子にそれぞれ対応するビット毎に接続され、ラッチ３３，３４のｎ個のＱ出力端子はそれぞれ、アナログスイッチ６，７のｎビットの組の入力端子の対応するビット毎に接続されている。アナログスイッチ６〜９の他端の出力端子はＤ／Ａ変換器２４のｎビットのデジタル入力端子に対応するビット毎にそれぞれ共通に接続されている。
【００１７】
Ｄ／Ａ変換器２４のアナログ出力端子はアナログスイッチ５，２５，２６の一方の端子に接続され、アナログスイッチ５，２５，２６の他方の端子は、それぞれ、コンパレータ１７の−信号入力端子、他端が接地されているサンプルホールド用コンデンサ３０の一端が接続している、オペアンプ３２の＋信号入力端子、他端が接地されているサンプルホールド用コンデンサ２９の一端が接続している、オペアンプ３１の＋信号入力端子にそれぞれ接続されている。オペアンプ３１，３２の信号出力端子はそれぞれその−信号入力端子に接続され、同時に、信号出力端子３９，４０に接続されている。
【００１８】
また、アナログスイッチ３〜９および、アナログスイッチ２５，２６の制御入力端子は、それぞれ、１０〜１６、および、２７，２８で示され、それぞれの端子には図５のタイムチャートに示す信号が印加されている。また、ＤＦＦ１８，１９，３３，３４の制御信号入力端子は、それぞれ４３，４４，４１，４２で示され、これらの端子にも図５に示す信号が印加されている。また、コンパレータ１７の制御信号入力端子は４７で、Ｕ／Ｄ制御回路２０，２１、Ｕ／Ｄカウンタ２２，２３の制御信号入力端子はそれぞれ４８，４９、４５，４６で示される。制御信号入力端子４５，４６はそれぞれＡＮＤゲート８３，８４の出力端子に接続され、ＡＮＤゲート８３，８４の一方の入力端子には制御端子４５−２，４６−２が接続されている。これらの端子４７，４８，４９，４５−２，４６−２も図５のタイムチャートに示す信号が印加される。なお、ＡＮＤゲート８３，８４の他方の入力端子はそれぞれ、Ｕ／Ｄ制御回路２０，２１の制御出力端子７４，７５に接続されている。デジタルフィルタ処理回路３５，３６の制御入力端子は、それぞれ５０，５１で示され、それぞれの端子には図５に示す信号が印加されている。同時に５０，５１には７−３７のバスが接続されている。
【００１９】
次に動作に関して説明する。
【００２０】
チャンネル１は、素子３，５，１７，１８，２０，２２，８，２４，８３により、入力端子１より入力されるアナログ信号がオーバサンプリング方式によりＡＤ変換される。同様にチャンネル２は、素子４，５，１７，１９，２１，２３，９，２４，８４により、入力端子２より入力されるアナログ信号はオーバサンプリング方式によりＡＤ変換される。
【００２１】
次にその動作を詳細に説明する。先ずチャンネル１に入力されるアナログ信号に対する動作を説明する。素子３，５，１７，１８，２０，２２，８の制御入力端子１０，１２，４７，４３，４８，４５，１５にはそれぞれ、図５に示す信号が入力される。
【００２２】
この動作の詳細は次のとおりである。すなわち、入力端子１に入力されるアナログ信号は、アナログスイッチ３が信号２のＨのタイミングでオンとなり、コンパレータ７の＋入力端子に入力され、コンパレータ１７はその＋端子の電圧とその直前に信号１がＨのときに−入力端子に加わったアナログ電圧との比較結果をその出力端子に出力するように動作する。当該−端子には信号１３がＨのタイミングでＤ／Ａ変換器２４のアナログ信号が印加される。すなわち、信号１がオンのタイミングでアナログスイッチ８，５もオンとなり、その結果、Ｕ／Ｄカウンタ２２のデジタル出力値がＤ／Ａ変換器２４のデジタル入力端子に入力され、そのデジタル値でアナログ変換されたアナログ電圧がコンパレータ１７の−入力端子に印加され、その値と、入力端子１に入力されたアナログ信号の大小の比較がなされた結果が信号３が立ち上がるときまでにコンパレータ１７の出力端に出力され、信号３の立ち上がりタイミングでＤＦＦ１８のＱ出力にその結果がラッチされる。
【００２３】
そしてその結果と、それ以前のラッチ結果をもとにＵ／Ｄ制御情報を生成するＵ／Ｄ制御回路２０の生成情報が、信号３の立ち下がりタイミングでＵ／Ｄ制御回路２０の制御出力端子７４，７１にラッチされ、Ｕ／Ｄカウンタ２２のＵ／Ｄ制御入力端子に入力されその信号は信号１４の立ち上がりでＵ／Ｄカウンタ２２のＵ／Ｄ情報としてＵ／Ｄカウンタ２２にデジタル情報として取り込まれる。その場合、制御出力端子７４がＨのときＵ／Ｄ制御回路２０の出力端子７１の出力端子がＨのときにはＵ／Ｄカウンタ２２は１アップし、出力信号がＬだと１ダウンするようにＵ／Ｄカウンタ２２は動作する。また出力信号がＬのときでもＵ／Ｄカウンタ２２の出力値が０であるときにはその値を保つよう制御される。また、制御出力端子７４がＬのときは、Ｕ／Ｄカウンタ２２のＵ／Ｄ動作は禁止され、それ以前のＵ／Ｄカウンタ２２のカウンタ値を保つよう制御される。
【００２４】
そして、信号１４の立ち上がりのタイミングで増減または、その前のカウント値を保持したＵ／Ｄカウンタ２２のデジタルカウント値が、次に信号１がＨになるタイミングで再び、Ｄ／Ａ変換器２４のデジタル入力端子に印加され、以上で述べたのと同じ動作を繰り返す。
【００２５】
チャンネル２に入力されるアナログ信号に対しても、チャンネル１の制御と同様に、タイミングが考慮されており、問題なく同様に制御される。すなわち、４，５，１７，１９，２１，２３，９の制御入力端子１１，１２，４７，４４，４９，４６，１６にもそれぞれ、図５に示す信号が入力される。
【００２６】
すなわち、入力端子２に入力されるアナログ信号は、アナログスイッチ４が信号５のＨのタイミングでオンとなり、コンパレータ１７の＋入力端子に入力され、コンパレータ１７はその＋端子とその直前に信号４がＨのときに−入力端子に加わったアナログ電圧との比較結果をその出力端子に出力するように動作する。当該−端子には信号１３がＨのタイミングでＤ／Ａ変換器２４のアナログ信号が印加される。すなわち、信号４がＨのタイミングでアナログスイッチ９，５もオンとなり、その結果Ｕ／Ｄカウンタ２３のデジタル出力値がＤ／Ａ変換器２４のデジタル入力端子に入力され、そのデジタル値でアナログ変換されたアナログ電圧がコンパレータ１７の−入力端子に印加され、その値と、入力端子２に入力されたアナログ信号の大小の比較がなされた結果が、信号６が立ち上がるときまでにコンパレータ１７の出力端に出力され、信号６の立ち上がりタイミングでＤＦＦ１９のＱ出力にその結果がラッチされる。
【００２７】
そしてその結果と、それ以前のラッチ結果をもとにＵ／Ｄ制御情報を生成するＵ／Ｄ制御回路２１の生成情報が、信号６の立ち下がりタイミングでＵ／Ｄ制御回路２１の出力端子７５，７３にラッチされ、Ｕ／Ｄカウンタ２３のＵ／Ｄ制御入力端子に入力され、その信号は信号１５の立ち上がりでＵ／Ｄカウンタ２３のＵ／Ｄ情報としてＵ／Ｄカウンタ２３にデジタル情報として取り込まれる。その場合、制御入力端子４６がＨのとき、Ｕ／Ｄ制御回路２１の出力端子７３の出力信号がＨのときにはＵ／Ｄカウンタ２３は１アップし、出力信号がＬだと１ダウンするようにＵ／Ｄカウンタ２３は動作する。また出力信号がＬのときでもＵ／Ｄカウンタ２３の出力値が０であるときにはその値を保つよう制御される。また、制御入力端子４６がＬのときは、Ｕ／Ｄカウンタ２３のＵ／Ｄカウンタ２３のＵ／Ｄ動作は禁止され、それ以前のＵ／Ｄカウンタ２３のカウンタ値を保つよう制御される。
【００２８】
そして、信号１５の立ち上がりのタイミングで増減または、その前のカウント値を保持したＵ／Ｄカウンタ２３のデジタルカウント値が、次に信号４がＨになるタイミングで再び、Ｄ／Ａ変換器２４のデジタル入力端子に印加され、以上で述べたのと同じ動作を繰り返す。
【００２９】
この結果、図５のタイムチャートの制御クロックが、入力端子１，２に入力されるアナログ信号の変化に対してサンプリングを満たすクロックより、１０分に大きなクロックレート（たとえば１０倍程度）を満足する場合、１，２の各チャンネルは、それぞれ、入力端子１のアナログ値＝信号線３７のデジタル値、入力端子２のアナログ値＝信号線３８のデジタル値となるよう、定常状態では常に制御される。
【００３０】
言い換えれば、３７線上に入力端子１の電圧のデジタル変換値が常時出力され、３８線上に入力端子２の電圧のデジタル変換値が常時出力されるよう時分割に制御されるわけである。
【００３１】
次にフィルタ処理、およびアナログ出力回路の動作に関して説明する。信号線３７はフィルタ処理回路３５に信号９の立ち上がりのタイミングでサンプリングされ、その演算結果がラッチ３３に信号９の立ち下がりタイミングでラッチされる。そのラッチ３３のラッチ信号が信号１０がＨのタイミングでＤ／Ａ変換器２４のデジタル入力端子に印加される。そしてそれと同じタイミングでアナログスイッチ２６もオンし、コンデンサ２９にＤ／Ａ変換器２４でＤ／Ａ変換されたラッチ３３のデジタル値に相当するアナログ電圧がサンプルホールドされる。そして、その電圧がオペアンプ３１でバッファされ出力端子３９に出力される。同様に信号線３８はフィルタ処理回路３６に信号１２の立ち上がりのタイミングでサンプリングされ、その演算結果がラッチ３４に信号１２の立ち下がりタイミングでラッチされる。そのラッチ３４のラッチ信号が信号７がＨのタイミングでＤ／Ａ変換器２４のデジタル入力端子に印加される。そしてそれと同じタイミングでアナログスイッチ２５もオンし、コンデンサ３０にＤ／Ａ変換器２４でＤ／Ａ変換されたラッチ３４のデジタル値に相当するアナログ電圧がサンプルホールドされる。そして、その電圧がオペアンプ３２でバッファされ出力端子４０に出力される。
【００３２】
次にコンパレータ１７の構成と動作に関して説明する。図３にその内部回路を示す。回路はインバータ６１，６２、コンデンサ６３−１，６３−２、アナログスイッチ６４、抵抗６５，６６で構成されている。コンパレータ１７の＋入力端子６７と、−入力端子６８とは、内部で接続され、コンデンサ６３−１の一端子に接続されている。コンデンサ６３−１の他端子はインバータ６１の入力端子およびトランスファーゲート（アナログスイッチ６４）の一端子に接続され、トランスファーゲート６４の他端子は抵抗６５の一端子に接続され抵抗６５の他端子はインバータ６１の出力端子とコンデンサ６３−２の一端子に接続され、コンデンサ６３−２の他端子はインバータ６２の入力端子と抵抗６６の一端子に接続されている。インバータ６２の出力端子が、抵抗６６の他端子および出力端子６０に接続されている。また、４７はトランスファーゲート６４のコントロール端子であり、信号１３が印加される。
【００３３】
次に動作について説明する。コンパレータ１７の−入力端子６８にＨが入るタイミングは、信号１３がＨのタイミングであり、このときアナログスイッチ３，１１はオフであり、アナログスイッチ６４はオンとなる。−入力端子に加わるアナログ電圧をＶｒｅｆとし、インバータ６１の入力電圧をＶｉｎＢ、出力端子をＶｏｕｔＢとすると、この条件下でＶｉｎＢ＝ＶｏｕｔＢとなっており、この電圧が通常インバータの反転電圧に相当し、それを、Ｖｔｈとすると、コンデンサ６３−１にはＶｒｅｆ−Ｖｔｈの電荷が蓄積する。そして次のタイミングで、信号１３がＬとなり、信号２、または５がＨとなるタイミングに、アナログスイッチ５，６４がオフとなり、入力端子１、または２が入力端子６７に接続する。入力端子１、または２の入力電圧をＶｉｎとすると、インバータ６１の入力端子にはＶｉｎＢ＝Ｖｉｎ−Ｖｒｅｆ＋Ｖｔｈの電圧がかかり、Ｖｉｎ＞Ｖｒｅｆであればインバータ６１の出力はＬとなり、Ｖｉｎ＜Ｖｒｅｆであればインバータ６１の出力はＨとなり、ＶｉｎとＶｒｅｆの比較が可能となる。このインバータ６１の出力がコンデンサ６３−２を通じてインバータ６２と抵抗６６で構成されるアンプで反転増幅され、コンパレータ１７の出力に接続している信号線６０上には、Ｖｉｎ＞ＶｒｅｆであればＨが出力され、Ｖｉｎ＜Ｖｒｅｆであれば出力はＬが出力されるように動作する。このようなコンパレータを用いることにより、ＣＭＯＳでのデジタルＩＣ上でも、ノイズで誤動作しない、かつ、入力電圧のダイナミックレンジの広くとれるコンパレータを実現できる。
【００３４】
次にＵ／Ｄ制御回路２０，２１に関して説明する。図４にその内部の詳細図を示す。図示のように、Ｕ／Ｄ制御回路２０または２１は、ＤＦＦ８０，８１とエクスクルーシブＮＯＲ回路８２より構成されており、４８または４９のクロック入力端子がＤＦＦ８０，８１のクロック入力端子に接続される。ＤＦＦ８０のＤ入力端子が、Ｕ／Ｄ制御回路２０，２１の信号入力端子７０，７２に相当する。ＤＦＦ８０のＱ出力がＤＦＦ８１のＤ入力端子とエクスクルーシブＮＯＲ回路８２の一方の入力端子に接続されており、ＤＦＦ８１のＱ出力端子はエクスクルーシブＮＯＲ回路８２の他の入力端子に接続され、この端子がＵ／Ｄ制御回路２０，２１のＵＤ信号出力端子７１，７３に相当する。エクスクルーシブＮＯＲ回路８２の出力端子はＵＤカウンタ制御出力端子７４，７５に相当する。
【００３５】
次に動作について説明する。信号入力端子７０または７２に入力されたＵＤ信号は、クロック入力端子４８，４９に入力される信号の立ち下がり毎にＤＦＦ８０のＱ出力にラッチされ、またこのラッチされた信号はさらにクロック入力端子４８，４９に入力される信号の立ち下がり毎にＤＦＦ８１のＱ出力となるように制御される。この結果エクスクルーシブＮＯＲ回路８２の出力端子には、コンパレータ１７で比較判定された比較結果が連続２回以上同じであるときＨレベルとなり、そうでないときＬとなるよう動作する。
【００３６】
この結果、比較結果が、ＨＬＨＬと順次に符号反転するような制御条件では、Ｕ／Ｄカウンタ２２，２３のカウント値の増減制御がＡＮＤゲート８３，８４により禁止され、一定値を保つようになり、比較結果が、ＨＨＨＨやＬＬＬＬ等と順次に符号反転しないような制御条件では、Ｕ／Ｄカウンタ２２，２３のカウント値の増減制御がＡＮＤゲート８３，８４により禁止されないため、ＵＤカウンタ値がコンパレータ１７の比較結果に追随して変化し、結果としてＡ／Ｄ変換結果が（変換されたデジタル値が）滑らかに変化するよう（見かけ上、積分動作のように）に動作する。
【００３７】
次に、フィルタ回路３５，３６に関して説明する。基本は、アナログフィルタの伝達関数に関する離散時間でのシステムの伝達関数を実現することであり、それより、差分方程式でデジタルフィルタを実現できる。具体的には、辻井重男，久保田一著「わかりやすいデイジタル信号処理」（オーム社）に一連の手法が書かれているので、その説明は省略する。（例えば、１次のＣＲフィルタの離散時間のシステム関数の例が例題５・２に示されている。これを、差分方程式になおすと、図５−１６のようなＦＩＲフィルタとなる）極の存在する２次フィルタは、同様に差分方程式にすると、ＦＩＲフィルタとなる。ＦＩＲはインパルスの応答が有限の長さだけ持続するフィルタである。
【００３８】
このようなデジタルフィルタは、フィルタの演算係数を工夫することによって、アナログ制御では実現できないゲインと位相特性を有するフィルタを実現できる。それらは、必要に応じて実験で決定するのが適当である。図６に巡回型デジタルフィルタ（ＦＩＲ）の一例を示す。（前著の図５・２１を参照）６−１のＺ−１はディレー要素で、回路ではＤＦＦに置き換わり、６−２は係数ａｎ倍する掛け算器、６−３の＋は、加算器である。
【００３９】
この構成を実際にｋ＝３の場合に、８ビットのバイナリデータに対し構成した回路を、図７に示す。６−１をＤＦＦに、６−２を掛け算器に、６−３をアダーに置き換えたものである。次に具体的な回路構成を説明する。信号入力端子７−１００は図１の信号線３７または３８に接続されており、８個のＤＦＦ７−３１のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器７−２３の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３１のＱ出力は、８個のＤＦＦ７−３２のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器７−２４の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３２のＱ出力は８個のＤＦＦ７−３３のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器７−２５の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３３のＱ出力は、掛け算器７−２６の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。掛け算器７−２３の他方の入力端子には、８ビットのレジスタ７−１０の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２４の他方の入力端子には、８ビットのレジスタ７−１１の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２５の他方の入力端子には、８ビットのレジスタ７−１２の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２６の他方の入力端子には、８ビットのレジスタ７−１３の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されている。掛け算器７−２３，７−２４の出力端子はアダー７−１７の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１７の出力端子と掛け算器７−２５の出力端子が、アダー７−１８の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１８の出力端子と掛け算器７−２６の出力端子が、アダー７−１９の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１９の出力端子とインバータ４−３０の出力端子が、アダー７−２２の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、アダー７−２２の出力端子は、ＤＦＦ７−３４のデータ入力端子Ｄに接続されると共に、フィルタ出力端子に接続され、チャンネル毎にそれぞれ、図１に示すラッチ３３または３４の入力端子に接続される。
【００４０】
８ビット構成のＤＦＦ７−３４のＱ出力は、それぞれ８個のＤＦＦ７−３５のＤ入力端子の対応するＭＳＢ〜ＬＳＢのビットの端子に接続されると同時に、掛け算器７−２７の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビットの端子に接続されている。また、８ビット構成のＤＦＦ７−３５のＱ出力は、それぞれ８個のＤＦＦ７−３６のＤ入力端子の対応するＭＳＢ〜ＬＳＢのビットの端子に接続されると同時に、掛け算器７−２８の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビットの端子に接続されている。また、８ビット構成のＤＦＦ７−３６のＱ出力は、掛け算器４−２９の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビットの端子に接続されている。また、掛け算器７−２７の他方の入力端子には、８ビットのレジスタ７−１４の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２８の他方の入力端子には、８ビットのレジスタ７−１５の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２９の他方の入力端子には、８ビットのレジスタ７−１６の出力がビット毎にＭＳＢ〜ＬＳＢまで接続されている。
【００４１】
掛け算器７−２７，７−２８の出力端子はアダー７−２０の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−２０の出力端子と掛け算器７−２９の出力端子が、アダー７−２１の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−２１の出力端子は、８ビットインバータ７−３０の対応するビットの入力端子に接続されている。また、レジスタ７−１０〜７−１６の信号入力端子は、信号線７−３７に接続されており、各々のアドレスに応じたデータが外部より入力できるよう、レジスタ７−１０〜７−１３は、それぞれのアドレス線７−２０１〜７−２０４を用いて設定できる構成となっている。また、レジスタ７−１４〜７ー１６は、それぞれのアドレス線７−２０５〜７−２０７を用いて設定できる構成となっている。またＤＦＦ７−３１〜７−３６のクロック入力端子は端子７−１０１に接続され、外部よりクロック信号が入力される。この端子７−１０１は、図１の端子５０，５１に相当する。
【００４２】
次に動作について説明する。まず、信号線７−３７を用いて、外部より、レジスタ７−１０〜７−１６に、図６におけるａ０〜ａｎ，ｂ１〜ｂｎの係数データをアドレス線７−２０１〜７−２０７を用いて設定し、フィルタに必要な特性を実現できるようにする。信号線７−１０１に周期Ｔのクロック信号を印加することによって、図６に示す周期Ｔのサンプリング周期を有するＦＩＲフィルタのＫ＝３の場合の動作をする。
【００４３】
以上説明したように、本実施例によれば、１個のＤＡ変換器を時分割に制御して、制御に必要な複数の、ＤＡ，ＡＤ変換器を実現しデジタルフィルタ処理可能なフィルタ装置を構成しているので、高価なＤＡ，ＡＤ変換器を独立に複数構成する必要がなくなり、安価で信頼性の高いフィルタ装置を構成することができる。
【００４４】
さらに、オーバーサンプリング方式のＡＤでＡＤ変換器を構成することにより、高価なフラッシュ方式のＡＤ変換器を用いず１個のコンパレータと、ＤＡ変換器を時分割に制御することで、複数のＡＤ変換器を実現しているので、安価なフィルタ装置を構成することができる。また、ＡＤが追随制御となるため、電源等連続して値が変化するようなシステムの制御を用いる場合、フェイルセーフ設計にもなる。
【００４５】
さらにチョッパ方式のコンパレータを用いているので、ダイナミックレンジの大きいかつ誤動作の少ないコンパレータを、デジタルＬＳＩの中に１チップで構成可能となる。
【００４６】
さらにオーバーサンプリング方式のＡＤ変換器を１ビット方式のものを採用することによりハード設計が非常に簡単となり、かつ、ハード回路を小さくできる。
【００４７】
（実施例２）
図８に実施例２の構成を示す。具体的には、実施例１におけるＵ／Ｄ制御回路２０，２１に、制御信号端子５−１，５−２が付加されただけで、他の回路は実施例１と同じなのでＵ／Ｄ制御回路以外の回路の説明を省略する。
【００４８】
図９にＵ／Ｄ制御回路２０−１，２１−２の詳細を示す。実施例１に対し、９−１〜９−４の回路が付加されているのでその変更点の回路と動作を説明する。９−２，９−３はアナログスイッチで、９−１はインバータであり、インバータ９−１の入力端子とアナログスイッチ９−３のコントロール端子が制御端子９−４に接続されている。インバータ９−１の出力端子がアナログスイッチ９−２のコントロール端子に接続されている。アナログスイッチ９−２の一方の入出力端子はＤＦＦ８０のＤ入力端子に接続され、他方の入出力端子はＤＦＦ８１のＤ入力端子に接続されている。また、アナログスイッチ９−３の一方の入出力端子はＤＦＦ８０のＱ出力端子に接続され、他方の入出力端子はＤＦＦ８１のＤ入力端子に接続されている。また制御端子９−４が信号線５−１または５−２（図８参照）に接続されている。
【００４９】
次に動作について説明する。制御端子９−４にＨレベルの信号が加わっているときは、アナログスイッチ９−２がオフ、アナログスイッチ９−３がオンとなり、実施例１と同じ動作をする。制御端子９−４にＬレベルの信号が加わっているときは、アナログスイッチ９−２がオン、アナログスイッチ９−３がオフとなり、実施例１と若干動作が異なるようになる。すなわち、ちょうどＤＦＦ８０が除去され、入力端子７０または７２に加わる信号がＤＦＦ８１のＤ入力端子に加わることから、実施例１に対してＤＦＦ８０によるディレーなしに積分動作されるようになり、応答性が良くなる。それ以外の動作は実施例１と同じである。
【００５０】
すなわち、オーバーサンプリング方式のＡＤ変換器における積分回路に相当するＵＤ制御回路の制御方式を必要に応じて変更することを可能にしたので、フィードバック制御条件の変化に応じてこの制御処理を変更し最適処理を実行可能となる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、安価で信頼性の高いフィルタ装置を得ることができる。
【図面の簡単な説明】
【図１】 実施例１の構成を示すブロック図
【図２】 ｎ回路構成のアナログスイッチを示す図
【図３】 コンパレータの内部回路を示す図
【図４】 Ｕ／Ｄ制御回路の回路図
【図５】 実施例１のタイムチャート
【図６】 巡回形デジタルフィルタの直接形構成を示す図
【図７】 ｋ＝３の場合のデジタルフィルタの回路例を示す図
【図８】 実施例２の構成を示す図
【図９】 Ｕ／Ｄ制御回路の回路図
【符号の説明】
２４ ＤＡ変換器
３５，３６ フィルタ回路
【発明の属する技術分野】
本発明は、電子複写装置等の電源制御におけるフィードバック制御に好適なフィルタ装置に関するものである。
【０００２】
【従来の技術】
従来、前述のようなフィードバック制御にはアナログフィルタを用いていた。
【０００３】
【発明が解決しようとする課題】
アナログフィルタは、比較的安価で構成できるが、各素子のばらつきや温度変動，経年変動などがあるため、ローコストで信頼性の高い設計が難しかった。
【０００４】
また、デジタルフィルタでは、一般的なＤＳＰ装置を用いれば容易に信頼性の高い安定なフィルタを構成できるが、あまりにも高価であり、かつ設計も非常に難しいという問題があった。特に入出力に用いるＤ／Ａ，Ａ／Ｄ変換器は、回路規模が大きくなりコスト高になる原因であった。特に、フィードバックループなどの連続量のデジタル処理に汎用のＤ／Ａ，Ａ／Ｄ変換器はオーバスペックとなる無駄があった。又、電源ではスイッチングノイズによる耐ノイズ設計が難しかった。
【０００５】
本発明は、このような状況のもとでなされたもので、安価で信頼性の高いフィルタ装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明では、フィルタ装置を次の（１）のとおりに構成する。
（１）デジタル信号をアナログ信号に変換するＤＡ変換器と、
装置の入力端から入力されたアナログ信号と前記ＤＡ変換器の出力信号を比較するチョッパ方式のコンパレータと、
前記コンパレータの出力信号が連続して同じ値のときにカウンタ値のアップまたはダウンを制御するアップダウン制御回路と、
前記アップダウン制御回路の出力信号によりカウンタ値がアップまたはダウンするアップダウンカウンタと、
前記アップダウンカウンタの出力信号を時分割で前記ＤＡ変換器に出力する第一の時分割回路と、
前記アップダウンカウンタの出力信号をフィルタ処理するフィルタ処理回路と、
前記フィルタ処理回路の出力信号を時分割で前記ＤＡ変換器に出力する第二の時分割回路と、
前記ＤＡ変換器の出力信号をサンプルホールドして装置の出力端に出力するサンプルホールド回路と、
を備えたフィルタ装置。
【００１３】
【発明の実施の形態】
以下本発明の実施の形態を“２チャンネルのフィルタ装置”により詳しく説明する。本発明は、これに限らず、１チャンネル或は３以上の複数チャンネルの形で実施することができる。
【００１４】
【実施例】
（実施例１）
図１は、実施例１である“２チャンネルのフィルタ装置”の構成を示すブロック図である。
【００１５】
図１において、１，２はそれぞれ、チャンネル１，２のフィルタ装置の入力端子、３〜９はアナログスイッチで、３，４は１ビット回路構成であり、５〜９はｎビット回路構成になっている。
【００１６】
１０〜１６はアナログスイッチ３〜９の制御入力端子、１７はオーバサンプリング方式のＡＤ変換に供するコンパレータ、１８，１９はその比較結果をラッチするＤタイプフリップフロップ（以下ＤＦＦと記す）であり、コンパレータ１７の比較結果出力がＤＤＦ１８，１９のＤ入力端子に供給され、ＤＦＦ１８，１９のＱ出力端子はそれぞれＵ／Ｄ制御回路２０，２１の入力端子に接続され、Ｕ／Ｄ制御回路２０，２１の出力端子７１，７３はｎビットのＵ／Ｄカウンタ２２，２３のＵ／Ｄ入力端子に接続されている。Ｕ／Ｄカウンタ２２，２３のデジタルカウント出力端子がそれぞれｎビットの信号線３７，３８に接続され、信号線３７はアナログスイッチ８のｎビットの組の入力端子の一端に対応するビット毎に接続されると同時にデジタルフィルタ処理回路３５のｎビットの入力端子の対応するビット毎に接続されている。ｎビットの信号線３８はアナログスイッチ９のｎビットの組の入力端子の一端に対応するビット毎に接続されると同時にデジタルフィルタ処理回路３６のｎビットの入力端子の対応するビットに接続されている。デジタルフィルタ処理回路３５，３６のｎビットの出力端子はｎビットのＤＦＦからなるラッチ３３，３４のｄ入力端子にそれぞれ対応するビット毎に接続され、ラッチ３３，３４のｎ個のＱ出力端子はそれぞれ、アナログスイッチ６，７のｎビットの組の入力端子の対応するビット毎に接続されている。アナログスイッチ６〜９の他端の出力端子はＤ／Ａ変換器２４のｎビットのデジタル入力端子に対応するビット毎にそれぞれ共通に接続されている。
【００１７】
Ｄ／Ａ変換器２４のアナログ出力端子はアナログスイッチ５，２５，２６の一方の端子に接続され、アナログスイッチ５，２５，２６の他方の端子は、それぞれ、コンパレータ１７の−信号入力端子、他端が接地されているサンプルホールド用コンデンサ３０の一端が接続している、オペアンプ３２の＋信号入力端子、他端が接地されているサンプルホールド用コンデンサ２９の一端が接続している、オペアンプ３１の＋信号入力端子にそれぞれ接続されている。オペアンプ３１，３２の信号出力端子はそれぞれその−信号入力端子に接続され、同時に、信号出力端子３９，４０に接続されている。
【００１８】
また、アナログスイッチ３〜９および、アナログスイッチ２５，２６の制御入力端子は、それぞれ、１０〜１６、および、２７，２８で示され、それぞれの端子には図５のタイムチャートに示す信号が印加されている。また、ＤＦＦ１８，１９，３３，３４の制御信号入力端子は、それぞれ４３，４４，４１，４２で示され、これらの端子にも図５に示す信号が印加されている。また、コンパレータ１７の制御信号入力端子は４７で、Ｕ／Ｄ制御回路２０，２１、Ｕ／Ｄカウンタ２２，２３の制御信号入力端子はそれぞれ４８，４９、４５，４６で示される。制御信号入力端子４５，４６はそれぞれＡＮＤゲート８３，８４の出力端子に接続され、ＡＮＤゲート８３，８４の一方の入力端子には制御端子４５−２，４６−２が接続されている。これらの端子４７，４８，４９，４５−２，４６−２も図５のタイムチャートに示す信号が印加される。なお、ＡＮＤゲート８３，８４の他方の入力端子はそれぞれ、Ｕ／Ｄ制御回路２０，２１の制御出力端子７４，７５に接続されている。デジタルフィルタ処理回路３５，３６の制御入力端子は、それぞれ５０，５１で示され、それぞれの端子には図５に示す信号が印加されている。同時に５０，５１には７−３７のバスが接続されている。
【００１９】
次に動作に関して説明する。
【００２０】
チャンネル１は、素子３，５，１７，１８，２０，２２，８，２４，８３により、入力端子１より入力されるアナログ信号がオーバサンプリング方式によりＡＤ変換される。同様にチャンネル２は、素子４，５，１７，１９，２１，２３，９，２４，８４により、入力端子２より入力されるアナログ信号はオーバサンプリング方式によりＡＤ変換される。
【００２１】
次にその動作を詳細に説明する。先ずチャンネル１に入力されるアナログ信号に対する動作を説明する。素子３，５，１７，１８，２０，２２，８の制御入力端子１０，１２，４７，４３，４８，４５，１５にはそれぞれ、図５に示す信号が入力される。
【００２２】
この動作の詳細は次のとおりである。すなわち、入力端子１に入力されるアナログ信号は、アナログスイッチ３が信号２のＨのタイミングでオンとなり、コンパレータ７の＋入力端子に入力され、コンパレータ１７はその＋端子の電圧とその直前に信号１がＨのときに−入力端子に加わったアナログ電圧との比較結果をその出力端子に出力するように動作する。当該−端子には信号１３がＨのタイミングでＤ／Ａ変換器２４のアナログ信号が印加される。すなわち、信号１がオンのタイミングでアナログスイッチ８，５もオンとなり、その結果、Ｕ／Ｄカウンタ２２のデジタル出力値がＤ／Ａ変換器２４のデジタル入力端子に入力され、そのデジタル値でアナログ変換されたアナログ電圧がコンパレータ１７の−入力端子に印加され、その値と、入力端子１に入力されたアナログ信号の大小の比較がなされた結果が信号３が立ち上がるときまでにコンパレータ１７の出力端に出力され、信号３の立ち上がりタイミングでＤＦＦ１８のＱ出力にその結果がラッチされる。
【００２３】
そしてその結果と、それ以前のラッチ結果をもとにＵ／Ｄ制御情報を生成するＵ／Ｄ制御回路２０の生成情報が、信号３の立ち下がりタイミングでＵ／Ｄ制御回路２０の制御出力端子７４，７１にラッチされ、Ｕ／Ｄカウンタ２２のＵ／Ｄ制御入力端子に入力されその信号は信号１４の立ち上がりでＵ／Ｄカウンタ２２のＵ／Ｄ情報としてＵ／Ｄカウンタ２２にデジタル情報として取り込まれる。その場合、制御出力端子７４がＨのときＵ／Ｄ制御回路２０の出力端子７１の出力端子がＨのときにはＵ／Ｄカウンタ２２は１アップし、出力信号がＬだと１ダウンするようにＵ／Ｄカウンタ２２は動作する。また出力信号がＬのときでもＵ／Ｄカウンタ２２の出力値が０であるときにはその値を保つよう制御される。また、制御出力端子７４がＬのときは、Ｕ／Ｄカウンタ２２のＵ／Ｄ動作は禁止され、それ以前のＵ／Ｄカウンタ２２のカウンタ値を保つよう制御される。
【００２４】
そして、信号１４の立ち上がりのタイミングで増減または、その前のカウント値を保持したＵ／Ｄカウンタ２２のデジタルカウント値が、次に信号１がＨになるタイミングで再び、Ｄ／Ａ変換器２４のデジタル入力端子に印加され、以上で述べたのと同じ動作を繰り返す。
【００２５】
チャンネル２に入力されるアナログ信号に対しても、チャンネル１の制御と同様に、タイミングが考慮されており、問題なく同様に制御される。すなわち、４，５，１７，１９，２１，２３，９の制御入力端子１１，１２，４７，４４，４９，４６，１６にもそれぞれ、図５に示す信号が入力される。
【００２６】
すなわち、入力端子２に入力されるアナログ信号は、アナログスイッチ４が信号５のＨのタイミングでオンとなり、コンパレータ１７の＋入力端子に入力され、コンパレータ１７はその＋端子とその直前に信号４がＨのときに−入力端子に加わったアナログ電圧との比較結果をその出力端子に出力するように動作する。当該−端子には信号１３がＨのタイミングでＤ／Ａ変換器２４のアナログ信号が印加される。すなわち、信号４がＨのタイミングでアナログスイッチ９，５もオンとなり、その結果Ｕ／Ｄカウンタ２３のデジタル出力値がＤ／Ａ変換器２４のデジタル入力端子に入力され、そのデジタル値でアナログ変換されたアナログ電圧がコンパレータ１７の−入力端子に印加され、その値と、入力端子２に入力されたアナログ信号の大小の比較がなされた結果が、信号６が立ち上がるときまでにコンパレータ１７の出力端に出力され、信号６の立ち上がりタイミングでＤＦＦ１９のＱ出力にその結果がラッチされる。
【００２７】
そしてその結果と、それ以前のラッチ結果をもとにＵ／Ｄ制御情報を生成するＵ／Ｄ制御回路２１の生成情報が、信号６の立ち下がりタイミングでＵ／Ｄ制御回路２１の出力端子７５，７３にラッチされ、Ｕ／Ｄカウンタ２３のＵ／Ｄ制御入力端子に入力され、その信号は信号１５の立ち上がりでＵ／Ｄカウンタ２３のＵ／Ｄ情報としてＵ／Ｄカウンタ２３にデジタル情報として取り込まれる。その場合、制御入力端子４６がＨのとき、Ｕ／Ｄ制御回路２１の出力端子７３の出力信号がＨのときにはＵ／Ｄカウンタ２３は１アップし、出力信号がＬだと１ダウンするようにＵ／Ｄカウンタ２３は動作する。また出力信号がＬのときでもＵ／Ｄカウンタ２３の出力値が０であるときにはその値を保つよう制御される。また、制御入力端子４６がＬのときは、Ｕ／Ｄカウンタ２３のＵ／Ｄカウンタ２３のＵ／Ｄ動作は禁止され、それ以前のＵ／Ｄカウンタ２３のカウンタ値を保つよう制御される。
【００２８】
そして、信号１５の立ち上がりのタイミングで増減または、その前のカウント値を保持したＵ／Ｄカウンタ２３のデジタルカウント値が、次に信号４がＨになるタイミングで再び、Ｄ／Ａ変換器２４のデジタル入力端子に印加され、以上で述べたのと同じ動作を繰り返す。
【００２９】
この結果、図５のタイムチャートの制御クロックが、入力端子１，２に入力されるアナログ信号の変化に対してサンプリングを満たすクロックより、１０分に大きなクロックレート（たとえば１０倍程度）を満足する場合、１，２の各チャンネルは、それぞれ、入力端子１のアナログ値＝信号線３７のデジタル値、入力端子２のアナログ値＝信号線３８のデジタル値となるよう、定常状態では常に制御される。
【００３０】
言い換えれば、３７線上に入力端子１の電圧のデジタル変換値が常時出力され、３８線上に入力端子２の電圧のデジタル変換値が常時出力されるよう時分割に制御されるわけである。
【００３１】
次にフィルタ処理、およびアナログ出力回路の動作に関して説明する。信号線３７はフィルタ処理回路３５に信号９の立ち上がりのタイミングでサンプリングされ、その演算結果がラッチ３３に信号９の立ち下がりタイミングでラッチされる。そのラッチ３３のラッチ信号が信号１０がＨのタイミングでＤ／Ａ変換器２４のデジタル入力端子に印加される。そしてそれと同じタイミングでアナログスイッチ２６もオンし、コンデンサ２９にＤ／Ａ変換器２４でＤ／Ａ変換されたラッチ３３のデジタル値に相当するアナログ電圧がサンプルホールドされる。そして、その電圧がオペアンプ３１でバッファされ出力端子３９に出力される。同様に信号線３８はフィルタ処理回路３６に信号１２の立ち上がりのタイミングでサンプリングされ、その演算結果がラッチ３４に信号１２の立ち下がりタイミングでラッチされる。そのラッチ３４のラッチ信号が信号７がＨのタイミングでＤ／Ａ変換器２４のデジタル入力端子に印加される。そしてそれと同じタイミングでアナログスイッチ２５もオンし、コンデンサ３０にＤ／Ａ変換器２４でＤ／Ａ変換されたラッチ３４のデジタル値に相当するアナログ電圧がサンプルホールドされる。そして、その電圧がオペアンプ３２でバッファされ出力端子４０に出力される。
【００３２】
次にコンパレータ１７の構成と動作に関して説明する。図３にその内部回路を示す。回路はインバータ６１，６２、コンデンサ６３−１，６３−２、アナログスイッチ６４、抵抗６５，６６で構成されている。コンパレータ１７の＋入力端子６７と、−入力端子６８とは、内部で接続され、コンデンサ６３−１の一端子に接続されている。コンデンサ６３−１の他端子はインバータ６１の入力端子およびトランスファーゲート（アナログスイッチ６４）の一端子に接続され、トランスファーゲート６４の他端子は抵抗６５の一端子に接続され抵抗６５の他端子はインバータ６１の出力端子とコンデンサ６３−２の一端子に接続され、コンデンサ６３−２の他端子はインバータ６２の入力端子と抵抗６６の一端子に接続されている。インバータ６２の出力端子が、抵抗６６の他端子および出力端子６０に接続されている。また、４７はトランスファーゲート６４のコントロール端子であり、信号１３が印加される。
【００３３】
次に動作について説明する。コンパレータ１７の−入力端子６８にＨが入るタイミングは、信号１３がＨのタイミングであり、このときアナログスイッチ３，１１はオフであり、アナログスイッチ６４はオンとなる。−入力端子に加わるアナログ電圧をＶｒｅｆとし、インバータ６１の入力電圧をＶｉｎＢ、出力端子をＶｏｕｔＢとすると、この条件下でＶｉｎＢ＝ＶｏｕｔＢとなっており、この電圧が通常インバータの反転電圧に相当し、それを、Ｖｔｈとすると、コンデンサ６３−１にはＶｒｅｆ−Ｖｔｈの電荷が蓄積する。そして次のタイミングで、信号１３がＬとなり、信号２、または５がＨとなるタイミングに、アナログスイッチ５，６４がオフとなり、入力端子１、または２が入力端子６７に接続する。入力端子１、または２の入力電圧をＶｉｎとすると、インバータ６１の入力端子にはＶｉｎＢ＝Ｖｉｎ−Ｖｒｅｆ＋Ｖｔｈの電圧がかかり、Ｖｉｎ＞Ｖｒｅｆであればインバータ６１の出力はＬとなり、Ｖｉｎ＜Ｖｒｅｆであればインバータ６１の出力はＨとなり、ＶｉｎとＶｒｅｆの比較が可能となる。このインバータ６１の出力がコンデンサ６３−２を通じてインバータ６２と抵抗６６で構成されるアンプで反転増幅され、コンパレータ１７の出力に接続している信号線６０上には、Ｖｉｎ＞ＶｒｅｆであればＨが出力され、Ｖｉｎ＜Ｖｒｅｆであれば出力はＬが出力されるように動作する。このようなコンパレータを用いることにより、ＣＭＯＳでのデジタルＩＣ上でも、ノイズで誤動作しない、かつ、入力電圧のダイナミックレンジの広くとれるコンパレータを実現できる。
【００３４】
次にＵ／Ｄ制御回路２０，２１に関して説明する。図４にその内部の詳細図を示す。図示のように、Ｕ／Ｄ制御回路２０または２１は、ＤＦＦ８０，８１とエクスクルーシブＮＯＲ回路８２より構成されており、４８または４９のクロック入力端子がＤＦＦ８０，８１のクロック入力端子に接続される。ＤＦＦ８０のＤ入力端子が、Ｕ／Ｄ制御回路２０，２１の信号入力端子７０，７２に相当する。ＤＦＦ８０のＱ出力がＤＦＦ８１のＤ入力端子とエクスクルーシブＮＯＲ回路８２の一方の入力端子に接続されており、ＤＦＦ８１のＱ出力端子はエクスクルーシブＮＯＲ回路８２の他の入力端子に接続され、この端子がＵ／Ｄ制御回路２０，２１のＵＤ信号出力端子７１，７３に相当する。エクスクルーシブＮＯＲ回路８２の出力端子はＵＤカウンタ制御出力端子７４，７５に相当する。
【００３５】
次に動作について説明する。信号入力端子７０または７２に入力されたＵＤ信号は、クロック入力端子４８，４９に入力される信号の立ち下がり毎にＤＦＦ８０のＱ出力にラッチされ、またこのラッチされた信号はさらにクロック入力端子４８，４９に入力される信号の立ち下がり毎にＤＦＦ８１のＱ出力となるように制御される。この結果エクスクルーシブＮＯＲ回路８２の出力端子には、コンパレータ１７で比較判定された比較結果が連続２回以上同じであるときＨレベルとなり、そうでないときＬとなるよう動作する。
【００３６】
この結果、比較結果が、ＨＬＨＬと順次に符号反転するような制御条件では、Ｕ／Ｄカウンタ２２，２３のカウント値の増減制御がＡＮＤゲート８３，８４により禁止され、一定値を保つようになり、比較結果が、ＨＨＨＨやＬＬＬＬ等と順次に符号反転しないような制御条件では、Ｕ／Ｄカウンタ２２，２３のカウント値の増減制御がＡＮＤゲート８３，８４により禁止されないため、ＵＤカウンタ値がコンパレータ１７の比較結果に追随して変化し、結果としてＡ／Ｄ変換結果が（変換されたデジタル値が）滑らかに変化するよう（見かけ上、積分動作のように）に動作する。
【００３７】
次に、フィルタ回路３５，３６に関して説明する。基本は、アナログフィルタの伝達関数に関する離散時間でのシステムの伝達関数を実現することであり、それより、差分方程式でデジタルフィルタを実現できる。具体的には、辻井重男，久保田一著「わかりやすいデイジタル信号処理」（オーム社）に一連の手法が書かれているので、その説明は省略する。（例えば、１次のＣＲフィルタの離散時間のシステム関数の例が例題５・２に示されている。これを、差分方程式になおすと、図５−１６のようなＦＩＲフィルタとなる）極の存在する２次フィルタは、同様に差分方程式にすると、ＦＩＲフィルタとなる。ＦＩＲはインパルスの応答が有限の長さだけ持続するフィルタである。
【００３８】
このようなデジタルフィルタは、フィルタの演算係数を工夫することによって、アナログ制御では実現できないゲインと位相特性を有するフィルタを実現できる。それらは、必要に応じて実験で決定するのが適当である。図６に巡回型デジタルフィルタ（ＦＩＲ）の一例を示す。（前著の図５・２１を参照）６−１のＺ−１はディレー要素で、回路ではＤＦＦに置き換わり、６−２は係数ａｎ倍する掛け算器、６−３の＋は、加算器である。
【００３９】
この構成を実際にｋ＝３の場合に、８ビットのバイナリデータに対し構成した回路を、図７に示す。６−１をＤＦＦに、６−２を掛け算器に、６−３をアダーに置き換えたものである。次に具体的な回路構成を説明する。信号入力端子７−１００は図１の信号線３７または３８に接続されており、８個のＤＦＦ７−３１のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器７−２３の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３１のＱ出力は、８個のＤＦＦ７−３２のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器７−２４の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３２のＱ出力は８個のＤＦＦ７−３３のＤ入力端子にそれぞれＭＳＢ〜ＬＳＢ毎接続されると同時に、掛け算器７−２５の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。また、ＤＦＦ７−３３のＱ出力は、掛け算器７−２６の一方の８入力にそれぞれＭＳＢ〜ＬＳＢ毎に接続されている。掛け算器７−２３の他方の入力端子には、８ビットのレジスタ７−１０の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２４の他方の入力端子には、８ビットのレジスタ７−１１の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２５の他方の入力端子には、８ビットのレジスタ７−１２の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２６の他方の入力端子には、８ビットのレジスタ７−１３の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されている。掛け算器７−２３，７−２４の出力端子はアダー７−１７の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１７の出力端子と掛け算器７−２５の出力端子が、アダー７−１８の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１８の出力端子と掛け算器７−２６の出力端子が、アダー７−１９の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−１９の出力端子とインバータ４−３０の出力端子が、アダー７−２２の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、アダー７−２２の出力端子は、ＤＦＦ７−３４のデータ入力端子Ｄに接続されると共に、フィルタ出力端子に接続され、チャンネル毎にそれぞれ、図１に示すラッチ３３または３４の入力端子に接続される。
【００４０】
８ビット構成のＤＦＦ７−３４のＱ出力は、それぞれ８個のＤＦＦ７−３５のＤ入力端子の対応するＭＳＢ〜ＬＳＢのビットの端子に接続されると同時に、掛け算器７−２７の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビットの端子に接続されている。また、８ビット構成のＤＦＦ７−３５のＱ出力は、それぞれ８個のＤＦＦ７−３６のＤ入力端子の対応するＭＳＢ〜ＬＳＢのビットの端子に接続されると同時に、掛け算器７−２８の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビットの端子に接続されている。また、８ビット構成のＤＦＦ７−３６のＱ出力は、掛け算器４−２９の一方の８入力のそれぞれ対応するＭＳＢ〜ＬＳＢのビットの端子に接続されている。また、掛け算器７−２７の他方の入力端子には、８ビットのレジスタ７−１４の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２８の他方の入力端子には、８ビットのレジスタ７−１５の出力端子がビット毎にＭＳＢ〜ＬＳＢまで接続されていて、掛け算器７−２９の他方の入力端子には、８ビットのレジスタ７−１６の出力がビット毎にＭＳＢ〜ＬＳＢまで接続されている。
【００４１】
掛け算器７−２７，７−２８の出力端子はアダー７−２０の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−２０の出力端子と掛け算器７−２９の出力端子が、アダー７−２１の２組の入力端子にそれぞれＭＳＢ〜ＬＳＢに対応して入力され、そのアダー７−２１の出力端子は、８ビットインバータ７−３０の対応するビットの入力端子に接続されている。また、レジスタ７−１０〜７−１６の信号入力端子は、信号線７−３７に接続されており、各々のアドレスに応じたデータが外部より入力できるよう、レジスタ７−１０〜７−１３は、それぞれのアドレス線７−２０１〜７−２０４を用いて設定できる構成となっている。また、レジスタ７−１４〜７ー１６は、それぞれのアドレス線７−２０５〜７−２０７を用いて設定できる構成となっている。またＤＦＦ７−３１〜７−３６のクロック入力端子は端子７−１０１に接続され、外部よりクロック信号が入力される。この端子７−１０１は、図１の端子５０，５１に相当する。
【００４２】
次に動作について説明する。まず、信号線７−３７を用いて、外部より、レジスタ７−１０〜７−１６に、図６におけるａ０〜ａｎ，ｂ１〜ｂｎの係数データをアドレス線７−２０１〜７−２０７を用いて設定し、フィルタに必要な特性を実現できるようにする。信号線７−１０１に周期Ｔのクロック信号を印加することによって、図６に示す周期Ｔのサンプリング周期を有するＦＩＲフィルタのＫ＝３の場合の動作をする。
【００４３】
以上説明したように、本実施例によれば、１個のＤＡ変換器を時分割に制御して、制御に必要な複数の、ＤＡ，ＡＤ変換器を実現しデジタルフィルタ処理可能なフィルタ装置を構成しているので、高価なＤＡ，ＡＤ変換器を独立に複数構成する必要がなくなり、安価で信頼性の高いフィルタ装置を構成することができる。
【００４４】
さらに、オーバーサンプリング方式のＡＤでＡＤ変換器を構成することにより、高価なフラッシュ方式のＡＤ変換器を用いず１個のコンパレータと、ＤＡ変換器を時分割に制御することで、複数のＡＤ変換器を実現しているので、安価なフィルタ装置を構成することができる。また、ＡＤが追随制御となるため、電源等連続して値が変化するようなシステムの制御を用いる場合、フェイルセーフ設計にもなる。
【００４５】
さらにチョッパ方式のコンパレータを用いているので、ダイナミックレンジの大きいかつ誤動作の少ないコンパレータを、デジタルＬＳＩの中に１チップで構成可能となる。
【００４６】
さらにオーバーサンプリング方式のＡＤ変換器を１ビット方式のものを採用することによりハード設計が非常に簡単となり、かつ、ハード回路を小さくできる。
【００４７】
（実施例２）
図８に実施例２の構成を示す。具体的には、実施例１におけるＵ／Ｄ制御回路２０，２１に、制御信号端子５−１，５−２が付加されただけで、他の回路は実施例１と同じなのでＵ／Ｄ制御回路以外の回路の説明を省略する。
【００４８】
図９にＵ／Ｄ制御回路２０−１，２１−２の詳細を示す。実施例１に対し、９−１〜９−４の回路が付加されているのでその変更点の回路と動作を説明する。９−２，９−３はアナログスイッチで、９−１はインバータであり、インバータ９−１の入力端子とアナログスイッチ９−３のコントロール端子が制御端子９−４に接続されている。インバータ９−１の出力端子がアナログスイッチ９−２のコントロール端子に接続されている。アナログスイッチ９−２の一方の入出力端子はＤＦＦ８０のＤ入力端子に接続され、他方の入出力端子はＤＦＦ８１のＤ入力端子に接続されている。また、アナログスイッチ９−３の一方の入出力端子はＤＦＦ８０のＱ出力端子に接続され、他方の入出力端子はＤＦＦ８１のＤ入力端子に接続されている。また制御端子９−４が信号線５−１または５−２（図８参照）に接続されている。
【００４９】
次に動作について説明する。制御端子９−４にＨレベルの信号が加わっているときは、アナログスイッチ９−２がオフ、アナログスイッチ９−３がオンとなり、実施例１と同じ動作をする。制御端子９−４にＬレベルの信号が加わっているときは、アナログスイッチ９−２がオン、アナログスイッチ９−３がオフとなり、実施例１と若干動作が異なるようになる。すなわち、ちょうどＤＦＦ８０が除去され、入力端子７０または７２に加わる信号がＤＦＦ８１のＤ入力端子に加わることから、実施例１に対してＤＦＦ８０によるディレーなしに積分動作されるようになり、応答性が良くなる。それ以外の動作は実施例１と同じである。
【００５０】
すなわち、オーバーサンプリング方式のＡＤ変換器における積分回路に相当するＵＤ制御回路の制御方式を必要に応じて変更することを可能にしたので、フィードバック制御条件の変化に応じてこの制御処理を変更し最適処理を実行可能となる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、安価で信頼性の高いフィルタ装置を得ることができる。
【図面の簡単な説明】
【図１】 実施例１の構成を示すブロック図
【図２】 ｎ回路構成のアナログスイッチを示す図
【図３】 コンパレータの内部回路を示す図
【図４】 Ｕ／Ｄ制御回路の回路図
【図５】 実施例１のタイムチャート
【図６】 巡回形デジタルフィルタの直接形構成を示す図
【図７】 ｋ＝３の場合のデジタルフィルタの回路例を示す図
【図８】 実施例２の構成を示す図
【図９】 Ｕ／Ｄ制御回路の回路図
【符号の説明】
２４ ＤＡ変換器
３５，３６ フィルタ回路
Claims (2)
- デジタル信号をアナログ信号に変換するＤＡ変換器と、
装置の入力端から入力されたアナログ信号と前記ＤＡ変換器の出力信号を比較するチョッパ方式のコンパレータと、
前記コンパレータの出力信号が連続して同じ値のときにカウンタ値のアップまたはダウンを制御するアップダウン制御回路と、
前記アップダウン制御回路の出力信号によりカウンタ値がアップまたはダウンするアップダウンカウンタと、
前記アップダウンカウンタの出力信号を時分割で前記ＤＡ変換器に出力する第一の時分割回路と、
前記アップダウンカウンタの出力信号をフィルタ処理するフィルタ処理回路と、
前記フィルタ処理回路の出力信号を時分割で前記ＤＡ変換器に出力する第二の時分割回路と、
前記ＤＡ変換器の出力信号をサンプルホールドして装置の出力端に出力するサンプルホールド回路と、
を備えたことを特徴とするフィルタ装置。 - 請求項１に記載のフィルタ装置において、前記アップダウンカウンタは、前記アップダウン制御回路の出力信号に応じてカウンタ値が１アップ或いは１ダウンすることを特徴とするフィルタ装置。
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