JPH10304135A - Ａ／ｄ変換データ時分割伝送回路 - Google Patents
Ａ／ｄ変換データ時分割伝送回路Info
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- JPH10304135A JPH10304135A JP9111579A JP11157997A JPH10304135A JP H10304135 A JPH10304135 A JP H10304135A JP 9111579 A JP9111579 A JP 9111579A JP 11157997 A JP11157997 A JP 11157997A JP H10304135 A JPH10304135 A JP H10304135A
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Abstract
(57)【要約】
【課題】バスラインを共通にでき、かつノイズが発生せ
ず変換誤差が抑制されるＡ／Ｄ変換データ時分割伝送回
路を提供する。 【解決手段】画像信号をクロックパルスｃｋ１の立上り
に基づいてデジタルデータに変換開始するＡ／Ｄ変換器
１１ｏ、…、１３ｏと、画像信号をクロックパルスｃｋ
２の立上りに基づいてデジタルデータに変換開始するＡ
／Ｄ変換器１１ｅ、…、１３ｅと、Ａ／Ｄ変換器１１
ｏ、…、１３ｏにより変換されたデジタルデータをクロ
ックパルスｃｋ１の立上りでラッチしアウトプットイネ
ーブルパルスＯＥ１、…、ＯＥ３によってラッチデータ
をバスライン２５へ送出するラッチ回路２１ｏ、…、２
３ｏと、Ａ／Ｄ変換器１１ｅ、…、１３ｅにより変換さ
れたデジタルデータをクロックパルスｃｋ２の立上りで
ラッチしアウトプットイネーブルパルスＯＥ４、…、Ｏ
Ｅ６によってラッチデータをバスライン２５へ送出する
ラッチ回路２１ｅ、…、２３ｅとを備えた。
ず変換誤差が抑制されるＡ／Ｄ変換データ時分割伝送回
路を提供する。 【解決手段】画像信号をクロックパルスｃｋ１の立上り
に基づいてデジタルデータに変換開始するＡ／Ｄ変換器
１１ｏ、…、１３ｏと、画像信号をクロックパルスｃｋ
２の立上りに基づいてデジタルデータに変換開始するＡ
／Ｄ変換器１１ｅ、…、１３ｅと、Ａ／Ｄ変換器１１
ｏ、…、１３ｏにより変換されたデジタルデータをクロ
ックパルスｃｋ１の立上りでラッチしアウトプットイネ
ーブルパルスＯＥ１、…、ＯＥ３によってラッチデータ
をバスライン２５へ送出するラッチ回路２１ｏ、…、２
３ｏと、Ａ／Ｄ変換器１１ｅ、…、１３ｅにより変換さ
れたデジタルデータをクロックパルスｃｋ２の立上りで
ラッチしアウトプットイネーブルパルスＯＥ４、…、Ｏ
Ｅ６によってラッチデータをバスライン２５へ送出する
ラッチ回路２１ｅ、…、２３ｅとを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は画像信号処理回路に
用いるＡ／Ｄ変換データ時分割伝送回路に関し、さらに
詳細には原稿画像からリニアイメージセンサによって読
み取った画像情報をＡ／Ｄ変換したデジタル信号を時分
割伝送するＡ／Ｄ変換データ時分割伝送回路に関する。
用いるＡ／Ｄ変換データ時分割伝送回路に関し、さらに
詳細には原稿画像からリニアイメージセンサによって読
み取った画像情報をＡ／Ｄ変換したデジタル信号を時分
割伝送するＡ／Ｄ変換データ時分割伝送回路に関する。
【０００２】
【従来の技術】透過型の原稿画像、もしくは反射型の原
稿画像から読み取るカラー画像読み取り装置は、原稿台
に載せられた原稿に光を照射することにより、原稿に担
持された画像情報を含む光を、結像（集光）光学系に導
いた後、３色分解プリズム等の３色分解光学系に供給
し、３色分解プリズムＲ、Ｇ、Ｂ用各光線の出射面に一
体的に取り付けられたＲ、Ｇ、Ｂ用各リニアイメージセ
ンサで光学的に読み取るように構成されている。
稿画像から読み取るカラー画像読み取り装置は、原稿台
に載せられた原稿に光を照射することにより、原稿に担
持された画像情報を含む光を、結像（集光）光学系に導
いた後、３色分解プリズム等の３色分解光学系に供給
し、３色分解プリズムＲ、Ｇ、Ｂ用各光線の出射面に一
体的に取り付けられたＲ、Ｇ、Ｂ用各リニアイメージセ
ンサで光学的に読み取るように構成されている。
【０００３】この場合、各リニアイメージセンサにより
原稿を主走査方向に読み取ると共に、原稿を主走査方向
と直交する副走査方向に相対的に移送することで、Ｒ、
Ｇ、Ｂ各色について２次元的な画像情報を得ることがで
きる。このようにして得たＲ、Ｇ、Ｂ各色についての２
次元的な画像情報をＡ／Ｄ変換して画像信号処理回路に
伝送して画像処理することが行われる。
原稿を主走査方向に読み取ると共に、原稿を主走査方向
と直交する副走査方向に相対的に移送することで、Ｒ、
Ｇ、Ｂ各色について２次元的な画像情報を得ることがで
きる。このようにして得たＲ、Ｇ、Ｂ各色についての２
次元的な画像情報をＡ／Ｄ変換して画像信号処理回路に
伝送して画像処理することが行われる。
【０００４】例えば、図３に模式的に示すように、１色
に対応して、一般的なリニアイメージセンサ１は、基本
的に、多数の光電変換画素（以下単に画素とも記す）Ｐ
が主走査方向に直線上に連結された受光部２と、受光部
２に沿って両側に形成された奇数画素転送部３ｏと偶数
画素転送部３ｅとからなる転送部３とから構成されてい
る。
に対応して、一般的なリニアイメージセンサ１は、基本
的に、多数の光電変換画素（以下単に画素とも記す）Ｐ
が主走査方向に直線上に連結された受光部２と、受光部
２に沿って両側に形成された奇数画素転送部３ｏと偶数
画素転送部３ｅとからなる転送部３とから構成されてい
る。
【０００５】一定時間ごとに発生するシフトパルスを受
けてリニアイメージセンサ１は、シフトパルスごとに奇
数番目の画素（以下、本明細書において奇数番目の画素
を単に奇数画素と記す）Ｐｏおよび偶数番目の画素（以
下、本明細書において偶数番目の画素を単に偶数画素と
記す）Ｐｅにかかる電荷をそれぞれ対応する奇偶画素転
送部３ｏ、３ｅに図示しない転送ゲートを通してシフト
された後、転送クロックによりフローティング ディフ
ュジョン アンプ等の奇偶出力部４ｏ、４ｅからなる増
幅部４を通じ、リニアイメージセンサ１の出力端子を介
して奇数画素信号および偶数画素信号として出力され
る。
けてリニアイメージセンサ１は、シフトパルスごとに奇
数番目の画素（以下、本明細書において奇数番目の画素
を単に奇数画素と記す）Ｐｏおよび偶数番目の画素（以
下、本明細書において偶数番目の画素を単に偶数画素と
記す）Ｐｅにかかる電荷をそれぞれ対応する奇偶画素転
送部３ｏ、３ｅに図示しない転送ゲートを通してシフト
された後、転送クロックによりフローティング ディフ
ュジョン アンプ等の奇偶出力部４ｏ、４ｅからなる増
幅部４を通じ、リニアイメージセンサ１の出力端子を介
して奇数画素信号および偶数画素信号として出力され
る。
【０００６】この奇数画素信号、偶数画素信号は、それ
ぞれ増幅のうえ、Ａ／Ｄ変換されて、デジタル信号に変
換された後、図示しないラインメモリなどに受光部２に
対応した１ライン分のデジタル信号として記憶される。
ぞれ増幅のうえ、Ａ／Ｄ変換されて、デジタル信号に変
換された後、図示しないラインメモリなどに受光部２に
対応した１ライン分のデジタル信号として記憶される。
【０００７】
【発明が解決しようとする課題】この場合に、Ａ／Ｄ変
換器をＲ、Ｇ、Ｂ用とさらに奇数画素用と偶数画素用と
の６個設けて、それぞれのＡ／Ｄ変換器によって変換さ
れた変換データを独立したバスラインによって伝送する
ときは、バスライン数が多くなってプリント配線基板の
面積が大きくなるという問題点があった。
換器をＲ、Ｇ、Ｂ用とさらに奇数画素用と偶数画素用と
の６個設けて、それぞれのＡ／Ｄ変換器によって変換さ
れた変換データを独立したバスラインによって伝送する
ときは、バスライン数が多くなってプリント配線基板の
面積が大きくなるという問題点があった。
【０００８】また、バスラインを１つとして、Ａ／Ｄ変
換器をＲ、Ｇ、Ｂ用とさらに奇数画素用、偶数画素用と
の６個のＡ／Ｄ変換器によって変換された変換データを
３ステートバッファ回路を介して、１つのバスラインに
よって伝送するときには、バスラインの数が１つで済む
ためにプリント配線基板の面積は少なくて済み、かつバ
スラインの長さが長くなって静電容量が増加してＡ／Ｄ
変換器によって直接駆動できないときなどの場合に好都
合ではあるが、３ステートバッファ回路の切り換え時の
ノイズがＡ／Ｄ変換器に入って変換誤差を生じたりする
という問題点があった。
換器をＲ、Ｇ、Ｂ用とさらに奇数画素用、偶数画素用と
の６個のＡ／Ｄ変換器によって変換された変換データを
３ステートバッファ回路を介して、１つのバスラインに
よって伝送するときには、バスラインの数が１つで済む
ためにプリント配線基板の面積は少なくて済み、かつバ
スラインの長さが長くなって静電容量が増加してＡ／Ｄ
変換器によって直接駆動できないときなどの場合に好都
合ではあるが、３ステートバッファ回路の切り換え時の
ノイズがＡ／Ｄ変換器に入って変換誤差を生じたりする
という問題点があった。
【０００９】かかる変換誤差が生じることは、画質向上
が望まれている画像処理装置にとってはきわめて不都合
であるという問題点が生ずる。
が望まれている画像処理装置にとってはきわめて不都合
であるという問題点が生ずる。
【００１０】本発明は、上記に鑑みなされたもので、簡
単な構成によってバスラインを共通にでき、かつノイズ
が発生せず変換誤差が抑制されるＡ／Ｄ変換データ時分
割伝送回路を提供することを目的とする。
単な構成によってバスラインを共通にでき、かつノイズ
が発生せず変換誤差が抑制されるＡ／Ｄ変換データ時分
割伝送回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１にかか
るＡ／Ｄ変換データ時分割伝送回路は、入力アナログ信
号をクロックパルスに基づいてデジタルデータに変換開
始するＡ／Ｄ変換器と、該Ａ／Ｄ変換器により変換され
たデジタルデータを前記クロックパルスでラッチしアウ
トプットイネーブルパルスによってラッチデータをバス
ラインへ送出するラッチ回路とを備えたことを特徴とす
る。
るＡ／Ｄ変換データ時分割伝送回路は、入力アナログ信
号をクロックパルスに基づいてデジタルデータに変換開
始するＡ／Ｄ変換器と、該Ａ／Ｄ変換器により変換され
たデジタルデータを前記クロックパルスでラッチしアウ
トプットイネーブルパルスによってラッチデータをバス
ラインへ送出するラッチ回路とを備えたことを特徴とす
る。
【００１２】本発明の請求項１にかかるＡ／Ｄ変換デー
タ時分割伝送回路では、クロックパルスに基づいてＡ／
Ｄ変換器によって入力アナログ信号がデジタルデータに
変換され、直前回のクロックパルスに基づいて変換され
たデジタルデータがクロックパルスによってラッチ回路
にラッチされる。この結果、Ａ／Ｄ変換器とラッチ回路
との間のバスラインは、Ａ／Ｄ変換中は実質的に切り離
されて、変換誤差が抑制される。さらに、ラッチ回路に
ラッチされたラッチデータがアウトプットイネーブルパ
ルスによってバスラインへ送出されるため、適宜時期に
ラッチデータをバスラインへ載せることができて、他の
データと時分割することができる。
タ時分割伝送回路では、クロックパルスに基づいてＡ／
Ｄ変換器によって入力アナログ信号がデジタルデータに
変換され、直前回のクロックパルスに基づいて変換され
たデジタルデータがクロックパルスによってラッチ回路
にラッチされる。この結果、Ａ／Ｄ変換器とラッチ回路
との間のバスラインは、Ａ／Ｄ変換中は実質的に切り離
されて、変換誤差が抑制される。さらに、ラッチ回路に
ラッチされたラッチデータがアウトプットイネーブルパ
ルスによってバスラインへ送出されるため、適宜時期に
ラッチデータをバスラインへ載せることができて、他の
データと時分割することができる。
【００１３】本発明の請求項２にかかるＡ／Ｄ変換デー
タ時分割伝送回路は、入力アナログ信号を第１のクロッ
クパルスに基づいてデジタルデータに変換開始する１以
上の第１のＡ／Ｄ変換器と、入力アナログ信号を第２の
クロックパルスに基づいてデジタルデータに変換開始す
る１以上の第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器
により変換されたデジタルデータを第１のクロックパル
スでラッチし第１のアウトプットイネーブルパルスによ
ってラッチデータをバスラインへ送出する第１のラッチ
回路と、第２のＡ／Ｄ変換器により変換されたデジタル
データを第２のクロックパルスでラッチし第２のアウト
プットイネーブルパルスによってラッチデータをバスラ
インへ送出する第２のラッチ回路とを備えたことを特徴
とする。
タ時分割伝送回路は、入力アナログ信号を第１のクロッ
クパルスに基づいてデジタルデータに変換開始する１以
上の第１のＡ／Ｄ変換器と、入力アナログ信号を第２の
クロックパルスに基づいてデジタルデータに変換開始す
る１以上の第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器
により変換されたデジタルデータを第１のクロックパル
スでラッチし第１のアウトプットイネーブルパルスによ
ってラッチデータをバスラインへ送出する第１のラッチ
回路と、第２のＡ／Ｄ変換器により変換されたデジタル
データを第２のクロックパルスでラッチし第２のアウト
プットイネーブルパルスによってラッチデータをバスラ
インへ送出する第２のラッチ回路とを備えたことを特徴
とする。
【００１４】本発明の請求項２にかかるＡ／Ｄ変換デー
タ時分割伝送回路では、第１のクロックパルスに基づい
て第１のＡ／Ｄ変換器によって入力アナログ信号がデジ
タルデータに変換され、直前回の第１のクロックパルス
に基づいて変換されたデジタルデータが第１のクロック
パルスによって第１のラッチ回路にラッチされる。第２
のクロックパルスに基づいて第２のＡ／Ｄ変換器によっ
て入力アナログ信号がデジタルデータに変換され、直前
回の第２のクロックパルスに基づいて変換されたデジタ
ルデータが第２のクロックパルスによって第２のラッチ
回路にラッチされる。この結果、第１（第２）のＡ／Ｄ
変換器と第１（第２）のラッチ回路との間のバスライン
は、Ａ／Ｄ変換中は実質的に切り離されて、変換誤差が
抑制される。
タ時分割伝送回路では、第１のクロックパルスに基づい
て第１のＡ／Ｄ変換器によって入力アナログ信号がデジ
タルデータに変換され、直前回の第１のクロックパルス
に基づいて変換されたデジタルデータが第１のクロック
パルスによって第１のラッチ回路にラッチされる。第２
のクロックパルスに基づいて第２のＡ／Ｄ変換器によっ
て入力アナログ信号がデジタルデータに変換され、直前
回の第２のクロックパルスに基づいて変換されたデジタ
ルデータが第２のクロックパルスによって第２のラッチ
回路にラッチされる。この結果、第１（第２）のＡ／Ｄ
変換器と第１（第２）のラッチ回路との間のバスライン
は、Ａ／Ｄ変換中は実質的に切り離されて、変換誤差が
抑制される。
【００１５】さらに、第１、第２のラッチ回路にラッチ
されたラッチデータが第１、第２のアウトプットイネー
ブルパルスによってバスラインへ送出されるため、第１
ラッチ回路によってラッチされたデジタルデータと第２
ラッチ回路によってラッチされたデジタルデータとが時
分割でバスラインへ載せることができて、バスラインが
一対で済むことになる。
されたラッチデータが第１、第２のアウトプットイネー
ブルパルスによってバスラインへ送出されるため、第１
ラッチ回路によってラッチされたデジタルデータと第２
ラッチ回路によってラッチされたデジタルデータとが時
分割でバスラインへ載せることができて、バスラインが
一対で済むことになる。
【００１６】
【発明の実施の形態】本発明にかかるＡ／Ｄ変換データ
時分割伝送回路を実施の一形態によって説明する。
時分割伝送回路を実施の一形態によって説明する。
【００１７】図１は本発明の実施の一形態にかかるＡ／
Ｄ変換データ時分割伝送回路の構成を示すブロック図で
あり、Ａ／Ｄ変換器をＲ、Ｇ、Ｂ用とさらに奇数画素用
と偶数画素用との６個設けて、それぞれのＡ／Ｄ変換器
によって変換された変換データを１つのバスラインによ
って伝送する場合を例示している。
Ｄ変換データ時分割伝送回路の構成を示すブロック図で
あり、Ａ／Ｄ変換器をＲ、Ｇ、Ｂ用とさらに奇数画素用
と偶数画素用との６個設けて、それぞれのＡ／Ｄ変換器
によって変換された変換データを１つのバスラインによ
って伝送する場合を例示している。
【００１８】本発明の実施の一形態にかかるＡ／Ｄ変換
データ時分割伝送回路１０は、Ｂ色奇数画素信号（図１
においてＢ奇と記してある）、Ｂ色偶数画素信号（図１
においてＢ偶と記してある）、Ｇ色奇数画素信号（図１
においてＧ奇と記してある）、Ｇ色偶数画素信号（図１
においてＧ偶と記してある）、Ｒ色奇数画素信号（図１
においてＲ奇と記してある）、Ｒ色偶数画素信号（図１
においてＲ偶と記してある）をそれぞれ入力してＡ／Ｄ
変換するＡ／Ｄ変換器１１ｏ、１１ｅ、１２ｏ、１２
ｅ、１３ｏ、１３ｅを備えている。
データ時分割伝送回路１０は、Ｂ色奇数画素信号（図１
においてＢ奇と記してある）、Ｂ色偶数画素信号（図１
においてＢ偶と記してある）、Ｇ色奇数画素信号（図１
においてＧ奇と記してある）、Ｇ色偶数画素信号（図１
においてＧ偶と記してある）、Ｒ色奇数画素信号（図１
においてＲ奇と記してある）、Ｒ色偶数画素信号（図１
においてＲ偶と記してある）をそれぞれ入力してＡ／Ｄ
変換するＡ／Ｄ変換器１１ｏ、１１ｅ、１２ｏ、１２
ｅ、１３ｏ、１３ｅを備えている。
【００１９】Ａ／Ｄ変換器１１ｏ、１２ｏ、１３ｏには
クロックパルスｃｋ１がＡ／Ｄ変換開始指示信号として
供給してあって、その立上りエッジに同期してＢ色奇数
画素信号、Ｇ色奇数画素信号、Ｒ色奇数画素信号がデジ
タルデータに変換開始されて、変換されたデジタルデー
タがバスライン３１BO、３２GO、３３ROへ送出される。
クロックパルスｃｋ１がＡ／Ｄ変換開始指示信号として
供給してあって、その立上りエッジに同期してＢ色奇数
画素信号、Ｇ色奇数画素信号、Ｒ色奇数画素信号がデジ
タルデータに変換開始されて、変換されたデジタルデー
タがバスライン３１BO、３２GO、３３ROへ送出される。
【００２０】Ａ／Ｄ変換器１１ｅ、１２ｅ、１３ｅには
クロックパルスｃｋ１から所定の時間遅れたクロックパ
ルスｃｋ２がＡ／Ｄ変換開始指示信号として供給してあ
って、その立上りエッジに同期してＢ色偶数画素信号、
Ｇ色偶数画素信号、Ｒ色偶数画素信号がデジタルデータ
に変換開始されて、変換されたデジタルデータがバスラ
イン３１BE、３２GE、３３REへ送出される。
クロックパルスｃｋ１から所定の時間遅れたクロックパ
ルスｃｋ２がＡ／Ｄ変換開始指示信号として供給してあ
って、その立上りエッジに同期してＢ色偶数画素信号、
Ｇ色偶数画素信号、Ｒ色偶数画素信号がデジタルデータ
に変換開始されて、変換されたデジタルデータがバスラ
イン３１BE、３２GE、３３REへ送出される。
【００２１】ここで、Ｂ色奇数画素信号はＢ色用リニア
イメージセンサから出力される奇数画素信号であり、Ｂ
色偶数画素信号はＢ色用リニアイメージセンサから出力
される偶数画素信号である。Ｇ色奇数画素信号はＧ色用
リニアイメージセンサから出力される奇数画素信号であ
り、Ｇ色偶数画素信号はＧ色用リニアイメージセンサか
ら出力される偶数画素信号である。Ｒ色奇数画素信号は
Ｒ色用リニアイメージセンサから出力される奇数画素信
号であり、Ｒ色偶数画素信号はＲ色用リニアイメージセ
ンサから出力される偶数画素信号である。
イメージセンサから出力される奇数画素信号であり、Ｂ
色偶数画素信号はＢ色用リニアイメージセンサから出力
される偶数画素信号である。Ｇ色奇数画素信号はＧ色用
リニアイメージセンサから出力される奇数画素信号であ
り、Ｇ色偶数画素信号はＧ色用リニアイメージセンサか
ら出力される偶数画素信号である。Ｒ色奇数画素信号は
Ｒ色用リニアイメージセンサから出力される奇数画素信
号であり、Ｒ色偶数画素信号はＲ色用リニアイメージセ
ンサから出力される偶数画素信号である。
【００２２】さらに、Ａ／Ｄ変換データ時分割伝送回路
１０には、Ａ／Ｄ変換器１１ｏ、１１ｅ、１２ｏ、１２
ｅ、１３ｏ、１３ｅによってＡ／Ｄ変換されたデジタル
データをそれぞれラッチし、かつラッチデータをアウト
プットイネーブルパルスに基づいてバスライン２５へ送
出するラッチ回路２１ｏ、２１ｅ、２２ｏ、２２ｅ、２
３ｏ、２３ｅを備えている。
１０には、Ａ／Ｄ変換器１１ｏ、１１ｅ、１２ｏ、１２
ｅ、１３ｏ、１３ｅによってＡ／Ｄ変換されたデジタル
データをそれぞれラッチし、かつラッチデータをアウト
プットイネーブルパルスに基づいてバスライン２５へ送
出するラッチ回路２１ｏ、２１ｅ、２２ｏ、２２ｅ、２
３ｏ、２３ｅを備えている。
【００２３】ラッチ回路２１ｏ、２２ｏ、２３ｏにはク
ロックパルスｃｋ１がラッチパルスとして供給してあっ
て、Ａ／Ｄ変換器１１ｏ、１２ｏ、１３ｏによって変換
されてバスライン３１BO、３２GO、３３ROを介して供給
されるＢ色奇数画素デジタルデータ、Ｇ色奇数画素デジ
タルデータ、Ｒ色奇数画素デジタルデータがラッチパル
ス（ｃｋ１）の立上りエッジでそれぞれラッチ回路２１
ｏ、２２ｏ、２３ｏにラッチされる。
ロックパルスｃｋ１がラッチパルスとして供給してあっ
て、Ａ／Ｄ変換器１１ｏ、１２ｏ、１３ｏによって変換
されてバスライン３１BO、３２GO、３３ROを介して供給
されるＢ色奇数画素デジタルデータ、Ｇ色奇数画素デジ
タルデータ、Ｒ色奇数画素デジタルデータがラッチパル
ス（ｃｋ１）の立上りエッジでそれぞれラッチ回路２１
ｏ、２２ｏ、２３ｏにラッチされる。
【００２４】ラッチ回路２１ｅ、２２ｅ、２３ｅにはク
ロックパルスｃｋ２がラッチパルスとして供給してあっ
て、Ａ／Ｄ変換器１１ｅ、１２ｅ、１３ｅによって変換
されてバスライン３１BE、３２GE、３３REを介して供給
されるＢ色偶数画素デジタルデータ、Ｇ色偶数画素デジ
タルデータ、Ｒ色偶数画素デジタルデータがラッチパル
ス（ｃｋ２）の立上りエッジでそれぞれラッチ回路２１
ｅ、２２ｅ、２３ｅにラッチされる。
ロックパルスｃｋ２がラッチパルスとして供給してあっ
て、Ａ／Ｄ変換器１１ｅ、１２ｅ、１３ｅによって変換
されてバスライン３１BE、３２GE、３３REを介して供給
されるＢ色偶数画素デジタルデータ、Ｇ色偶数画素デジ
タルデータ、Ｒ色偶数画素デジタルデータがラッチパル
ス（ｃｋ２）の立上りエッジでそれぞれラッチ回路２１
ｅ、２２ｅ、２３ｅにラッチされる。
【００２５】一方、時間的に互いに重複せず、かつクロ
ックパルスｃｋ１とｃｋ２との間に３つ入り、クロック
パルスｃｋ２とｃｋ１との間に３つ入るアウトプットイ
ネーブルパルスＯＥ１、ＯＥ２、…、ＯＥ６が、ラッチ
回路２１ｏ、２２ｏ、２３ｏ、２１ｅ、２２ｅ、２３ｅ
にそれぞれ供給されて、アウトプットイネーブルパルス
ＯＥ１、ＯＥ２、…、ＯＥ６が供給されている期間、ラ
ッチ回路２１ｏ、２１ｅ、２２ｏ、２２ｅ、２３ｏ、２
３ｅのラッチデータがバスライン２５へ出力される。
ックパルスｃｋ１とｃｋ２との間に３つ入り、クロック
パルスｃｋ２とｃｋ１との間に３つ入るアウトプットイ
ネーブルパルスＯＥ１、ＯＥ２、…、ＯＥ６が、ラッチ
回路２１ｏ、２２ｏ、２３ｏ、２１ｅ、２２ｅ、２３ｅ
にそれぞれ供給されて、アウトプットイネーブルパルス
ＯＥ１、ＯＥ２、…、ＯＥ６が供給されている期間、ラ
ッチ回路２１ｏ、２１ｅ、２２ｏ、２２ｅ、２３ｏ、２
３ｅのラッチデータがバスライン２５へ出力される。
【００２６】図２（Ａ）〜（Ｈ）は、クロックパルスｃ
ｋ１、ｃｋ２、アウトプットイネーブルパルスＯＥ１、
ＯＥ２、…、ＯＥ６の発生タイミングを示すタイミング
図である。
ｋ１、ｃｋ２、アウトプットイネーブルパルスＯＥ１、
ＯＥ２、…、ＯＥ６の発生タイミングを示すタイミング
図である。
【００２７】クロックパルスｃｋ１の立上りエッジに同
期してＡ／Ｄ変換器１１ｏ、１２ｏ、１３ｏにおいてＢ
色奇数画素信号、Ｇ色奇数画素信号、Ｒ色奇数画素信号
が同時にＡ／Ｄ変換が開始され、変換されたデジタルデ
ータがバスライン３１BO、３２GO、３３ROに送出され
て、次のクロックパルスｃｋ１の立上りエッジでラッチ
回路２１ｏ、２２ｏ、２３ｏにラッチされる。Ａ／Ｄ変
換期間は図２の（Ａ）において破線で示した期間であ
る。
期してＡ／Ｄ変換器１１ｏ、１２ｏ、１３ｏにおいてＢ
色奇数画素信号、Ｇ色奇数画素信号、Ｒ色奇数画素信号
が同時にＡ／Ｄ変換が開始され、変換されたデジタルデ
ータがバスライン３１BO、３２GO、３３ROに送出され
て、次のクロックパルスｃｋ１の立上りエッジでラッチ
回路２１ｏ、２２ｏ、２３ｏにラッチされる。Ａ／Ｄ変
換期間は図２の（Ａ）において破線で示した期間であ
る。
【００２８】同様に、クロックパルスｃｋ２の立上りエ
ッジに同期してＡ／Ｄ変換器１１ｅ、１２ｅ、１３ｅに
おいてＢ色偶数画素信号、Ｇ色偶数画素信号、Ｒ色偶数
画素信号が同時にＡ／Ｄ変換が開始され、変換されたデ
ジタルデータがバスライン３１BE、３２GE、３３REに送
出されて、次のクロックパルスｃｋ２の立上りエッジで
ラッチ回路２１ｅ、２２ｅ、２３ｅにラッチされる。Ａ
／Ｄ変換期間は図２の（Ｂ）において破線で示した期間
である。
ッジに同期してＡ／Ｄ変換器１１ｅ、１２ｅ、１３ｅに
おいてＢ色偶数画素信号、Ｇ色偶数画素信号、Ｒ色偶数
画素信号が同時にＡ／Ｄ変換が開始され、変換されたデ
ジタルデータがバスライン３１BE、３２GE、３３REに送
出されて、次のクロックパルスｃｋ２の立上りエッジで
ラッチ回路２１ｅ、２２ｅ、２３ｅにラッチされる。Ａ
／Ｄ変換期間は図２の（Ｂ）において破線で示した期間
である。
【００２９】ここで、Ａ／Ｄ変換器１１ｏとラッチ回路
２１ｏをとって説明すれば、クロックパルスｃｋ１の立
上りエッジに同期してＡ／Ｄ変換器１１ｏによってＢ色
奇数画素信号のＡ／Ｄ変換が開始されると同時に、直前
回のクロックパルスｃｋ１に同期してなされたＡ／Ｄ変
換器１１ｏによるＡ／Ｄ変換された変換結果のＢ色奇数
画素デジタルデータがクロックパルスｃｋ１の立上りエ
ッジでラッチ回路２１ｏにラッチされることになる。
２１ｏをとって説明すれば、クロックパルスｃｋ１の立
上りエッジに同期してＡ／Ｄ変換器１１ｏによってＢ色
奇数画素信号のＡ／Ｄ変換が開始されると同時に、直前
回のクロックパルスｃｋ１に同期してなされたＡ／Ｄ変
換器１１ｏによるＡ／Ｄ変換された変換結果のＢ色奇数
画素デジタルデータがクロックパルスｃｋ１の立上りエ
ッジでラッチ回路２１ｏにラッチされることになる。
【００３０】しかるに、直前回のクロックパルスｃｋ１
に同期してなされたＡ／Ｄ変換結果のＢ色奇数画素デジ
タルデータがクロックパルスｃｋ１の立上りエッジでラ
ッチ回路２１ｏに既にラッチされていて、ラッチ回路２
１ｏによってＡ／Ｄ変換器１１ｏおよびバスライン３１
BOが実質的に切り離された状態となって、クロックパル
スｃｋ１の立上りエッジに同期してなされるＡ／Ｄ変換
器１１ｏによるＢ色奇数画素信号のＡ／Ｄ変換により、
データバス３１BOのデータがＡ／Ｄ変換中に変動しても
ラッチ回路２１ｏにラッチされているラッチデータに影
響を与えることはなく、またラッチ回路２１ｏによるラ
ッチがＡ／Ｄ変換中のＡ／Ｄ変換器１１ｏに対してノイ
ズとなることもないため、Ａ／Ｄ変換誤差が生じない。
に同期してなされたＡ／Ｄ変換結果のＢ色奇数画素デジ
タルデータがクロックパルスｃｋ１の立上りエッジでラ
ッチ回路２１ｏに既にラッチされていて、ラッチ回路２
１ｏによってＡ／Ｄ変換器１１ｏおよびバスライン３１
BOが実質的に切り離された状態となって、クロックパル
スｃｋ１の立上りエッジに同期してなされるＡ／Ｄ変換
器１１ｏによるＢ色奇数画素信号のＡ／Ｄ変換により、
データバス３１BOのデータがＡ／Ｄ変換中に変動しても
ラッチ回路２１ｏにラッチされているラッチデータに影
響を与えることはなく、またラッチ回路２１ｏによるラ
ッチがＡ／Ｄ変換中のＡ／Ｄ変換器１１ｏに対してノイ
ズとなることもないため、Ａ／Ｄ変換誤差が生じない。
【００３１】他の対をなすＡ／Ｄ変換器とラッチ回路と
についても同様である。
についても同様である。
【００３２】一方、ラッチ回路２１ｏ、２２ｏ、２３
ｏ、２１ｅ、２２ｅ、２３ｅには、アウトプットイネー
ブルパルスＯＥ１、ＯＥ２、…、ＯＥ６がそれぞれ供給
されているため、ラッチ回路２１ｏ、２２ｏ、２３ｏ、
２１ｅ、２２ｅ、２３ｅから図２（Ｉ）に示すように時
分割で、Ｂ色奇数画素信号、Ｇ色奇数画素信号、Ｒ色奇
数画素信号、Ｂ色偶数画素信号、Ｇ色偶数画素信号、Ｒ
色偶数画素信号の順序で時分割にて、バスライン２５へ
送出される。したがって、プリント基板の面積を減少さ
せることができる。
ｏ、２１ｅ、２２ｅ、２３ｅには、アウトプットイネー
ブルパルスＯＥ１、ＯＥ２、…、ＯＥ６がそれぞれ供給
されているため、ラッチ回路２１ｏ、２２ｏ、２３ｏ、
２１ｅ、２２ｅ、２３ｅから図２（Ｉ）に示すように時
分割で、Ｂ色奇数画素信号、Ｇ色奇数画素信号、Ｒ色奇
数画素信号、Ｂ色偶数画素信号、Ｇ色偶数画素信号、Ｒ
色偶数画素信号の順序で時分割にて、バスライン２５へ
送出される。したがって、プリント基板の面積を減少さ
せることができる。
【００３３】なお、上述の実施の形態においては、Ａ／
Ｄ変換開始指示クロックとしてのクロックパルスｃｋ１
とラッチ回路２１ｏのラッチパルスとを同一のパルスを
用いる構成としているが、例えば、Ａ／Ｄ変換開始指示
クロックとして立上りエッジが必要とされ、ラッチ回路
が立下りエッジでラッチされるものである場合、これら
立上りエッジと立下りエッジとが同時のタイミングを有
するパルスを用いればよい。
Ｄ変換開始指示クロックとしてのクロックパルスｃｋ１
とラッチ回路２１ｏのラッチパルスとを同一のパルスを
用いる構成としているが、例えば、Ａ／Ｄ変換開始指示
クロックとして立上りエッジが必要とされ、ラッチ回路
が立下りエッジでラッチされるものである場合、これら
立上りエッジと立下りエッジとが同時のタイミングを有
するパルスを用いればよい。
【００３４】
【発明の効果】以上説明したように本発明にかかるＡ／
Ｄ変換データ時分割伝送回路によれば、Ａ／Ｄ変換器の
変換開始指示クロックパルスでＡ／Ｄ変換出力デジタル
データをラッチするようにしたため、Ａ／Ｄ変換器の変
換誤差を抑制することができる。また、ラッチ回路の出
力をアウトプットイネーブルパルスによってバスライン
へ出力するようにしたため、バスラインの数が低減され
てプリント基板の面積を減少させることができるという
効果が得られる。
Ｄ変換データ時分割伝送回路によれば、Ａ／Ｄ変換器の
変換開始指示クロックパルスでＡ／Ｄ変換出力デジタル
データをラッチするようにしたため、Ａ／Ｄ変換器の変
換誤差を抑制することができる。また、ラッチ回路の出
力をアウトプットイネーブルパルスによってバスライン
へ出力するようにしたため、バスラインの数が低減され
てプリント基板の面積を減少させることができるという
効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかるＡ／Ｄ変換デー
タ時分割伝送回路の構成を示すブロック図である。
タ時分割伝送回路の構成を示すブロック図である。
【図２】本発明の実施の一形態にかかるＡ／Ｄ変換デー
タ時分割伝送回路の作用の説明に供する波形図である。
タ時分割伝送回路の作用の説明に供する波形図である。
【図３】イメージセンサの構成を示す模式図である。
【符号の説明】 １１ｏ、１１ｅ、１２ｏ、１２ｅ、１３ｏ、１３ｅ Ａ
／Ｄ変換器 ２１ｏ、２１ｅ、２２ｏ、２２ｅ、２３ｏ、２３ｅ ラ
ッチ回路 ２５、３１BO、３１BE、３２GO、３２GE、３３RO、３３
RE バスライン
／Ｄ変換器 ２１ｏ、２１ｅ、２２ｏ、２２ｅ、２３ｏ、２３ｅ ラ
ッチ回路 ２５、３１BO、３１BE、３２GO、３２GE、３３RO、３３
RE バスライン
Claims (3)
- 【請求項１】入力アナログ信号をクロックパルスに基づ
いてデジタルデータに変換開始するＡ／Ｄ変換器と、該
Ａ／Ｄ変換器により変換されたデジタルデータを前記ク
ロックパルスでラッチしアウトプットイネーブルパルス
によってラッチデータをバスラインへ送出するラッチ回
路とを備えたことを特徴とするＡ／Ｄ変換データ時分割
伝送回路。 - 【請求項２】入力アナログ信号を第１のクロックパルス
に基づいてデジタルデータに変換開始する１以上の第１
のＡ／Ｄ変換器と、入力アナログ信号を第２のクロック
パルスに基づいてデジタルデータに変換開始する１以上
の第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器により変
換されたデジタルデータを第１のクロックパルスでラッ
チし第１のアウトプットイネーブルパルスによってラッ
チデータをバスラインへ送出する第１のラッチ回路と、
第２のＡ／Ｄ変換器により変換されたデジタルデータを
第２のクロックパルスでラッチし第２のアウトプットイ
ネーブルパルスによってラッチデータをバスラインへ送
出する第２のラッチ回路とを備えたことを特徴とするＡ
／Ｄ変換データ時分割伝送回路。 - 【請求項３】請求項１または２記載のＡ／Ｄ変換データ
時分割伝送回路において、入力アナログ信号は原稿画像
から読み取られた画像アナログ信号であることを特徴と
するＡ／Ｄ変換データ時分割伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111579A JPH10304135A (ja) | 1997-04-28 | 1997-04-28 | Ａ／ｄ変換データ時分割伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111579A JPH10304135A (ja) | 1997-04-28 | 1997-04-28 | Ａ／ｄ変換データ時分割伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10304135A true JPH10304135A (ja) | 1998-11-13 |
Family
ID=14564959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111579A Pending JPH10304135A (ja) | 1997-04-28 | 1997-04-28 | Ａ／ｄ変換データ時分割伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10304135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800789B2 (en) | 2005-02-10 | 2010-09-21 | Seiko Epson Corporation | Analog front-end circuit and electronic device |
| EP1903804A3 (en) * | 2006-09-19 | 2012-04-04 | Ricoh Company, Ltd. | Read signal processor, image reading apparatus, and image forming apparatus |
-
1997
- 1997-04-28 JP JP9111579A patent/JPH10304135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800789B2 (en) | 2005-02-10 | 2010-09-21 | Seiko Epson Corporation | Analog front-end circuit and electronic device |
| EP1903804A3 (en) * | 2006-09-19 | 2012-04-04 | Ricoh Company, Ltd. | Read signal processor, image reading apparatus, and image forming apparatus |
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