JPH10285033A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH10285033A JPH10285033A JP8481697A JP8481697A JPH10285033A JP H10285033 A JPH10285033 A JP H10285033A JP 8481697 A JP8481697 A JP 8481697A JP 8481697 A JP8481697 A JP 8481697A JP H10285033 A JPH10285033 A JP H10285033A
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Abstract
(57)【要約】
【課題】 同相増幅器を必要とせず、１回のＡ／Ｄ変換
で所望の結果を得ることができ、かつ次段にデータ処理
装置と処理ソフトウエアを設けることなく、異なる入力
信号に対し等しい分解能を得ることができるＡ／Ｄ変換
装置の提供。 【解決手段】 Ａ／Ｄ変換器５８の最大変換電圧Ｖｍａ
ｘを分圧抵抗器４にて４等分した基準電圧Ｖａ〜Ｖｄを
生成し、入力電圧Ｖｘのレベルに応じて比較回路２、論
理回路３を介しアナログマルチプレクサ５で基準電圧Ｖ
ｙを選択し、入力電圧Ｖｘと基準電圧Ｖｙの差分を検出
し、その差分電圧ＶｚをＡ／Ｄ変換器５８でＡ／Ｄ変換
する。
で所望の結果を得ることができ、かつ次段にデータ処理
装置と処理ソフトウエアを設けることなく、異なる入力
信号に対し等しい分解能を得ることができるＡ／Ｄ変換
装置の提供。 【解決手段】 Ａ／Ｄ変換器５８の最大変換電圧Ｖｍａ
ｘを分圧抵抗器４にて４等分した基準電圧Ｖａ〜Ｖｄを
生成し、入力電圧Ｖｘのレベルに応じて比較回路２、論
理回路３を介しアナログマルチプレクサ５で基準電圧Ｖ
ｙを選択し、入力電圧Ｖｘと基準電圧Ｖｙの差分を検出
し、その差分電圧ＶｚをＡ／Ｄ変換器５８でＡ／Ｄ変換
する。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換装置に関
し、特に人工衛星に取付けられている各種センサからの
アナログ信号をディジタル信号に変換するＡ／Ｄ変換装
置に関する。
し、特に人工衛星に取付けられている各種センサからの
アナログ信号をディジタル信号に変換するＡ／Ｄ変換装
置に関する。
【０００２】
【従来の技術】このＡ／Ｄ変換装置は人工衛星に取付け
られている各種センサ（例えば、太陽センサ、スターセ
ンサ等）からのアナログ信号をディジタル値に変換し、
本装置内にある姿勢制御プロッサにデータを供給するも
のである。このデータを基に、姿勢制御プロッサは人工
衛星の姿勢計算を行い、衛星の推進系（スラスタ等）に
駆動信号を与えることにより衛星の姿勢を制御する。
られている各種センサ（例えば、太陽センサ、スターセ
ンサ等）からのアナログ信号をディジタル値に変換し、
本装置内にある姿勢制御プロッサにデータを供給するも
のである。このデータを基に、姿勢制御プロッサは人工
衛星の姿勢計算を行い、衛星の推進系（スラスタ等）に
駆動信号を与えることにより衛星の姿勢を制御する。
【０００３】この種のＡ／Ｄ変換装置の一例を図５に示
す。図５は従来のＡ／Ｄ変換装置の第１例の回路図であ
る。
す。図５は従来のＡ／Ｄ変換装置の第１例の回路図であ
る。
【０００４】Ａ／Ｄ変換装置５０は、４種のアナログ入
力電圧Ｖ１〜Ｖ４のうちの１つを選択するアナログマル
チプレクサ（ＡＮＧ ＭＵＸ）５１，５２と、このプレ
クサ５１，５２からの出力が入力される差動増幅器５３
と、３つの同相増幅器５４〜５６と、アナログマルチプ
レクサ５７と、このアナログマルチプレクサ５７の出力
が入力されるＡ／Ｄ変換器（Ａ／Ｄ ＣＯＮＶ）５８と
からなる。
力電圧Ｖ１〜Ｖ４のうちの１つを選択するアナログマル
チプレクサ（ＡＮＧ ＭＵＸ）５１，５２と、このプレ
クサ５１，５２からの出力が入力される差動増幅器５３
と、３つの同相増幅器５４〜５６と、アナログマルチプ
レクサ５７と、このアナログマルチプレクサ５７の出力
が入力されるＡ／Ｄ変換器（Ａ／Ｄ ＣＯＮＶ）５８と
からなる。
【０００５】各入力電圧は同図右下に図示したようにア
ナログ入力電圧Ｖ１の最大値をＶｍａｘで表すと、アナ
ログ入力電圧Ｖ１ＨＯＴは０Ｖ〜Ｖｍａｘの範囲の電
圧、アナログ入力電圧Ｖ２ＨＯＴは０Ｖ〜３／４Ｖｍａ
ｘの範囲の電圧、アナログ入力電圧Ｖ３ＨＯＴは０Ｖ〜
１／２Ｖｍａｘの範囲の電圧、アナログ入力電圧Ｖ４Ｈ
ＯＴは０Ｖ〜１／４Ｖｍａｘの範囲の電圧を取る。
ナログ入力電圧Ｖ１の最大値をＶｍａｘで表すと、アナ
ログ入力電圧Ｖ１ＨＯＴは０Ｖ〜Ｖｍａｘの範囲の電
圧、アナログ入力電圧Ｖ２ＨＯＴは０Ｖ〜３／４Ｖｍａ
ｘの範囲の電圧、アナログ入力電圧Ｖ３ＨＯＴは０Ｖ〜
１／２Ｖｍａｘの範囲の電圧、アナログ入力電圧Ｖ４Ｈ
ＯＴは０Ｖ〜１／４Ｖｍａｘの範囲の電圧を取る。
【０００６】Ｖ１〜Ｖ４ＲＥＴ（ＲＥＴＵＲＮ）電圧は
０Ｖと考えてよい。従って、差動増幅器５３の出力Ｖａ
は夫々Ｖ１ＨＯＴ〜Ｖ４ＨＯＴとなる。即ち、差動増幅
器５３の利得は１である。
０Ｖと考えてよい。従って、差動増幅器５３の出力Ｖａ
は夫々Ｖ１ＨＯＴ〜Ｖ４ＨＯＴとなる。即ち、差動増幅
器５３の利得は１である。
【０００７】一方、同相増幅器５４は利得が差動増幅器
５３の４／３倍、同相増幅器５５は利得が差動増幅器５
３の２倍、同相増幅器５６は利得が差動増幅器５３の４
倍に夫々設定されている。
５３の４／３倍、同相増幅器５５は利得が差動増幅器５
３の２倍、同相増幅器５６は利得が差動増幅器５３の４
倍に夫々設定されている。
【０００８】又、選択信号（ＳＥＬＥＣＴ）５９により
アナログマルチプレクサ５１，５２，５７は切替えられ
る。即ち、選択信号５９によりアナログマルチプレクサ
５１にてＶ１ＨＯＴが選択された時は、アナログマルチ
プレクサ５２ではＶ１ＲＥＴが、アナログマルチプレク
サ５７では差動増幅器５３の出力Ｖａが選択される。以
下、同様にＶ２ＨＯＴが選択された時は、Ｖ２ＲＥＴ，
同相増幅器５４の出力Ｖｂが選択され、Ｖ３ＨＯＴが選
択された時は、Ｖ３ＲＥＴ，同相増幅器５５の出力Ｖｃ
が選択され、Ｖ４ＨＯＴが選択された時は、Ｖ４ＲＥ
Ｔ，同相増幅器５６の出力Ｖｄが選択される。
アナログマルチプレクサ５１，５２，５７は切替えられ
る。即ち、選択信号５９によりアナログマルチプレクサ
５１にてＶ１ＨＯＴが選択された時は、アナログマルチ
プレクサ５２ではＶ１ＲＥＴが、アナログマルチプレク
サ５７では差動増幅器５３の出力Ｖａが選択される。以
下、同様にＶ２ＨＯＴが選択された時は、Ｖ２ＲＥＴ，
同相増幅器５４の出力Ｖｂが選択され、Ｖ３ＨＯＴが選
択された時は、Ｖ３ＲＥＴ，同相増幅器５５の出力Ｖｃ
が選択され、Ｖ４ＨＯＴが選択された時は、Ｖ４ＲＥ
Ｔ，同相増幅器５６の出力Ｖｄが選択される。
【０００９】従って、アナログマルチプレクサ５７に入
力される夫々の電圧はその最大電圧がＶｍａｘに等しい
電圧となる。
力される夫々の電圧はその最大電圧がＶｍａｘに等しい
電圧となる。
【００１０】そして、このアナログマルチプレクサ５７
で選択された電圧がＡ／Ｄ変換器５８に入力される。従
って、ＶｍａｘをＡ／Ｄ変換器５８の許容入力電圧に略
等しく設定しておけば、異なる入力電圧Ｖ１〜Ｖ４に対
してＡ／Ｄ変換器５８で変換された１ビットあたりの分
解能は等しくなるというものである。
で選択された電圧がＡ／Ｄ変換器５８に入力される。従
って、ＶｍａｘをＡ／Ｄ変換器５８の許容入力電圧に略
等しく設定しておけば、異なる入力電圧Ｖ１〜Ｖ４に対
してＡ／Ｄ変換器５８で変換された１ビットあたりの分
解能は等しくなるというものである。
【００１１】次に、従来のＡ／Ｄ変換装置の第２，第３
例の回路図について説明する。これらも１ビットあたり
の分解能を等しくするためのものである。
例の回路図について説明する。これらも１ビットあたり
の分解能を等しくするためのものである。
【００１２】図６は従来のＡ／Ｄ変換装置の第２例の回
路図である。この第２例は特開平７−５０５８３号公報
に開示されているものである。
路図である。この第２例は特開平７−５０５８３号公報
に開示されているものである。
【００１３】Ａ／Ｄ変換装置６０は、Ａ／Ｄ変換器６
１、信号抽出回路６２、振幅検出回路６３等からなり、
所定の設定値６４と比較して得られる差分データによっ
て、Ａ／Ｄ変換器６１のアナログ入力ダイナミックレン
ジを決定する基準電圧Ｖｒを設定する。
１、信号抽出回路６２、振幅検出回路６３等からなり、
所定の設定値６４と比較して得られる差分データによっ
て、Ａ／Ｄ変換器６１のアナログ入力ダイナミックレン
ジを決定する基準電圧Ｖｒを設定する。
【００１４】そして、１回目のＡ／Ｄ変換値を信号抽出
回路６２、振幅検出回路６３にて抽出し、予め設定して
ある既知の設定値６４と比較して得られる差分データに
よって、Ａ／Ｄ変換器６１のアナログ入力ダイナミック
レンジを決定し、再度Ａ／Ｄ変換することによりＡ／Ｄ
値を得るというものである。
回路６２、振幅検出回路６３にて抽出し、予め設定して
ある既知の設定値６４と比較して得られる差分データに
よって、Ａ／Ｄ変換器６１のアナログ入力ダイナミック
レンジを決定し、再度Ａ／Ｄ変換することによりＡ／Ｄ
値を得るというものである。
【００１５】図７は従来のＡ／Ｄ変換装置の第３例の回
路図である。この第３例は特開平４−２８４０２８号公
報に開示されているものである。
路図である。この第３例は特開平４−２８４０２８号公
報に開示されているものである。
【００１６】Ａ／Ｄ変換装置７０は、Ａ／Ｄ変換器７
１、データ処理装置７２等からなり、Ａ／Ｄ変換器７１
に入力されるアナログ信号のレベルに応じて、データ処
理装置７２側でＡ／Ｄ変換値にバイアスをはかせること
により、入力に応じたＡ／Ｄ値を得るというものであ
る。
１、データ処理装置７２等からなり、Ａ／Ｄ変換器７１
に入力されるアナログ信号のレベルに応じて、データ処
理装置７２側でＡ／Ｄ変換値にバイアスをはかせること
により、入力に応じたＡ／Ｄ値を得るというものであ
る。
【００１７】
【発明が解決しようとする課題】しかし、従来のＡ／Ｄ
変換装置の第１例によれば、異なる入力電圧に対してＡ
／Ｄ変換素子の変換電圧範囲に合うよう専用アンプ（同
相増幅器）を設け利得を一致させる必要があり、このよ
うな専用アンプの必要性から回路構成が複雑で、要調整
箇所が多いという欠点があった。
変換装置の第１例によれば、異なる入力電圧に対してＡ
／Ｄ変換素子の変換電圧範囲に合うよう専用アンプ（同
相増幅器）を設け利得を一致させる必要があり、このよ
うな専用アンプの必要性から回路構成が複雑で、要調整
箇所が多いという欠点があった。
【００１８】又、第２例によれば、１つの入力アナログ
値に対して、２回Ａ／Ｄ変換を実施する必要があり、こ
のため変換に長時間を要するという欠点があった。
値に対して、２回Ａ／Ｄ変換を実施する必要があり、こ
のため変換に長時間を要するという欠点があった。
【００１９】さらに、第３例によれば、Ａ／Ｄ変換回路
の次段に必ずデータ処理装置と処理ソフトウエアが必要
となり、このため、Ａ／Ｄ変換回路全体としての規模が
大きく、かつ複雑になるという欠点があった。
の次段に必ずデータ処理装置と処理ソフトウエアが必要
となり、このため、Ａ／Ｄ変換回路全体としての規模が
大きく、かつ複雑になるという欠点があった。
【００２０】そこで本発明の目的は、同相増幅器を必要
とせず、１回のＡ／Ｄ変換で所望の結果を得ることがで
き、かつ次段にデータ処理装置と処理ソフトウエアを設
けることなく、異なる入力信号に対し等しい分解能を得
ることができるＡ／Ｄ変換装置を提供することにある。
とせず、１回のＡ／Ｄ変換で所望の結果を得ることがで
き、かつ次段にデータ処理装置と処理ソフトウエアを設
けることなく、異なる入力信号に対し等しい分解能を得
ることができるＡ／Ｄ変換装置を提供することにある。
【００２１】
【課題を解決するための手段】前記課題を解決するため
に本発明は、入力信号をその電圧レベルに応じてランク
分けするランク分け手段と、前記入力信号の電圧を前記
ランク分け手段でのランク情報に従い他の電圧に変換す
る電圧変換手段と、この電圧変換手段で変換後の電圧を
２値情報に変換するＡ／Ｄ変換手段とを含むことを特徴
とする。
に本発明は、入力信号をその電圧レベルに応じてランク
分けするランク分け手段と、前記入力信号の電圧を前記
ランク分け手段でのランク情報に従い他の電圧に変換す
る電圧変換手段と、この電圧変換手段で変換後の電圧を
２値情報に変換するＡ／Ｄ変換手段とを含むことを特徴
とする。
【００２２】本発明によれば、入力信号をその電圧レベ
ルに応じて数種類のランクにランク分けする。次に、電
圧変換手段でランクごとにランク内の電圧が設定され、
さらにその電圧が一定の利得で増幅される。最後に、そ
の増幅後の電圧がＡ／Ｄ変換される。
ルに応じて数種類のランクにランク分けする。次に、電
圧変換手段でランクごとにランク内の電圧が設定され、
さらにその電圧が一定の利得で増幅される。最後に、そ
の増幅後の電圧がＡ／Ｄ変換される。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
るＡ／Ｄ変換装置の最良の実施の形態の回路図である。
なお、従来例（図５）と同様の構成部分には同一番号及
び符号を付し、その説明を省略する。
て添付図面を参照しながら説明する。図１は本発明に係
るＡ／Ｄ変換装置の最良の実施の形態の回路図である。
なお、従来例（図５）と同様の構成部分には同一番号及
び符号を付し、その説明を省略する。
【００２４】Ａ／Ｄ変換装置１は、４種のアナログ入力
電圧Ｖ１〜Ｖ４のうちの１つを選択するアナログマルチ
プレクサ５１，５２と、このプレクサ５１，５２からの
出力が入力される差動増幅器５３と、この差動増幅器５
３の出力電圧が入力される３個の比較回路（ＣＯＭＰ）
２（又は２−１〜２−３）と、これら３個の比較回路２
の出力が入力される論理回路３と、４個の抵抗器Ｒ１〜
Ｒ４からなる基準電圧生成回路４と、基準電圧を選択し
て出力するアナログマルチプレクサ５と、差動増幅器５
３の出力電圧とアナログマルチプレクサ５の出力電圧と
が入力される差動増幅器６と、差動増幅器６の出力が入
力されるＡ／Ｄ変換器５８とからなる。
電圧Ｖ１〜Ｖ４のうちの１つを選択するアナログマルチ
プレクサ５１，５２と、このプレクサ５１，５２からの
出力が入力される差動増幅器５３と、この差動増幅器５
３の出力電圧が入力される３個の比較回路（ＣＯＭＰ）
２（又は２−１〜２−３）と、これら３個の比較回路２
の出力が入力される論理回路３と、４個の抵抗器Ｒ１〜
Ｒ４からなる基準電圧生成回路４と、基準電圧を選択し
て出力するアナログマルチプレクサ５と、差動増幅器５
３の出力電圧とアナログマルチプレクサ５の出力電圧と
が入力される差動増幅器６と、差動増幅器６の出力が入
力されるＡ／Ｄ変換器５８とからなる。
【００２５】又、比較回路２、論理回路３、基準電圧生
成回路４及びアナログマルチプレクサ５とで入力レベル
判定回路７が構成される。
成回路４及びアナログマルチプレクサ５とで入力レベル
判定回路７が構成される。
【００２６】複数の入力信号Ｖ１〜Ｖ４はセレクト信号
５９によりアナログマルチプレクサ５１，５２を介して
任意の１チャネルが差動増幅器５３に入力される。差動
増幅器５３の出力Ｖｘは次式で表される。
５９によりアナログマルチプレクサ５１，５２を介して
任意の１チャネルが差動増幅器５３に入力される。差動
増幅器５３の出力Ｖｘは次式で表される。
【００２７】Ｖｘ＝ＶｎＨＯＴ−ＶｎＲＥＴ …（１）
ただし、ｎは正の整数であり、本実施の形態ではｎ＝
１〜４である。
ただし、ｎは正の整数であり、本実施の形態ではｎ＝
１〜４である。
【００２８】各入力電圧はアナログ入力電圧Ｖ１の最大
値をＶｍａｘで表すと、アナログ入力電圧Ｖ１ＨＯＴは
０Ｖ〜Ｖｍａｘの範囲の電圧、アナログ入力電圧Ｖ２Ｈ
ＯＴは０Ｖ〜３／４Ｖｍａｘの範囲の電圧、アナログ入
力電圧Ｖ３ＨＯＴは０Ｖ〜１／２Ｖｍａｘの範囲の電
圧、アナログ入力電圧Ｖ４ＨＯＴは０Ｖ〜１／４Ｖｍａ
ｘの範囲の電圧を取るよう設定されている。
値をＶｍａｘで表すと、アナログ入力電圧Ｖ１ＨＯＴは
０Ｖ〜Ｖｍａｘの範囲の電圧、アナログ入力電圧Ｖ２Ｈ
ＯＴは０Ｖ〜３／４Ｖｍａｘの範囲の電圧、アナログ入
力電圧Ｖ３ＨＯＴは０Ｖ〜１／２Ｖｍａｘの範囲の電
圧、アナログ入力電圧Ｖ４ＨＯＴは０Ｖ〜１／４Ｖｍａ
ｘの範囲の電圧を取るよう設定されている。
【００２９】Ｖ１〜Ｖ４ＲＥＴ（ＲＥＴＵＲＮ）電圧は
０Ｖと考えてよい。従って、差動増幅器５３の出力Ｖｘ
は夫々Ｖ１ＨＯＴ〜Ｖ４ＨＯＴとなる。即ち、差動増幅
器５３の利得（Ｇ１）は１である。
０Ｖと考えてよい。従って、差動増幅器５３の出力Ｖｘ
は夫々Ｖ１ＨＯＴ〜Ｖ４ＨＯＴとなる。即ち、差動増幅
器５３の利得（Ｇ１）は１である。
【００３０】次に、差動増幅器６で差動増幅器５３の出
力Ｖｘと入力レベル判定回路７からの基準電圧Ｖｙとの
差が取られ、さらにその差電圧に利得（Ｇ２）が積算さ
れ、Ａ／Ｄ変換器５８に入力される。
力Ｖｘと入力レベル判定回路７からの基準電圧Ｖｙとの
差が取られ、さらにその差電圧に利得（Ｇ２）が積算さ
れ、Ａ／Ｄ変換器５８に入力される。
【００３１】差動増幅器６の出力Ｖｚは次式で表すこと
ができる。
ができる。
【００３２】Ｖｚ＝Ｇ２（Ｖｘ−Ｖｙ） …（２） な
お、本実施の形態ではＧ２＝４である。
お、本実施の形態ではＧ２＝４である。
【００３３】次に、入力レベル判定回路７について説明
する。差動増幅器５３の出力Ｖｘは、基準電圧生成回路
４により予め設定されている基準電圧Ｖａ〜Ｖｄ（Ｖａ
＞１Ｖｂ＞Ｖｃ＞Ｖｄ）と比較され、差動増幅器５３の
出力Ｖｘがどの電圧範囲に属するかが判定される。
する。差動増幅器５３の出力Ｖｘは、基準電圧生成回路
４により予め設定されている基準電圧Ｖａ〜Ｖｄ（Ｖａ
＞１Ｖｂ＞Ｖｃ＞Ｖｄ）と比較され、差動増幅器５３の
出力Ｖｘがどの電圧範囲に属するかが判定される。
【００３４】この判定信号により、アナログマルチプレ
クサ５を介して差動増幅器６に供給する基準電圧Ｖｙが
決定される。
クサ５を介して差動増幅器６に供給する基準電圧Ｖｙが
決定される。
【００３５】具体的には、基準電圧生成回路４にて生成
された基準電圧Ｖａ〜Ｖｄがアナログマルチプレクサ５
に入力される。
された基準電圧Ｖａ〜Ｖｄがアナログマルチプレクサ５
に入力される。
【００３６】一方、差動増幅器５３の出力Ｖｘと基準電
圧Ｖａ〜Ｖｃの各々とが比較回路２−１〜２−３に入力
され、各々の比較回路２−１〜２−３にてＶｘ−Ｖａ，
Ｖｘ−Ｖｂ，Ｖｘ−Ｖｃの演算がなされ、演算結果が正
の場合は高レベル信号が、負の場合は低レベル信号が各
々の比較回路２−１〜２−３より出力される。
圧Ｖａ〜Ｖｃの各々とが比較回路２−１〜２−３に入力
され、各々の比較回路２−１〜２−３にてＶｘ−Ｖａ，
Ｖｘ−Ｖｂ，Ｖｘ−Ｖｃの演算がなされ、演算結果が正
の場合は高レベル信号が、負の場合は低レベル信号が各
々の比較回路２−１〜２−３より出力される。
【００３７】論理回路３は、どの比較回路２より高レベ
ル信号が入力されるかを監視しており、高レベル信号が
出力された比較回路２のうちその比較回路２に入力され
た基準電圧（Ｖａ〜Ｖｃのいずれか）が低い方を選択
し、その基準電圧を選択するようアナログマルチプレク
サ５に選択信号１１を出力する。
ル信号が入力されるかを監視しており、高レベル信号が
出力された比較回路２のうちその比較回路２に入力され
た基準電圧（Ｖａ〜Ｖｃのいずれか）が低い方を選択
し、その基準電圧を選択するようアナログマルチプレク
サ５に選択信号１１を出力する。
【００３８】アナログマルチプレクサ５はこの選択信号
１１に従い、基準電圧Ｖａ〜Ｖｃのいずれかを基準電圧
Ｖｙとして選択し出力する。
１１に従い、基準電圧Ｖａ〜Ｖｃのいずれかを基準電圧
Ｖｙとして選択し出力する。
【００３９】図２は入力電圧対差動増幅器出力電圧Ｖｘ
特性図である。同図はＶ１は０Ｖ〜Ｖｍａｘまでの範囲
の電圧、Ｖ２は０Ｖ〜３／４Ｖｍａｘまでの範囲の電
圧、Ｖ３は０Ｖ〜１／２Ｖｍａｘまでの範囲の電圧、Ｖ
４は０Ｖ〜１／４Ｖｍａｘまでの範囲の電圧を取ること
を示している。そして、これらの電圧Ｖ１〜Ｖ４が夫々
独立にアナログマルチプレクサ１，２に供給されてい
る。
特性図である。同図はＶ１は０Ｖ〜Ｖｍａｘまでの範囲
の電圧、Ｖ２は０Ｖ〜３／４Ｖｍａｘまでの範囲の電
圧、Ｖ３は０Ｖ〜１／２Ｖｍａｘまでの範囲の電圧、Ｖ
４は０Ｖ〜１／４Ｖｍａｘまでの範囲の電圧を取ること
を示している。そして、これらの電圧Ｖ１〜Ｖ４が夫々
独立にアナログマルチプレクサ１，２に供給されてい
る。
【００４０】基準電圧生成回路４の分圧抵抗器Ｒ１〜Ｒ
４は全て等しい抵抗値に設定されており、この分圧抵抗
器Ｒ１及びＲ４の両端には最大入力可能電圧Ｖｍａｘに
等しい電圧Ｖｒｅｆが印加されている。従って、各分圧
抵抗器Ｒ１〜Ｒ４の接続点の電位は１／４Ｖｍａｘの整
数倍の値となる。
４は全て等しい抵抗値に設定されており、この分圧抵抗
器Ｒ１及びＲ４の両端には最大入力可能電圧Ｖｍａｘに
等しい電圧Ｖｒｅｆが印加されている。従って、各分圧
抵抗器Ｒ１〜Ｒ４の接続点の電位は１／４Ｖｍａｘの整
数倍の値となる。
【００４１】この各分圧抵抗器Ｒ１〜Ｒ４の接続点の電
位をアナログマルチプレクサ５により選択し、基準電圧
Ｖｙを選択する。
位をアナログマルチプレクサ５により選択し、基準電圧
Ｖｙを選択する。
【００４２】図３は入力電圧対基準出力電圧Ｖｙ特性図
である。同図は入力電圧がＶ４以下の場合は基準電圧は
０Ｖ、入力電圧がＶ４を超えＶ３以下の場合は基準電圧
は１／４Ｖｍａｘ、入力電圧がＶ３を超えＶ２以下の場
合は基準電圧は１／２Ｖｍａｘ、入力電圧がＶ２を超え
Ｖ１以下の場合は基準電圧は３／４Ｖｍａｘが夫々アナ
ログマルチプレクサ５にて選択されることを示してい
る。
である。同図は入力電圧がＶ４以下の場合は基準電圧は
０Ｖ、入力電圧がＶ４を超えＶ３以下の場合は基準電圧
は１／４Ｖｍａｘ、入力電圧がＶ３を超えＶ２以下の場
合は基準電圧は１／２Ｖｍａｘ、入力電圧がＶ２を超え
Ｖ１以下の場合は基準電圧は３／４Ｖｍａｘが夫々アナ
ログマルチプレクサ５にて選択されることを示してい
る。
【００４３】従って、図２の電圧Ｖｘから図３の電圧Ｖ
ｙを減算し、利得Ｇ２（＝４）を乗算した電圧が差動増
幅器６の出力電圧Ｖｚとして得られる。そして、この出
力電圧ＶｚがＡ／Ｄ変換器５８への入力電圧となる。
ｙを減算し、利得Ｇ２（＝４）を乗算した電圧が差動増
幅器６の出力電圧Ｖｚとして得られる。そして、この出
力電圧ＶｚがＡ／Ｄ変換器５８への入力電圧となる。
【００４４】図４は入力電圧対Ａ／Ｄ変換器入力電圧特
性図である。同図は入力電圧に対し、その４倍の電圧が
Ａ／Ｄ変換器へ入力されることを示している。
性図である。同図は入力電圧に対し、その４倍の電圧が
Ａ／Ｄ変換器へ入力されることを示している。
【００４５】又、最終的に、目的の変換コードは、Ａ／
Ｄ変換器５８からの出力ｋ（ｋは正の整数）ビットと、
アナログマルチプレクサ５の選択信号１１（本実施の形
態では２ビット）との２種類の情報より求められる。
Ｄ変換器５８からの出力ｋ（ｋは正の整数）ビットと、
アナログマルチプレクサ５の選択信号１１（本実施の形
態では２ビット）との２種類の情報より求められる。
【００４６】即ち、本発明によるＡ／Ｄ変換装置１は、
Ａ／Ｄ変換器５８の許容入力電圧（最大変換電圧）Ｖｍ
ａｘを分圧抵抗器Ｒ１〜Ｒ４にて４等分した基準電圧を
生成しておき、入力電圧のレベルに応じてその基準電圧
を選択し差分を検出するため、最終的にＡ／Ｄ変換器５
８に入力される電圧は、各チャネルとも同一の分解能と
Ｓ／Ｎ比が得られる。
Ａ／Ｄ変換器５８の許容入力電圧（最大変換電圧）Ｖｍ
ａｘを分圧抵抗器Ｒ１〜Ｒ４にて４等分した基準電圧を
生成しておき、入力電圧のレベルに応じてその基準電圧
を選択し差分を検出するため、最終的にＡ／Ｄ変換器５
８に入力される電圧は、各チャネルとも同一の分解能と
Ｓ／Ｎ比が得られる。
【００４７】
【発明の効果】本発明によれば、入力信号をその電圧レ
ベルに応じてランク分けするランク分け手段と、前記入
力信号の電圧を前記ランク分け手段でのランク情報に従
い他の電圧に変換する電圧変換手段と、この電圧変換手
段で変換後の電圧を２値情報に変換するＡ／Ｄ変換手段
とを含みＡ／Ｄ変換装置を構成したため、同相増幅器を
必要とせず、１回のＡ／Ｄ変換で所望の結果を得ること
ができ、かつ次段にデータ処理装置と処理ソフトウエア
を設けることなく、異なる入力信号に対し等しい分解能
を得ることができるという効果がある。
ベルに応じてランク分けするランク分け手段と、前記入
力信号の電圧を前記ランク分け手段でのランク情報に従
い他の電圧に変換する電圧変換手段と、この電圧変換手
段で変換後の電圧を２値情報に変換するＡ／Ｄ変換手段
とを含みＡ／Ｄ変換装置を構成したため、同相増幅器を
必要とせず、１回のＡ／Ｄ変換で所望の結果を得ること
ができ、かつ次段にデータ処理装置と処理ソフトウエア
を設けることなく、異なる入力信号に対し等しい分解能
を得ることができるという効果がある。
【図１】本発明に係るＡ／Ｄ変換装置の最良の実施の形
態の回路図である。
態の回路図である。
【図２】同装置の入力電圧対差動増幅器出力電圧Ｖｘ特
性図である。
性図である。
【図３】同装置の入力電圧対基準出力電圧Ｖｙ特性図で
ある。
ある。
【図４】同装置の入力電圧対Ａ／Ｄ変換器入力電圧特性
図である。
図である。
【図５】従来のＡ／Ｄ変換装置の第１例の回路図であ
る。
る。
【図６】従来のＡ／Ｄ変換装置の第２例の回路図であ
る。
る。
【図７】従来のＡ／Ｄ変換装置の第３例の回路図であ
る。
る。
１ Ａ／Ｄ変換装置 ２ 比較回路 ３ 論理回路 ４ 基準電圧生成回路 ５ アナログマルチプレクサ ６，５３ 差動増幅器 ７ 入力レベル判定回路 ５１，５２ アナログマルチプレクサ ５８ Ａ／Ｄ変換器
Claims (6)
- 【請求項１】 入力信号をその電圧レベルに応じてラン
ク分けするランク分け手段と、前記入力信号の電圧を前
記ランク分け手段でのランク情報に従い他の電圧に変換
する電圧変換手段と、この電圧変換手段で変換後の電圧
を２値情報に変換するＡ／Ｄ変換手段とを含むことを特
徴とするＡ／Ｄ変換装置。 - 【請求項２】 前記ランク分け手段は前記Ａ／Ｄ変換手
段への許容入力電圧をｎ（ｎは正の整数）で除算した電
圧を単位として複数のランクを設定することを特徴とす
る請求項１記載のＡ／Ｄ変換装置。 - 【請求項３】 前記電圧変換手段は前記ランク分け手段
でのランク情報に応じた基準電圧を発生する基準電圧発
生手段と、前記入力信号の電圧と前記基準電圧との差を
演算する演算手段と、この演算手段で演算後の電圧を増
幅する増幅手段とを含むことを特徴とする請求項１又は
２記載のＡ／Ｄ変換装置。 - 【請求項４】 前記基準電圧は前記Ａ／Ｄ変換手段への
許容入力電圧をｎ（ｎは正の整数）で除算した電圧を単
位としこれを前記ランク情報に従いｍ倍（ｍは正の整
数、かつｍ＜ｎ）した電圧であることを特徴とする請求
項３記載のＡ／Ｄ変換装置。 - 【請求項５】 前記増幅手段は前記演算手段で演算され
た差電圧をｎ倍することを特徴とする請求項３又は４記
載のＡ／Ｄ変換装置。 - 【請求項６】 前記Ａ／Ｄ変換手段で変換後の２値情報
と前記ランク分け手段でのランク情報とに基づき最終的
な２値情報が得られることを特徴とする請求項１〜５い
ずれかに記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8481697A JPH10285033A (ja) | 1997-04-03 | 1997-04-03 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8481697A JPH10285033A (ja) | 1997-04-03 | 1997-04-03 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10285033A true JPH10285033A (ja) | 1998-10-23 |
Family
ID=13841273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8481697A Withdrawn JPH10285033A (ja) | 1997-04-03 | 1997-04-03 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10285033A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016154301A (ja) * | 2015-02-20 | 2016-08-25 | ラピスセミコンダクタ株式会社 | Ａ／ｄ変換装置 |
| JP2017028366A (ja) * | 2015-07-16 | 2017-02-02 | 株式会社デンソー | Ａ／ｄ変換装置 |
-
1997
- 1997-04-03 JP JP8481697A patent/JPH10285033A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016154301A (ja) * | 2015-02-20 | 2016-08-25 | ラピスセミコンダクタ株式会社 | Ａ／ｄ変換装置 |
| JP2017028366A (ja) * | 2015-07-16 | 2017-02-02 | 株式会社デンソー | Ａ／ｄ変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |