JPH0783292B2 - スペクトラム拡散通信機 - Google Patents
スペクトラム拡散通信機Info
- Publication number
- JPH0783292B2 JPH0783292B2 JP2253776A JP25377690A JPH0783292B2 JP H0783292 B2 JPH0783292 B2 JP H0783292B2 JP 2253776 A JP2253776 A JP 2253776A JP 25377690 A JP25377690 A JP 25377690A JP H0783292 B2 JPH0783292 B2 JP H0783292B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- peak value
- correlation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001228 spectrum Methods 0.000 title claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 30
- 238000001514 detection method Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/70712—Spread spectrum techniques using direct sequence modulation with demodulation by means of convolvers, e.g. of the SAW type
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスペクトラム拡散通信機に係り、特に該通信機
における相関スパイクの自動利得制御方式の改良に関す
る。
における相関スパイクの自動利得制御方式の改良に関す
る。
［発明の概要］ スペクトラム拡散通信機において、相関パルス発生回路
のピーク値保持回路に保持されたピーク値に基づいて相
関スパイクの利得を制御することにより回路の簡略化及
びコストダウンを計ったものである。
のピーク値保持回路に保持されたピーク値に基づいて相
関スパイクの利得を制御することにより回路の簡略化及
びコストダウンを計ったものである。
［従来の技術］ スペクトラム拡散通信機における相関スパイクの自動利
得制御方式に関しては、例えば、特開平１−109925号に
開示されたものがある。第７図は上記従来方式の基本的
構成を示している。
得制御方式に関しては、例えば、特開平１−109925号に
開示されたものがある。第７図は上記従来方式の基本的
構成を示している。
同図において復調器33から出力される相関スパイクは、
比較部CAにおいて、その極性に応じて基準電圧発生部RV
から与えられる正または負の２つのスレッショルド電圧
と比較され、その結果に応じて計数制御部CCはクロック
選択部CLから第１又は第２クロックを選択して計数部CU
に与えて、正または負方向に計数させる。この計数値に
応じた電流が利得制御電流発生部GCで発生され、この電
流により相関器31の出力側の可変利得増幅器32の利得を
制御して前期相関スパイクが正または負のスレッショル
ド電圧の間になるようになされている。
比較部CAにおいて、その極性に応じて基準電圧発生部RV
から与えられる正または負の２つのスレッショルド電圧
と比較され、その結果に応じて計数制御部CCはクロック
選択部CLから第１又は第２クロックを選択して計数部CU
に与えて、正または負方向に計数させる。この計数値に
応じた電流が利得制御電流発生部GCで発生され、この電
流により相関器31の出力側の可変利得増幅器32の利得を
制御して前期相関スパイクが正または負のスレッショル
ド電圧の間になるようになされている。
［発明が解決しようとする課題］ しかし、この方式ではピーク値を検出する回路がAGCの
ために必要であり、且つ、正または負の相関スパイク信
号のピーク値を検出するために、各々のピーク値検出回
路が必要となる。また、相関スパイクの数により可変利
得増幅器12を制御しているため、その特性によっては対
数的な制御をかけなければならず、そのためには利得制
御電流発生部GCの特性は対数特性でなければならない。
ために必要であり、且つ、正または負の相関スパイク信
号のピーク値を検出するために、各々のピーク値検出回
路が必要となる。また、相関スパイクの数により可変利
得増幅器12を制御しているため、その特性によっては対
数的な制御をかけなければならず、そのためには利得制
御電流発生部GCの特性は対数特性でなければならない。
したがって、そのため回路規模が大きくなり、コストが
上がってしまうという欠点がある。
上がってしまうという欠点がある。
［発明の目的］ 本発明の目的は前記欠点を解消するため、相関スパイク
のピーク値検出を、復調回路の相関パルス発生回路の信
号を用いることにより、回路の簡略化を計り、回路の削
減及びコストダウンを計ることにある。
のピーク値検出を、復調回路の相関パルス発生回路の信
号を用いることにより、回路の簡略化を計り、回路の削
減及びコストダウンを計ることにある。
［課題を解決するための手段］ 上記目的を達成するため、データ復調用相関器より得ら
れる相関スパイクの利得を変化可能な可変利得増幅回路
と、該可変利得増幅回路の出力をA/D変換せしめるA/D変
換回路と、該A/D変換回路の出力の絶対値を検出する絶
対値検出回路と、該絶対値検出回路の出力のピークに対
応する尖頭値を検出し保持するピーク値検出回路と、該
ピーク値検出回路に保持された尖頭値に基づいて上記可
変利得増幅回路への利得制御信号を発生する制御信号発
生手段と、より成ることを要旨とする。
れる相関スパイクの利得を変化可能な可変利得増幅回路
と、該可変利得増幅回路の出力をA/D変換せしめるA/D変
換回路と、該A/D変換回路の出力の絶対値を検出する絶
対値検出回路と、該絶対値検出回路の出力のピークに対
応する尖頭値を検出し保持するピーク値検出回路と、該
ピーク値検出回路に保持された尖頭値に基づいて上記可
変利得増幅回路への利得制御信号を発生する制御信号発
生手段と、より成ることを要旨とする。
［作用］ 相関スパイクの利得は、相関パルス発生回路において得
られた相関スパイクのピーク値に基づいて制御されるの
で、最適なレベルに制御することができる。
られた相関スパイクのピーク値に基づいて制御されるの
で、最適なレベルに制御することができる。
［実施例］ 以下図面に示す実施例を参照して本発明を説明する。
第１図は本発明によるスペクトラム拡散受信機で使用さ
れる相関パルス発生回路の構成を示すブロック図で、図
中、１は相関器およびPDI（Post Detection Integratio
n:積分回路）、２はA/D変換回路、３は反転回路、４は
選択回路、５はピークホールド回路、６はラッチ回路、
７は閾値設定回路、８は比較回路、９はピークホールド
回路５とラッチ回路６から成るピーク値検出回路、10は
反転回路３と選択回路４から成る絶対値検出回路であ
る。
れる相関パルス発生回路の構成を示すブロック図で、図
中、１は相関器およびPDI（Post Detection Integratio
n:積分回路）、２はA/D変換回路、３は反転回路、４は
選択回路、５はピークホールド回路、６はラッチ回路、
７は閾値設定回路、８は比較回路、９はピークホールド
回路５とラッチ回路６から成るピーク値検出回路、10は
反転回路３と選択回路４から成る絶対値検出回路であ
る。
以下上記回路の動作を説明する。
第２図は第１図に示す回路の各部における信号のタイミ
ングチャートを示す。
ングチャートを示す。
相関器１からの相関スパイクａはA/D変換回路２におい
てサンプリング信号ｂを基にA/D変換し、出力ｃを得
る。ここでは、サンプリング信号ｂの立ち上がりエッジ
でA/D変換され、サンプリング信号ｂの１周期ごとにA/D
変換される。
てサンプリング信号ｂを基にA/D変換し、出力ｃを得
る。ここでは、サンプリング信号ｂの立ち上がりエッジ
でA/D変換され、サンプリング信号ｂの１周期ごとにA/D
変換される。
今、A/D変換回路２の出力ｃの出力コードがＮビットで
あり、A/D変換回路２の入力と線形の関係にあるとする
と、A/D変換出力ｃは相関器１からの相関スパイクａが
正極性の場合、 の範囲である（MSBは最上位ビット、LSBは最下位ビッ
ト）。また負極性の場合には、 の範囲であり、雑音時には、 付近の値と成る。
あり、A/D変換回路２の入力と線形の関係にあるとする
と、A/D変換出力ｃは相関器１からの相関スパイクａが
正極性の場合、 の範囲である（MSBは最上位ビット、LSBは最下位ビッ
ト）。また負極性の場合には、 の範囲であり、雑音時には、 付近の値と成る。
すなわち、正極性の場合、最上位ビットが必ず“1"であ
り、残りのビットはオール“0"から最大値のオール“1"
の範囲を示し、負極性の場合、最上位ビットが、必ず
“0"であり、残りのビットはオール“1"から最小値のオ
ール“0"の範囲を示すことになる。
り、残りのビットはオール“0"から最大値のオール“1"
の範囲を示し、負極性の場合、最上位ビットが、必ず
“0"であり、残りのビットはオール“1"から最小値のオ
ール“0"の範囲を示すことになる。
したがって、A/D変換回路２の出力ｃを極性反転するこ
とで、負極性は正極性に等価となる（その逆も同じ）。
選択回路４へはA/D変換回路２の出力ｃを直接入力する
のと、A/D変換回路２の出力ｃを反転回路３によって極
性反転した反転回路出力ｄを入力する。なお、第２図に
おいては正極性および負極性相関スパイクａのA/D変換
後の出力ｃの値を＋および−に対応させており、したが
って反転回路３の出力ｄは各々＋→−，−→＋に対応す
る。
とで、負極性は正極性に等価となる（その逆も同じ）。
選択回路４へはA/D変換回路２の出力ｃを直接入力する
のと、A/D変換回路２の出力ｃを反転回路３によって極
性反転した反転回路出力ｄを入力する。なお、第２図に
おいては正極性および負極性相関スパイクａのA/D変換
後の出力ｃの値を＋および−に対応させており、したが
って反転回路３の出力ｄは各々＋→−，−→＋に対応す
る。
選択回路４では、情報信号に対応する正極性および負極
性相関スパイクが同時に発生することは無いという性質
を利用して、A/D変換回路２の出力ｃの最上位ビットｆ
をトリガとし、最上位ビットｆが“1"の場合（すなわち
正極性相関スパイクを対象）は、A/D変換回路２の出力
ｃを通過させ、最上位ビットｆが“0"の場合（すなわち
負極性相関スパイクを対象）は、反転回路３の出力ｄを
通過させるという動作が行なわれる。
性相関スパイクが同時に発生することは無いという性質
を利用して、A/D変換回路２の出力ｃの最上位ビットｆ
をトリガとし、最上位ビットｆが“1"の場合（すなわち
正極性相関スパイクを対象）は、A/D変換回路２の出力
ｃを通過させ、最上位ビットｆが“0"の場合（すなわち
負極性相関スパイクを対象）は、反転回路３の出力ｄを
通過させるという動作が行なわれる。
正負極性相関スパイクが存在しない期間においては、雑
音の分布（最上位ビットｆの状態）次第で選択回路４は
どちらかを通過させる。第２図においてｃ〜ｆの中で記
号（＋，−,1,0）が無い期間がその場合である。
音の分布（最上位ビットｆの状態）次第で選択回路４は
どちらかを通過させる。第２図においてｃ〜ｆの中で記
号（＋，−,1,0）が無い期間がその場合である。
以上よりA/D変換回路２の出力ｃの最上位ビットｆによ
って選択回路４は２入力のうちどちらかを選択すること
に成り、これは相関スパイクの絶対値検出動作を示して
いる。
って選択回路４は２入力のうちどちらかを選択すること
に成り、これは相関スパイクの絶対値検出動作を示して
いる。
つぎに、ピークホールド回路５によって選択回路４の出
力ｅの最大値を検出し、ホールドする。これより、正負
極性相関スパイクの両方の中から正負極性の極性に関係
なく絶対値の最大値が得られる。
力ｅの最大値を検出し、ホールドする。これより、正負
極性相関スパイクの両方の中から正負極性の極性に関係
なく絶対値の最大値が得られる。
さらに、クリア信号ｇをトリガとして、ピークホールド
回路５によって求められた最大値をラッチ回路６でラッ
チすると同時にピークホールド回路５にストアされてい
る内容ｈをクリアする。ここで、クリア信号ｇのパルス
周期は、相関スパイク１周期と同じである。つまり、ピ
ークホールド回路５は相関スパイクの周期ごとにクリア
信号ｇによってストアされている内容ｈをクリアし、新
たな相関スパイク１周期分のピークホールドを行なう。
回路５によって求められた最大値をラッチ回路６でラッ
チすると同時にピークホールド回路５にストアされてい
る内容ｈをクリアする。ここで、クリア信号ｇのパルス
周期は、相関スパイク１周期と同じである。つまり、ピ
ークホールド回路５は相関スパイクの周期ごとにクリア
信号ｇによってストアされている内容ｈをクリアし、新
たな相関スパイク１周期分のピークホールドを行なう。
ゆえに、この回路構成によるピークホールド回路であれ
ば、相関スパイク１周期分における最大値は確実に検出
できる。また、ラッチ回路６にラッチされた最大値は同
様に相関スパイク１周期ごとに更新されることとなる。
ば、相関スパイク１周期分における最大値は確実に検出
できる。また、ラッチ回路６にラッチされた最大値は同
様に相関スパイク１周期ごとに更新されることとなる。
このような構成を採ることによって、相関器出力１周期
内で、レベル変動を生じても追従できるとともに、相関
スパイクの極性が変化した場合の誤動作を無くすること
が可能である。
内で、レベル変動を生じても追従できるとともに、相関
スパイクの極性が変化した場合の誤動作を無くすること
が可能である。
次に、ラッチ回路６の出力ｉは閾値設定回路７へ入力さ
れる。閾値設定回路７は、出力ｉのデータと乗算計数を
表す制御信号ｌの演算を行ない、閾値信号ｊを発生す
る。この閾値信号は、Ｎビットのディジタル信号であ
る。また、閾値設定回路７は、制御信号ｌを基に、任意
の閾値信号の設定が可能であり、制御信号ｌは、例えば
CPU等から発生される。
れる。閾値設定回路７は、出力ｉのデータと乗算計数を
表す制御信号ｌの演算を行ない、閾値信号ｊを発生す
る。この閾値信号は、Ｎビットのディジタル信号であ
る。また、閾値設定回路７は、制御信号ｌを基に、任意
の閾値信号の設定が可能であり、制御信号ｌは、例えば
CPU等から発生される。
次に、閾値設定回路７で得られたも閾値信号ｊは、比較
回路８に入力される。
回路８に入力される。
比較回路８では、選択回路４で得られたA/D変換回路２
の出力ｃ、もしくはA/D変換回路２の出力ｃを反転回路
３によって極性反転した反転回路出力ｄのうち選択され
た出力ｅと閾値設定回路７の閾値信号ｊを比較し、閾値
信号ｊよりも大きい出力ｅが入力された時、相関パルス
ｋを得る。
の出力ｃ、もしくはA/D変換回路２の出力ｃを反転回路
３によって極性反転した反転回路出力ｄのうち選択され
た出力ｅと閾値設定回路７の閾値信号ｊを比較し、閾値
信号ｊよりも大きい出力ｅが入力された時、相関パルス
ｋを得る。
以上よりさらに補足すると、第２図に示される１番目の
相関スパイクａが正極性の時、その正極性相関スパイク
が存在する１周期内での最大値（＋２）をピーク値検出
回路９によって検出することで、つぎの１周期における
閾値信号ｊが設定（＋２′）でき、かつ比較回路８でそ
の周期内における絶対最大値（＋３）に対する最終相関
パルスｋを得ることができる。
相関スパイクａが正極性の時、その正極性相関スパイク
が存在する１周期内での最大値（＋２）をピーク値検出
回路９によって検出することで、つぎの１周期における
閾値信号ｊが設定（＋２′）でき、かつ比較回路８でそ
の周期内における絶対最大値（＋３）に対する最終相関
パルスｋを得ることができる。
なお、最終の相関パルスｋは相関器１からの相関スパイ
クａに対応して得られるものだが、この最終の相関パル
スｋが相関スパイクａの極性が何であるかを判断するに
は、この相関パルスｋが得られたタイミングにおける最
上位ビットｆを見ることで容易に判断が可能となる
（“1"の時は正極性相関スパイク、“0"の時は負極性相
関スパイク）。
クａに対応して得られるものだが、この最終の相関パル
スｋが相関スパイクａの極性が何であるかを判断するに
は、この相関パルスｋが得られたタイミングにおける最
上位ビットｆを見ることで容易に判断が可能となる
（“1"の時は正極性相関スパイク、“0"の時は負極性相
関スパイク）。
本発明は上述した相関パルス発生回路のピーク値検出回
路で検出されたピーク値データｉにより相関スパイクの
自動利得制御を行なうもので、その一実施例を第３図に
示す。
路で検出されたピーク値データｉにより相関スパイクの
自動利得制御を行なうもので、その一実施例を第３図に
示す。
同図において、第１図と同一符号は同一又は類似の回路
をあらわし、12はD/A変換回路、13は制御電流発生回
路、14は可変利得増幅回路、15は相関器、16は検波回路
及びPDI回路である。
をあらわし、12はD/A変換回路、13は制御電流発生回
路、14は可変利得増幅回路、15は相関器、16は検波回路
及びPDI回路である。
相関器15は、たとえばコンボルバであるとする。相関器
15の出力信号Ａは第６図（ａ）のような高周波信号であ
る。この信号は、可変利得増幅回路14により増幅され
る。可変利得増幅回路14から出力される信号Ｂは、検波
回路及びPDI16により検波、積分され、第６図（ｃ）の
ような信号ａを得る。この信号ａは、A/D変換回路２に
よりディジタル信号ｃに変換される。この信号ｃは、絶
対値検出回路10に与えられることにより絶対値ｅが求め
られる。そして、前述したようにしてこの信号ｅの最大
値が求められ、その値はラッチ回路６によりラッチされ
る。ラッチデータすなわちピーク値データｉはD/A変換
回路12でアナログ信号ｍに変換される。この信号ｍに応
じて、制御電流発生回路13により、可変利得増幅回路14
を制御する制御電流ｎを発生する。ここで、制御電流発
生回路13はたとえば、第４図に示すように構成される。
同図で、17は差動増幅器、18は電圧加算器、19はオフセ
ット電圧発生器、20はV/I変換回路、21は基準信号発生
回路である。
15の出力信号Ａは第６図（ａ）のような高周波信号であ
る。この信号は、可変利得増幅回路14により増幅され
る。可変利得増幅回路14から出力される信号Ｂは、検波
回路及びPDI16により検波、積分され、第６図（ｃ）の
ような信号ａを得る。この信号ａは、A/D変換回路２に
よりディジタル信号ｃに変換される。この信号ｃは、絶
対値検出回路10に与えられることにより絶対値ｅが求め
られる。そして、前述したようにしてこの信号ｅの最大
値が求められ、その値はラッチ回路６によりラッチされ
る。ラッチデータすなわちピーク値データｉはD/A変換
回路12でアナログ信号ｍに変換される。この信号ｍに応
じて、制御電流発生回路13により、可変利得増幅回路14
を制御する制御電流ｎを発生する。ここで、制御電流発
生回路13はたとえば、第４図に示すように構成される。
同図で、17は差動増幅器、18は電圧加算器、19はオフセ
ット電圧発生器、20はV/I変換回路、21は基準信号発生
回路である。
次に第３図の回路の動作を第６図に示す各部の波形を引
用して説明する。相関器15からの出力信号Ａが出力され
た場合、この信号Ａは可変利得増幅回路14により増幅さ
れる。このときの利得を制御電流ｎがInの時、A0であ
り、A0∝Inとすると、出力信号Ｂは、 VB＝A0・VA （１） （但し、VBは制御目標レベルとする。） となる。
用して説明する。相関器15からの出力信号Ａが出力され
た場合、この信号Ａは可変利得増幅回路14により増幅さ
れる。このときの利得を制御電流ｎがInの時、A0であ
り、A0∝Inとすると、出力信号Ｂは、 VB＝A0・VA （１） （但し、VBは制御目標レベルとする。） となる。
これが検波回路及びPDI16に入力され、信号ａを得る。
これをA/D変換回路２において、サンプリング信号ｂに
よりディジタル信号ｃに変換する。ここで、 VB＝DC （２） （DCは、A/D変換回路13のフルスケールの1/2とする。） であるとする。
これをA/D変換回路２において、サンプリング信号ｂに
よりディジタル信号ｃに変換する。ここで、 VB＝DC （２） （DCは、A/D変換回路13のフルスケールの1/2とする。） であるとする。
信号ｃは絶対値検出回路10に与えられてその絶対値ｅが
求められる。この絶対値ｅピークのデータがピークホー
ルド回路５によってホールドされ、そのピーク値ｈはラ
ッチ回路６によりラッチされる。これらのデータはクリ
ア信号ｇによりその１周期ごとにクリアされる。したが
って、ピーク値検出回路９により検出されるラッチデー
タ（ピーク値データ）ｉはクリア信号ｇの１周期の時間
範囲でのピーク値となる。
求められる。この絶対値ｅピークのデータがピークホー
ルド回路５によってホールドされ、そのピーク値ｈはラ
ッチ回路６によりラッチされる。これらのデータはクリ
ア信号ｇによりその１周期ごとにクリアされる。したが
って、ピーク値検出回路９により検出されるラッチデー
タ（ピーク値データ）ｉはクリア信号ｇの１周期の時間
範囲でのピーク値となる。
このラッチデータｉは、D/A変換回路12により変換さ
れ、アナログ信号ｍを得る。この信号は制御電流発生回
路13に入力され、制御電流ｎが出力される。第４図のよ
うな制御電流発生回路では、基準信号発生回路21から基
準信号ｐが出力され、差動増幅器17の非反転入力端子＋
に入力されている。また、アナログ信号ｍは反転入力端
子に入力されている。したがって、差動増幅器17の出力
には、 Vq＝Av・（Vp−Vm） （３） （但し、Avはオペアンプ17の電圧増幅率） の信号ｑが出力される。この信号ｑは電圧加算器18に入
力され、オフセット電圧発生回路19から出力されるオフ
セット電圧ｒと加算される。加算された信号ｓは、V/I
変換回路20で制御電流ｎに変換される。この時の制御電
流ｎは、Inとなる。
れ、アナログ信号ｍを得る。この信号は制御電流発生回
路13に入力され、制御電流ｎが出力される。第４図のよ
うな制御電流発生回路では、基準信号発生回路21から基
準信号ｐが出力され、差動増幅器17の非反転入力端子＋
に入力されている。また、アナログ信号ｍは反転入力端
子に入力されている。したがって、差動増幅器17の出力
には、 Vq＝Av・（Vp−Vm） （３） （但し、Avはオペアンプ17の電圧増幅率） の信号ｑが出力される。この信号ｑは電圧加算器18に入
力され、オフセット電圧発生回路19から出力されるオフ
セット電圧ｒと加算される。加算された信号ｓは、V/I
変換回路20で制御電流ｎに変換される。この時の制御電
流ｎは、Inとなる。
Vs＝Vq＋Vr （４） In∝Vs （５） 今、信号ＡがVA1（VA＜VA1）となったとすると、可変利
得増幅回路14の出力信号Ｂは、 VB1＝A0・VA1 （６） （但し、VB＜VB1） となる。したがって、A/D変換回路２の出力信号ｃは、D
C1（DC＜DC1）となる。そして同様にピーク値ｉがラッ
チされ、D/A変換回路12により、アナログ信号ｍが出力
される。この時のレベルは、Vm1（Vm＜Vm1）となる。し
たがって、差動増幅器17の出力レベルは、 Vq1＝Av・（Vp−Vm1） （７） （但し、Vq＞Vq1） となる。したがって、制御電流ｎは、 Vs1＝Vq1＋Vr （８） （但し、Vs1＜Vs） ゆえに、 In1∝Vs1 （In1＜In） （９） となる。その結果、可変利得増幅回路14の利得は、A
1（A1＜A0）となり、出力信号Ｂのレベルは、 VB2＝A1・VA1 （10） （VB＜VB2＜VB1） となる。そして、VB＝VB2となるまで制御が行なわれ
る。また、VA1＜VAとなった場合も同様に制御が行なわ
れる。
得増幅回路14の出力信号Ｂは、 VB1＝A0・VA1 （６） （但し、VB＜VB1） となる。したがって、A/D変換回路２の出力信号ｃは、D
C1（DC＜DC1）となる。そして同様にピーク値ｉがラッ
チされ、D/A変換回路12により、アナログ信号ｍが出力
される。この時のレベルは、Vm1（Vm＜Vm1）となる。し
たがって、差動増幅器17の出力レベルは、 Vq1＝Av・（Vp−Vm1） （７） （但し、Vq＞Vq1） となる。したがって、制御電流ｎは、 Vs1＝Vq1＋Vr （８） （但し、Vs1＜Vs） ゆえに、 In1∝Vs1 （In1＜In） （９） となる。その結果、可変利得増幅回路14の利得は、A
1（A1＜A0）となり、出力信号Ｂのレベルは、 VB2＝A1・VA1 （10） （VB＜VB2＜VB1） となる。そして、VB＝VB2となるまで制御が行なわれ
る。また、VA1＜VAとなった場合も同様に制御が行なわ
れる。
第５図はディジタル処理型の自動利得制御を行なう本発
明の他の実施例で、22は演算回路である。演算回路22は
上記制御電流発生回路13と同様の演算を行ない、制御デ
ータ０を生成する。そして、D/A変換回路12によってア
ナログの制御電流ｎに変換される。その結果、第３図の
アナログ処理型の実施例と同様の制御を行なうことが可
能である。
明の他の実施例で、22は演算回路である。演算回路22は
上記制御電流発生回路13と同様の演算を行ない、制御デ
ータ０を生成する。そして、D/A変換回路12によってア
ナログの制御電流ｎに変換される。その結果、第３図の
アナログ処理型の実施例と同様の制御を行なうことが可
能である。
［発明の効果］ 以上説明したように本発明によれば、下記のような効果
が得られる。
が得られる。
（１）復調系で検出された相関スパイクのピーク値デー
タを用いるために、最適なレベルに制御することができ
る。
タを用いるために、最適なレベルに制御することができ
る。
（２）相関パルス発生回路によって検出されたピーク値
データを用いるためにAGC回路が簡略化できる。
データを用いるためにAGC回路が簡略化できる。
（３）AGCの制御がアナログ信号でもディジタル信号の
どちらでも可能な構成が実現できる。
どちらでも可能な構成が実現できる。
（４）制御電流発生回路が対数的特性をもつ必要がな
い。
い。
第１図は本発明において使用される相関パルス発生回路
を示すブロック図、第２図はその動作説明用タイミング
チャート、第３図は本発明の一実施例を示すブロック
図、第４図は制御電流発生回路の一構成例を示すブロッ
ク図、第５図は本発明の他の実施例を示すブロック図、
第６図は第３図及び第４図に示す実施例の動作説明用タ
イミングチャート、第７図は従来の自動利得制御方式の
基本的構成を示すブロック図である。 10……絶対値検出回路、９……ピーク値検出回路、12…
…D/A変換回路、13……制御電流発生回路、14……可変
利得増幅回路、15……相関器。
を示すブロック図、第２図はその動作説明用タイミング
チャート、第３図は本発明の一実施例を示すブロック
図、第４図は制御電流発生回路の一構成例を示すブロッ
ク図、第５図は本発明の他の実施例を示すブロック図、
第６図は第３図及び第４図に示す実施例の動作説明用タ
イミングチャート、第７図は従来の自動利得制御方式の
基本的構成を示すブロック図である。 10……絶対値検出回路、９……ピーク値検出回路、12…
…D/A変換回路、13……制御電流発生回路、14……可変
利得増幅回路、15……相関器。
Claims (1)
- 【請求項１】データ復調用相関器より得られる相関スパ
イクの利得を変化可能な可変利得増幅回路と、 該可変利得増幅回路の出力をA/D変換せしめるA/D変換回
路と、 該A/D変換回路の出力の絶対値を検出する絶対値検出回
路と、 該絶対値検出回路の出力のピークに対応する尖頭値を検
出し保持するピーク値検出回路と、 該ピーク値検出回路に保持された上記尖頭値に基づいて
上記可変利得増幅回路への利得制御信号を発生する制御
信号発生手段と、 より成ることを特徴とするスペクトラム拡散通信機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253776A JPH0783292B2 (ja) | 1990-09-21 | 1990-09-21 | スペクトラム拡散通信機 |
| US07/761,218 US5168505A (en) | 1990-09-21 | 1991-09-17 | Automatic gain control device for spread spectrum communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253776A JPH0783292B2 (ja) | 1990-09-21 | 1990-09-21 | スペクトラム拡散通信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132328A JPH04132328A (ja) | 1992-05-06 |
| JPH0783292B2 true JPH0783292B2 (ja) | 1995-09-06 |
Family
ID=17255991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253776A Expired - Lifetime JPH0783292B2 (ja) | 1990-09-21 | 1990-09-21 | スペクトラム拡散通信機 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5168505A (ja) |
| JP (1) | JPH0783292B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420887A (en) * | 1992-03-26 | 1995-05-30 | Pacific Communication Sciences | Programmable digital modulator and methods of modulating digital data |
| US5289498A (en) * | 1992-09-09 | 1994-02-22 | Echelon Corporation | Adaptive data recovery for spread spectrum systems |
| EP0673125B1 (en) * | 1993-08-11 | 2001-10-31 | NTT DoCoMo, Inc. | Automatic gain control apparatus and method for a spread spectrum signal receiver |
| US5548616A (en) * | 1994-09-09 | 1996-08-20 | Nokia Mobile Phones Ltd. | Spread spectrum radiotelephone having adaptive transmitter gain control |
| US5566201A (en) * | 1994-09-27 | 1996-10-15 | Nokia Mobile Phones Ltd. | Digital AGC for a CDMA radiotelephone |
| KR100193843B1 (ko) * | 1996-09-13 | 1999-06-15 | 윤종용 | 이동통신시스템 송수신기의 디지탈 자동이득제어방법 및 장치 |
| KR100193848B1 (ko) * | 1996-10-05 | 1999-06-15 | 윤종용 | 대역확산통신기에 있어서 수신신호 이득 자동제어장치 및 방법 |
| US6266377B1 (en) * | 1998-05-12 | 2001-07-24 | Nortel Networks Limited | Method of timing recovery convergence monitoring in modems |
| JP2001024454A (ja) * | 1999-07-07 | 2001-01-26 | Matsushita Electric Ind Co Ltd | 自動利得制御装置及び方法、並びに自動利得制御機能を持った無線通信装置 |
| JP2001077714A (ja) * | 1999-09-03 | 2001-03-23 | Matsushita Electric Ind Co Ltd | 無線受信機、無線受信方法および記録媒体 |
| US7130329B2 (en) * | 2002-07-08 | 2006-10-31 | Qualcomm Incorporated | Apparatus and method for radio frequency tracking and acquisition |
| JP2007174289A (ja) * | 2005-12-22 | 2007-07-05 | Fujitsu Ltd | センサ用アナログ多段増幅回路 |
| JP5387980B2 (ja) | 2009-02-06 | 2014-01-15 | 株式会社リコー | 現像装置、プロセスカートリッジ、及び画像形成装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681078B2 (ja) * | 1984-07-25 | 1994-10-12 | 日本電気株式会社 | スペクトラム拡散信号自動利得制御方式及び装置 |
| JPS6410746A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Spread spectrum communication type agc circuit |
| US4899364A (en) * | 1987-07-31 | 1990-02-06 | Clarion Co., Ltd. | Automatic gain control system |
| JPH0787397B2 (ja) * | 1987-10-23 | 1995-09-20 | クラリオン株式会社 | 自動利得制御方式 |
| JP2648848B2 (ja) * | 1988-07-12 | 1997-09-03 | クラリオン株式会社 | スペクトラム拡散受信機における相関パルス発生回路 |
-
1990
- 1990-09-21 JP JP2253776A patent/JPH0783292B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-17 US US07/761,218 patent/US5168505A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132328A (ja) | 1992-05-06 |
| US5168505A (en) | 1992-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0783292B2 (ja) | スペクトラム拡散通信機 | |
| JPH057154A (ja) | Ａ／ｄ変換回路 | |
| GB2176977A (en) | Apparatus and method for producing a signal-to-noise ratio figure of merit for digitally encoded-data | |
| US20020021776A1 (en) | Jitter detecting apparatus and phase locked loop using the detected jitter | |
| US20010006371A1 (en) | Device and method for the rapid digital/analog conversion of pulse width modulated signals | |
| JP2648848B2 (ja) | スペクトラム拡散受信機における相関パルス発生回路 | |
| JP3846330B2 (ja) | 収集データの同期化方法及びデータ処理システム | |
| CN114745241B (zh) | 调幅信号解调装置及供电设备 | |
| JPH0787400B2 (ja) | 相関パルス発生回路 | |
| EP0194643A2 (en) | Correlation time-difference detector | |
| US4994807A (en) | Voltage-to-frequency converter | |
| JPS5829910B2 (ja) | 画像信号の相関処理方式 | |
| US4584560A (en) | Floating point digitizer | |
| JPH0658772A (ja) | エンコーダ信号処理回路 | |
| JPH05167630A (ja) | ユニークワード検出器 | |
| JP2661140B2 (ja) | ディジタル形周波数継電器 | |
| JP2654787B2 (ja) | スペクトラム拡散受信機 | |
| JPH0634665A (ja) | デジタル・オシロスコープのグリッチ検出装置 | |
| US6801605B1 (en) | Telephone network signal conversion system | |
| SU1534752A1 (ru) | Устройство дл цифровой амплитудной демодул ции | |
| JPH0748704B2 (ja) | スペクトラム拡散受信機 | |
| SU1619198A1 (ru) | Устройство дл измерени модул коэффициента передачи четырехполюсников | |
| JPS62214349A (ja) | サンプリングデ−タ出力回路 | |
| JPS6318366B2 (ja) | ||
| JPS6184122A (ja) | 多値デイジタル信号判別回路 |