JPH10283798A

JPH10283798A - 集積回路メモリ・デバイス及びその試験方法

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Publication number: JPH10283798A
Application number: JP9337641A
Authority: JP
Inventors: Brent S Haukness; エス．ホウクネスブレント
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-10-31
Filing date: 1997-10-31
Publication date: 1998-10-23
Also published as: DE69724737D1; KR19980033332A; EP0840328A3; TW406268B; DE69724737T2; EP0840328B1; EP0840328A2; KR100494281B1

Abstract

(57)【要約】【課題】集積回路メモリ・デバイスの試験速度を増加
させた前記メモリ・デバイス及びその試験方法を提供す
る。【解決手段】メモリ・デバイス（１０）を試験する読
み出し動作において、そのＹ選択線（１８）及び複数の
ワード線（１６）を活性化し、前記メモリ・デバイス
（１０）における複数のメモリ・セルを選択すると共
に、これらのメモリ・セルを異なる複数の副増幅器回路
（２４）に接続してその主増幅器回路（２８）に給電さ
せる。各主増幅器回路（２８）は、選択された複数のメ
モリ・セルが同一のデータ状態にあれば、選択された複
数のメモリ・セルのデータ状態を表すデータ出力（ＤＯ
ＵＴ）を出力し、逆に選択された複数のメモリ・セルが
異なるデータ状態にあれば、エラー信号（ＥＲＲＯＲ）
を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して集積回路メ
モリ・デバイス及びその試験を行う方法に関し、特にメ
モリ・セルの試験の速度を高めるように電流モードのデ
ータ圧縮試験モードを有する集積回路メモリ・デバイ
ス、及びこのモードにおいて試験を行う方法に関する。

【０００２】

【従来の技術】一般的に、集積回路メモリ・デバイスに
は、データを記憶する膨大な数のメモリ・セルを含むメ
モリ・アレーが含まれている。このようなメモリ・デバ
イスを製作する際に、そのメモリ・セルへの書き込みデ
ータ、及びそのメモリ・セルからの読み出しデータを試
験してこのメモリ・デバイスに欠陥メモリ・セルが存在
するか否かを判断することは重要である。集積回路メモ
リ・デバイスのメモリ・セルを試験する通常の処理は、
試験する必要のある膨大な数のメモリ・セルのために、
時間が掛かることがある。このような通常の試験処理に
は、メモリ・セルにデータを書き込むこと、メモリ・セ
ルからデータを読み出すこと、及びデータの読み出しが
書き込まれたデータと同一であるか否かを調べることが
含まれる。通常、各読み出しにより、メモリ・アレー用
の１行のメモリ・セルを試験することができる。時間が
掛かるために、メモリ・セルを試験モードにおいて試験
することができる速度を増加させることが望まれてい
る。この速度を増加させるための一つのアーキテクチャ
が「高速度並列試験アーキテクチャ（ＨｉｇｈＳｐｅ
ｅｄＰａｒａｌｌｅｌＴｅｓｔＡｒｃｈｉｔｅｃ
ｔｕｒｅ）」と題し、ルーンツリー（Ｒｏｕｎｔｒｅ
ｅ）に対して発行された米国特許第５，３０５，２６６
号により開示されている。

【０００３】

【発明が解決しようとする課題】本発明によれば、電流
モードのデータ圧縮試験モードを有し、従来の集積回路
メモリ・デバイスの問題及び欠点を除去又は軽減する集
積回路メモリ・デバイスが提供される。

【０００４】

【課題を解決するための手段】本発明の一特徴によれ
ば、電流モードのデータ圧縮試験モードを有する集積回
路メモリ・デバイスが提供される。このメモリ・デバイ
スには複数のサブアレーのメモリ・セルを有するメモリ
・アレーが含まれている。メモリ・セルは読み出し動作
のためにＹ選択線及びワード線により選択される。選択
されたメモリ・セルは、ビット線、センスアンプ、副入
力／出力線、副増幅器回路及び主入力／出力線を介して
主増幅器回路に接続される。通常の読み出し動作におい
て、各主増幅器回路は、選択されたメモリ・セルのデー
タ状態を表すデータ出力を供給するように動作可能であ
る。試験モードの読み出し動作において、各主増幅器回
路は、選択された複数のメモリ・セルが同一のデータ状
態であれば、選択された複数のメモリ・セルのデータ状
態を表すデータ出力を供給するように、また選択された
複数のメモリ・セルが異なるデータ状態であれば、エラ
ー信号を供給するように動作可能である。試験モードの
読み出し動作は、Ｙ選択線及び複数のワード線を活性化
して異なる副増幅器回路に接続されている複数のメモリ
・セルを選択し、これらの副増幅器回路が同一の主増幅
器回路を給電することを特徴とする。

【０００５】本発明の他の特徴によれば、集積回路メモ
リ・デバイスを試験する方法が提供される。Ｙ選択線及
び複数のワード線は活性化されて複数のメモリ・セルを
選択する。複数のワード線は、選択された前記メモリ・
セルが異なる副増幅器回路に接続され、これらの副増幅
器回路が同一の主増幅器回路を給電するように、活性化
される。前記選択されたメモリ・セルが同一のデータ状
態にあれば、各主増幅器回路から、前記選択されたメモ
リ・セルのデータ状態を表すデータ出力を発生し、また
前記選択されたメモリ・セルが異なるデータ状態にあれ
ば、各主増幅器回路から、エラー信号を発生する。前記
活性化及び発生は、メモリ・デバイスのメモリ・アレー
における全てのメモリ・セルが試験されるまで反復され
る。

【０００６】本発明の技術な効果は、メモリ・デバイス
におけるメモリ・セルを試験することができる速度が係
数２により増加することである。この増加を、メモリ・
デバイスにおけるメモリ・アレーの設計に変更を必要と
することなく、実現することができる。

【０００７】本発明の技術的な他の効果は、２行のメモ
リ・アレーを同時に活性化してこの２行からのデータを
共通入出力線へ送出するテスト・モードにある。そこ
で、入力／出力線上に、解析によりこの２行におけるデ
ータが正しかか正しくないかを判断することができるデ
ータ状態を含む３状態電流モード信号を発生する。

【０００８】本発明及びその効果の更なる完全な理解
は、添付図面に関連して以下の説明を参照することによ
り得られ、同一参照番号は同一構成を表している。

【０００９】

【発明の実施の形態】図１は電流モードのデータ圧縮試
験モードを有し、概要的に１０に示されている集積回路
メモリ・デバイスの一実施例のブロック図である。特
に、説明する実施例はダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）デバイスである。図１はメモリ
・デバイス１０用の入出力（Ｉ／Ｏ）データ・パスを示
す。メモリ・デバイス１０には、複数のメモリ・セルを
それぞれ含む多数のメモリ・サブアレー１２が含まれて
いる。各メモリ・サブアレー１２内のメモリ・セルは、
ビット線１４及びワード線１６に接続されている。図１
に示すように、電流モードのデータ圧縮試験モードにお
いて、２本のワード線１６（例えば、活性ワード線＃１
及び活性ワード線＃２）は活性である。メモリ・デバイ
ス１０には複数のＹ選択（ＹＳ）線１８が含まれてお
り、ＹＳ線１８はメモリ・デバイス１０内の特定の１列
を選択するために用いられる。続いて、ビット線１４が
センスアンプ２０に接続されており、これらのセンスア
ンプ２０はサブ入力／出力（ＳＩＯ）線２２に接続され
ている。ＳＩＯ線２２は、示すように、副増幅器回路２
４を給電し、これらの副増幅器回路２４は主入出力（Ｍ
ＩＯ）線２６に接続されている。ＭＩＯ線２６は主増幅
器回路２８に接続されており、これらの主増幅器回路２
８はメモリ・デバイス１０に関するデータ出力を供給す
ることができる。図１の入出力機構において、ＳＩＯ線
２２は複数バンクのセンスアンプ２０を通っており、そ
れぞれの副増幅器回路２４を介してＭＩＯ線２６に接続
されている。ＭＩＯ線２６は多数のセンスアンプ２０に
より共有されており、従って多数組のＳＩＯ線２２が各
組のＭＩＯ線２６に接続されている。

【００１０】通常の読み出し動作において、メモリ・デ
バイス１０における１行のメモリ・セルは、ワード線１
６（例えば、ワード線＃１）を活性化することにより、
活性化される。そこで、データはその行に対するセンス
アンプ２０により検知される。メモリ・デバイス１０か
らデータを読み出すときは、読み出しエネーブル（ＲＥ
信号を主張してセンスアンプ２０に対する副増幅器回路
２４を活性化することができる。次いで、特定の列アド
レスに対するＹＳ線１８を主張して選択されたセンスア
ンプ２０を１組のＳＩＯ線２２に接続することができ
る。次いで、データはセンスアンプ２０からＳＩＯ線２
２へ、更に副増幅器回路２４を介してＭＩＯ線２６に転
送される。続いて、ＭＩＯ線２６はメモリ・デバイス１
０のメモリ・アレー端に位置する主増幅器回路２８によ
り検知される。通常の書き込み動作では、データをＭＩ
Ｏ線２６上に主張することができる。次いで、書き込み
エネーブル（ＷＥ）信号を主張してＭＩＯ線２６を直
接、副増幅器回路２４におけるＳＩＯ線２２に接続する
ことができる。次いで、ＹＳ線１８を主張してＳＩＯ線
２２上のデータをセンスアンプ２０に接続する。以下の
説明では、活性化した１本のＹＳ線１８のデータ・ビッ
トのうちの一ビットについてのみ行う。

【００１１】電流モードのデータ圧縮試験モードでは、
２組のセンスアンプ２０を同時に活性化するように、第
２のワード線（例えば、ワード線＃２）が主張される。
この第２のワード線上の唯一の制限は、行アドレスがセ
ンスアンプ２０及び副増幅器回路２４を共有する隣接メ
モリ・サブアレー１２に存在しはならないことである。
この試験モードにおいて読み出し動作を実行するとき
は、共に活性バンクのセンスアンプ２０に対して、ＲＥ
信号を主張し、センスアンプ２０は２つの副増幅器回路
２４をそれぞれの対のＭＩＯ線２６に接続する。次い
で、２バンクのセンスアンプ２０からのデータを対応す
るＳＩＯ線２２及び活性な２つの副増幅器回路２４に接
続するように、ＹＳ線１８を主張させる。このようにし
て、副増幅器回路２４は、活性なＳＩＯ線２２上のデー
タ状態に従って、このような３状態信号をＭＩＯ線２６
上に形成する特徴を有する。ＭＩＯ線２６上の信号は、
活性な両対のＳＩＯ線２２上のデータが「０」であれば
第１の状態を取り、ＳＩＯ線２２の両対上のデータが
「１」であれば第２の状態を取り、また両対のＳＩＯ線
２２上のデータが逆であれば第３の状態を取る。電流モ
ードのデータ圧縮試験モードにおいて、主増幅器回路２
８は、この３つの状態信号を読み込んで、いずれの状態
が存在するのか、及びエラーが存在するか否かを表す出
力を供給するように、設計されている。電流モードのデ
ータ圧縮試験モードでは、メモリ・デバイス１０におけ
る１行以上を一時に試験することにより、メモリ・デバ
イス１０のメモリ・セルを試験するために必要とされる
時間を減少させている。

【００１２】図２はメモリ・デバイス１０における副増
幅器回路２４の一実施例の回路図である。図示のよう
に、副増幅器回路２４はセンスアンプ２０から一対のＳ
ＩＯ線２２を導入している。ＳＩＯ線２２には対のＳＩ
Ｏ及びＳＩＯＢ線が含まれ、これらはそれぞれ電圧レベ
ルＶＳＩＯ及びＶＳＩＯＢを有する。図２に示すよう
に、ＳＩＯ線は第１のノードＮＯＤＥ１に接続され、
またＳＩＯＢ線は第２のノードＮＯＤＥ２に接続され
ている。プリチャージ／等化デバイス３０はノードＮＯ
ＤＥ１とノードＮＯＤＥ２との間に接続されてい
る。複数のＮチャネル・トランジスタ３２、３４、３
６、３８、４０、４２及び４４は、図示のように接続さ
れている。Ｎチャネル・トランジスタ３２、３８及び４
０は、第３のノードＮＯＤＥ３に接続されて、読み出
しエネーブル（ＲＥ）信号を導入している。Ｎチャネル
・トランジスタ４２及び４４は、第５のノードＮＯＤＥ
５に接続されて、書き込みエネーブル（ＷＥ）信号を
導入している。副増幅器回路２４の出力はＭＩＯ線２６
を介して主増幅器回路２８に供給される。ＳＩＯ線２２
と同様に、ＭＩＯ線２６にはＭＩＯ及びＭＩＯＢ線が含
まれている。通常、図２の副増幅器回路２４は、ＤＲＡ
Ｍメモリ・デバイスにおいて典型的に用いられている半
直接検知回路である。

【００１３】読み出し動作では、ＲＥ信号をハイに主張
してＮチャネル・トランジスタ３２、３８及び４０をオ
ンにする。ＳＩＯ及びＳＩＯＢ線はプリチャージ／等化
デバイス３０によりハイにプリチャージされ、従ってＮ
チャネル・トランジスタ３４及び３６がオンにされる。
これは電流Ｉ_０がＭＩＯ及びＭＩＯＢ線の両者を介して
流れるようにする。ＹＳ線が主張されると、ＳＩＯ線又
はＳＩＯＢ線がセンスアンプにおけるデータ状態に従っ
てローに引っ張られ、かつＮチャネル・トランジスタ３
４か又はＮチャネル・トランジスタ３６がオフにされ
る。これはＩＭＩＯ又はＩＭＩＯＢを０となるようにさ
せる。従って、異なる電流ＩＭＩＯ−ＩＭＩＯＢは、Ｍ
ＩＯ線２６上に存在し、一旦ＳＩＯ線２２が完全に分離
されると、０から開始して±Ｉ_０となる。そこで、メモ
リ・デバイス１０の端に位置する主増幅器回路２８がこ
の電流モードの信号を検出することができる。この副増
幅器回路の動作は以下の表に要約される。

【００１４】

【表１】

【００１５】ＳＩＯ線２２にデータを書き戻すときは、
ＭＩＯ線２６上にデータを書き込み、かつＷＥ信号をハ
イに主張する。これによりＭＩＯ線２６がＮチャネル・
トランジスタ４２及び４４を介して直接、ＳＩＯ線２２
に接続される。次いで、データをＳＩＯ線２２からセン
スアンプ２０に転送するように、ＹＳ線１８を主張する
ことができる。

【００１６】図３は電流モードのデータ圧縮試験モード
において動作する副増幅器回路回路２４の一実施例の回
路図である。図示のように、２つのセンスアンプ２０
は、電圧レベルＶＢＬ１、ＶＢＬ１Ｂ、ＶＢＬ２、ＶＢ
Ｌ２Ｂを有する２対のビット線１４を導入している。２
つのセンスアンプ２０はＹＳ線１８により選択されて、
ＳＩＯ線２２を介して２つの副増幅器回路２４を給電し
ている。以上で述べたように、各副増幅器回路２４は、
書き込みエネーブル（ＷＥ１及びＷＥ２）信号、及び読
み出しエネーブル（ＲＥ１及びＲＥ２）を導入してい
る。副増幅器回路２４はＭＩＯ線２６に接続されて、Ｍ
ＩＯ線２６は主増幅器回路２８を給電している。加え
て、ＭＩＯ書き込みドライバ回路４８はＭＩＯ線２６に
接続されている。試験モードにおいて活性化された２本
のワード線１６を介してデータを書き込むときは、ＷＥ
１及びＷＥ２信号の両者を主張にする。これによって、
ＭＩＯ線２６がＳＩＯ線２２（ＳＩＯ１／ＳＩＯ１Ｂ及
びＳＩＯ２／ＳＩＯ２Ｂ）に直接、接続される。更に、
ＹＳ線１８をハイに主張して、データがＭＩＯ線２６か
らＳＩＯ線２２及び両センスアンプ２０に転送される。
試験モードにおいてデータを読み出すときは、ＲＥ１及
びＲＥ２信号を共に主張し、従って副増幅器回路２４は
共にＭＩＯ線２６に接続される。読み出し動作の開始時
に、両対のＳＩＯ線２２がハイにプリチャージされ、従
って２１_０に等しい電流がＭＩＯ線２６に流れる。そこ
で、ＹＳ線１８を主張して、センスアンプ２０（ＳＡ
１）からのデータをＳＩＯ１／ＳＩＯ１Ｂに転送し、ま
た第２のセンスアンプ２０（ＳＡ２）からのデータをＳ
ＩＯ２／ＳＩＯ２Ｂに転送する。そのときに、ＭＩＯ線
２６における最終電流は、以下のテーブルに示すよう
に、２つのセンスアンプ２０におけるデータ状態に従
う。

【００１７】

【表２】

【００１８】両センスアンプ２０が同一データを含むと
きは、図から明らかなように、最終的な差動ＭＩＯ電流
が±２１_０となる。しかし、２つのセンスアンプ２０が
逆のデータを有するときは、Ｉ_０の電流がＭＩＯ及びＭ
ＩＯＢ線の両方に流れて、差動ＭＩＯ電流は０となる。
このような構造を用いて、選択された両センスアンプ２
０に同一データを書き込み、次いで読み出し、かつ記憶
したデータが同一であるか否かをチェックする。ノーで
あれば、データを記憶しているメモリ・セルのうちの一
つは不良である。この試験モードは、集積回路メモリ・
デバイスを試験するために主張しなければならない行ア
ドレス数を半分に低減させることができる。

【００１９】図４は概要的に２８により示す電流ミラー
主増幅器回路の一実施例の回路図である。図４の主増幅
器回路２８の構成は、ＩＥＥＥ半導体回路雑誌（Ｊｏｕ
ｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕ
ｉｔ）、第２６巻、第１１号、１９９１年１１月、第１
４９３頁〜第１４９７頁により発行された「６４−Ｂ並
列データ・バス・アーキテクチャを有する４０−ＮＳ
６４−ＭＢＤＲＡＭ（Ａ４０−ＮＳ６４−ＭＢ
ＤＲＡＭｗｉｔｈ６４−ＢＰａｒａｌｌｅｌＤ
ａｔａＢｕｓＡｒｃｈｔｅｃｔｕｒｅ）」と題する
論文において富士通により提案された電流検知データ・
バス増幅器と本質的に同一である。しかし、図４の主増
幅器回路２８は、この論文において開示された増幅器と
逆に、ＭＩＯ線２６上の電流ＩＭＩＯ及びＩＭＩＯＢが
ほぼ等しいときに、エラー条件を検出するように用いら
れる。図４に示すように、主増幅器回路２８は電流ＩＭ
ＩＯ及びＩＭＩＯＢを搬送するＭＩＯ線２６を導入して
いる。複数のＰチャネル・トランジスタ６０、６２、６
４、６６、６８及び７０は、図示のように、ＭＩＯ線２
６間に接続されて、一対の電流ミラー回路を形成してい
る。複数のＮチャネル・トランジスタ７２、７４、７６
及び７８は、図示のように、Ｐチャネル・トランジスタ
に接続されてＰチャネル・トランジスタにより形成され
た複数の電流ミラー回路を互いに結合させる。

【００２０】図示の実施例において、電流ＩＭＩＯ及び
ＩＭＩＯＢが同一のときは、電流ＩＯＵＴ１及びＩＯＵ
Ｔ２が同一となるように、またＩＭＩＯとＩＭＩＯＢと
の間に差が存在するときは、電流ＩＯＵＴ１及びＩＯＵ
Ｔ２が逆極性のものとなるように、主増幅器回路２８の
Ｐチャネル・トランジスタ及びＮチャネル・トランジス
タが構築される。Ｐチャネル・トランジスタは、これら
Ｐチャネル・トランジスタに関して電流ミラー係数ｍ１
を形成するトランジスタの幅の比が以下のものとなるよ
うに、選択される。即ち、

【００２１】

【数１】ｍ１：Ｗ２／Ｗ１＝Ｗ３／Ｗ１＝Ｗ５／Ｗ４＝
Ｗ６／Ｗ４

【００２２】Ｎチャネル・トランジスタは、これらＮチ
ャネル・トランジスタに関する電流ミラー係数ｍ２を形
成しているトランジスタの幅の比が、以下のものとなる
ように、選択される。即ち、

【００２３】

【数２】ｍ２＝Ｗ８／Ｗ７＝Ｗ９／Ｗ１０

【００２４】Ｐチャネル・トランジスタ及びＮチャネル
・トランジスタは、このようにして設定された電流ミラ
ー係数により、以下に従って電流ＩＯＵＴ１及びＩＯＵ
Ｔ２を発生するように動作する。即ち、

【００２５】

【数３】ＩＯＵＴ１＝ｍ１（ＩＭＩＯ−ｍ２^★ＩＭＩＯＢ）ＩＯＵＴ２＝ｍ１（ＩＭＩＯＢ−ｍ２^★ＩＭＩＯ）

【００２６】次いで、主増幅器回路２８はＮＯＤＥ２か
ら出力ロジック８０への出力ＶＯＵＴ１／ＩＯＵＴ１、
及びＮＯＤＥ４から出力ロジック８０への出力ＶＯＵＴ
２／ＩＯＵＴ２を供給する。続いて、出力ロジック８０
は、データ出力信号ＤＯＵＴ及びエラー信号ＥＲＲＯＲ
を供給する。主増幅器回路２８はＭＩＯ線２６上のＩＭ
ＩＯ及びＩＭＩＯＢ線に基づいて出力ＶＯＵＴ１／ＩＯ
ＵＴ１、及びＶＯＵＴ２／ＩＯＵＴ２を発生するように
動作する。

【００２７】以下のテーブルは、センスアンプ２０にど
のようなデータが存在するかに基づいた出力電流ＩＯＵ
Ｔ１及びＩＯＵＴ２を示す。

【００２８】

【表３】

【００２９】活性化された両センスアンプに同一データ
が存在する試験モード動作のとき、及び通常の動作のと
きに、２つの出力に逆電流の流れが存在することに注意
すべきである。２つのセンスアンプに異なるデータ（即
ち、エラー条件）が存在する試験モード動作のときは、
ｍ１及びｍ２の相対値に従って正又は負になる２出力に
同一の電流が流れる。主増幅器回路の出力ノードＮＯＤ
Ｅ２及びＮＯＤＥ４にはコンデンサ負荷のみが取り付
けられているものと仮定すると、以下の関係が発生す
る。もしＩＯＵＴ１が正ならば、ＶＯＵＴ１はハイ電圧
になり、ＩＯＵＴ１が負ならば、ＶＯＵＴ１はロー電圧
になる。同一の関係はＩＯＵＴ２及びＶＯＵＴ２にも適
用される。従って、出力ロジック８０に適当なロジック
を用いることにより、主増幅器回路２８は、試験モード
でないときに通常に機能すると共に、試験モードにおけ
るエラー状態を検出するために用いられる。

【００３０】図５Ａ及び図５Ｂは出力ロジック８０の実
施例の回路図である。図５Ａの実施例は、ｍ２の値が１
より大きいときに適している。ｍ２が１より大きいとき
は、ｍ１（１−ｍ２）Ｉ_０が負となり、また試験モード
においてエラー状態が存在するときは、ＶＯＵＴ１及び
ＶＯＵＴ２が共に論理ローとなる。図５Ａの実施例で
は、ＶＯＵＴ２はインバータ８２の入力に接続され、イ
ンバータ８２はデータ出力ＤＯＵＴを供給する。ＶＯＵ
Ｔ２及びＶＯＵＴ１は共にＮＯＲゲート８４に供給さ
れ、ＮＯＲゲート８４はエラー信号ＥＲＲＯＲを供給す
る。この場合に、ｍ２は１より大きく、エラー状態に対
する出力電流は、ＶＯＵＴ１及びＶＯＵＴ２時に論理ロ
ーを発生する。従って、出力ＤＯＵＴ及びＥＲＲＯＲは
以下の表に示すようになる。

【００３１】

【表４】

【００３２】ＤＯＵＴは、図から明らかなように、通常
の動作において適当なデータを供給し、かつＥＲＲＯＲ
は「ドント・ケア」である。エラーが存在しない試験モ
ードの動作では、ここでもＤＯＵＴが適当なデータを供
給し、かつエラーがローである。しかし、エラー状態が
存在し、かつ２センスアンプにおけるデータが異なるの
であれば、ＥＲＲＯＲは、論理ハイによってその状態を
知らせる。

【００３３】図５Ｂの実施例は、ｍ２の値が１より小さ
いときに適している。ｍ２が１より小さいときは、ｍ１
（１−ｍ２）Ｉ_０の値が正となる。また、試験モードに
おいて、エラー状態が存在すれば、ＶＯＵＴ１及びＶＯ
ＵＴ２は共に論理ハイとなる。図５Ｂにおいて、ＶＯＵ
Ｔ２はインバータ８６の入力に接続され、インバータ８
６はデータ出力ＤＯＵＴを供給する。ＶＯＵＴ２及びＶ
ＯＵＴＩはＮＡＮＤゲート８８の入力として供給され、
ＮＡＮＤゲート８８はその出力をインバータ９０に供給
している。インバータ９０の出力はエラー信号ＥＲＲＯ
Ｒを供給する。この場合に、エラー状態に対する出力電
流は、ＶＯＵＴ１及びＶＯＵＴ２に対して共に正であ
り、論理ハイを発生する。出力ＤＯＵＴ及びＥＲＲＯＲ
は、以下の表に示すようになる。

【００３４】

【表５】

【００３５】ＤＯＵＴは、図から明らかなように、通常
の動作において適当なデータを供給し、かつＥＲＲＯＲ
は「ドント・ケア」である。エラーが存在しない試験モ
ードの動作において、ここでもＤＯＵＴは適当なデータ
を供給し、かつＥＲＲＯＲはローとなる。エラー状態が
存在し、かつ２つのセンスアンプにおけるデータが異な
る場合は、ＥＲＲＯＲがその状態を論理ハイによって知
らせる。

【００３６】従って、出力ロジック８０の通常の動作に
おいていずれも、エラー信号ＥＲＲＯＲは無視され、か
つ差動ＭＩＯ線上のデータはシングル・エンドのデータ
信号ＤＯＵＴに変換される。試験モードの動作のとき
は、活性な２つのセンスアンプから逆のデータが読み出
されるエラー状態が存在するのであれば、エラー信号Ｅ
ＲＲＯＲはハイとなる。エラー信号ＥＲＲＯＲがローで
あれば、活性な２つのセンスアンプが同一データ状態を
有し、かつＤＯＵＴ信号が読み出されたデータ状態の値
を取る。勿論、この値は、両センスアンプが正しくない
データを有しないことを保証するように、期待値と比較
される必要がある。

【００３７】本発明は、多数行におけるメモリ・セルを
同時に試験することにより、集積回路メモリ・デバイス
をより速やかに試験できるようにする。メモリ・デバイ
スの試験は製造プロセスの重要かつ本質的な部分であ
る。本発明によれば、選択されたメモリ・セルが異なる
副増幅器回路回路に接続され、これら副増幅器回路を給
電するように、Ｙ選択線及び複数のワード線を活性化し
て複数のメモリ・セルを選択する。そのときに、選択さ
れたメモリ・セルが同一のデータ状態であれば、主増幅
器回路は、選択されたメモリ・セルのデータ状態を表す
データ出力を発生する。選択されたメモリ・セルが異な
るデータ状態にあれば、各主増幅器回路は、エラー信号
を発生する。Ｙ選択線及びワード線の活性化と、データ
出力及びエラー信号の発生とは、メモリ・デバイスのメ
モリ・アレーにおける全てのメモリ・セルを試験するま
で、反復される。次いで、製造プロセスを継続するため
に、不合格のデバイスから試験を通過したメモリ・デバ
イスを分離することができる。

【００３８】図６〜図１２は、図１〜図５Ｂに関して示
し、かつ説明したメモリ・デバイス１０の挙動に関する
種々の信号のタイミング図を示す。図６は「０」読み出
し動作の一実施例のタイミング図である。このタイミン
グ図は、２つのセンスアンプに対する読み出しエネーブ
ル信号ＶＲＥ１、ＶＲＥ２（勿論、通常の読み出しにお
いては１センスアンプのみが用いられる）、及びこれら
のセンスアンプに対する書き込みエネーブル信号ＶＷＥ
１及びＶＷＥ２を示す。図６は読み出しているメモリ・
セルに関するＹＳ線ＶＹＳ上の信号を示す。図６は、更
に、センスアンプにより検知されるビット線上の信号Ｖ
ＢＬ１、ＶＢＬ１Ｂ、ＶＢＬ２及びＶＢＬ２Ｂと、セン
スアンプにより駆動されているＳＩＯ線上の信号ＶＳＩ
Ｏ１、ＶＳＩＯＢ１、ＶＳＩＯ２及びＶＳＩＯＢ２と、
ＭＩＯ線上の信号ＶＭＩＯ及びＶＭＩＯＢとを示す。図
６は、更に、主増幅器回路の出力信号ＶＭＩＯ及びＶＭ
ＩＯＢと共に、データ出力信号ＶＤＯＵＴ及びエラー信
号ＶＥＲＲＯＲを示す。最後に、図６は、主増幅器回路
のときに現在の出力信号ＩＭＯ及びＩＭＩＯＢを示す。
図６は、図から明らかなように、第１のセンスアンプに
より検知されたメモリ・セルから「０」を読み出してい
るときの信号を示す。図７は「１」の読み出し動作の一
実施例のタイミング図である。図７は第１のセンスアン
プから「１」を読み出していることを除き、図６と同一
信号を示す。

【００３９】図８は両センスアンプにおける「０」によ
る電流モードのデータ圧縮試験モード動作の一実施例の
タイミング図であり、また図９は両センスアンプにおけ
る「１」による電流モードのデータ圧縮試験モード動作
の一実施例のタイミング図である。図８及び図９は、試
験している２つのメモリ・セルが期待した同一データ状
態を保持している状況において前述した同一組の信号を
示す。

【００４０】図１０は第１のセンスアンプにおける
「０」及び第２のセンスアンプにおける「１」による電
流モードのデータ圧縮試験モード動作の一実施例のタイ
ミング図である。また、図１１は第１のセンスアンプに
おける「１」及び第２のセンスアンプにおける「０」に
よる電流モードのデータ圧縮試験モード動作の一実施例
のタイミング図である。図１０及び図１１は、ここでも
同一組の信号を示す。しかし、図１０及び図１１におい
て、試験している２つのメモリ・セルが異なるデータ状
態を保持しており、従ってエラーがエラー信号ＶＥＲＲ
ＯＲによって示される。

【００４１】図１２は電流モードのデータ圧縮試験モー
ドによる書き込み動作の実施例の一実施例のタイミング
図である。図１２は、２つのセンスアンプに接続された
メモリ・セルにデータが書き込まれている状況における
同一組の信号を示す。同一のデータは、２つのワード線
によりアクセスされた複数のセルに書き込むことが可能
とされ、次いでこれらのセルを以上で述べたように試験
することが可能とされる。ここで提供された電流モード
のデータ圧縮試験モード機構は、あらゆるメモリ・アレ
ーを試験するために、アクセスしなければならない行ア
ドレスの数を多数分の１に減少可能にする。加えて、メ
モリ・デバイスにおけるメモリ・アレーのアーキテクチ
ャ即ちレイアウトを変更することなく、メモリ・デバイ
ス上で、この試験モードを実施することができる。

【００４２】本発明を詳細に説明したが、特許請求の範
囲により定義された本発明の精神及び範囲から逸脱する
ことなく、種々の変更、置換及び交換を行い得ることを
理解すべきである。

【００４３】以上の項に関して更に以下の項を開示す
る。

【００４４】（１）集積回路メモリ・デバイスにおい
て、複数のサブアレーのメモリ・セルを有するメモリ・
アレーであって、前記メモリ・セルが読み出し動作のた
めにＹ選択線及びワード線により選択され、かつ選択さ
れたメモリ・セルがビット線、センスアンプ、副入力／
出力線、副増幅器回路、及び主入力／出力線を介して主
増幅器回路に接続される前記メモリ・アレーを備え、各
主増幅器回路は、通常の読み出し動作において、選択さ
れたメモリ・セルのデータ状態を表すデータを提供し、
かつ、試験モードの読み出し動作において、選択された
複数のメモリ・セルが同一のデータ状態を有するのであ
れば、選択された複数のメモリ・セルのデータ状態を表
すデータ出力を提供するように、また選択された複数の
メモリ・セルが異なるデータ状態にあれば、エラー信号
を提供するように動作可能であり、前記試験モードの読
み出し動作は、Ｙ選択線及び複数のワード線を活性化し
て異なる副増幅器回路に接続される複数のメモリ・セル
を選択し、これらの副増幅器回路が同一の主増幅器回路
を給電することを特徴とする集積回路メモリ・デバイ
ス。

【００４５】（２）各主増幅器回路は、出力を供給する
ように動作可能な電流ミラー増幅回路であって、試験モ
ード動作において、前記出力は、前記選択された複数の
メモリ・セルが異なるデータ状態にあれば、第１の状態
を有し、前記選択された複数のメモリ・セルが「１」の
データ状態にあれば、第２の状態を有し、前記選択され
た複数のメモリ・セルが「０」のデータ状態にあれば、
第３の状態を有する前記電流ミラー増幅回路と、前記電
流ミラー増幅回路の出力を受け取るように接続された出
力ロジックであって、前記第１の状態に応答してエラー
を知らせるように、前記第２の状態に応答して「１」の
データ出力を知らせるように、及び前記第３の状態に応
答して「０」のデータ出力を知らせるように動作可能な
前記出力ロジックとを備えている第１項記載の集積回路
メモリ・デバイス。

【００４６】（３）前記選択された複数のメモリ・セル
は２メモリ・セルである第１項記載の集積回路メモリ・
デバイス。

【００４７】（４）前記出力は２電圧信号を備え、かつ
前記出力ロジックはインバータ及びＮＯＲゲートを備え
ている第２項記載の集積回路メモリ・デバイス。

【００４８】（５）前記出力は２電圧信号を備え、かつ
前記出力ロジックはインバータ及びＮＡＮＤゲートを備
えている第２項記載の集積回路メモリ・デバイス。

【００４９】（６）前記集積回路メモリ・デバイスはＤ
ＲＡＭデバイスである第１項記載の集積回路メモリ・デ
バイス。

【００５０】（７）集積回路メモリ・デバイスにおい
て、複数のサブアレーのメモリ・セルを有するメモリ・
アレーであって、前記メモリ・セルが読み出し動作のた
めにＹ選択線及びワード線により選択され、かつ選択さ
れたメモリ・セルがセンスアンプ、副入力／出力線、副
増幅器回路、及び主入力／出力線を介して主増幅器回路
に接続された前記メモリ・アレーを備え、各主増幅器回
路は、通常の読み出し動作において、選択されたメモリ
・セルのデータ状態を表すデータを提供し、かつ、試験
モードの読み出し動作において、選択された複数のメモ
リ・セルが同一のデータ状態にあれば、選択された複数
のメモリ・セルのデータ状態を表すデータ出力を提供
し、また選択された複数のメモリ・セルが異なるデータ
状態にあれば、エラー信号を提供するように動作可能で
あり、前記試験モードの読み出し動作は、Ｙ選択線及び
複数のワード線を活性化して異なる副増幅器回路に接続
される複数のメモリ・セルを選択し、これらの副増幅器
回路が同一の主増幅器回路を給電することを特徴とし、
かつ各主増幅器回路は、一つの出力を供給するように動
作可能な電流ミラー増幅回路であって、試験モード動作
において、前記出力は、選択された複数のメモリ・セル
が異なるデータ状態にあれば第１の動作状態を有し、前
記選択された複数のメモリ・セルが「１」のデータ状態
にあれば第２の状態を有し、かつ前記選択された複数の
メモリ・セルが「０」のデータ状態にあれば第３の状態
を有する前記電流ミラー増幅回路と、前記電流ミラー増
幅回路の出力を導入するように接続された出力ロジック
であって、前記第１の状態に応答してエラーを知らせる
ように、前記第２の状態に応答して「１」のデータ出力
を信号出力するように、及び前記第３の状態に応答して
「０」のデータ出力を知らせるように動作可能な前記出
力ロジックとを備えている集積回路メモリ・デバイス。

【００５１】（８）前記選択された複数のメモリ・セル
は２メモリ・セルである第７項記載の集積回路メモリ・
デバイス。

【００５２】（９）前記出力は２電圧信号を備え、かつ
前記出力ロジックはインバータ及びＮＯＲゲートを備え
ている第８項記載の集積回路メモリ・デバイス。

【００５３】（１０）前記出力は２電圧信号を備え、か
つ前記出力ロジックはインバータ及びＮＡＮＤゲートを
備えている第８項記載の集積回路メモリ・デバイス。

【００５４】（１１）前記集積回路メモリ・デバイスは
ＤＲＡＭデバイスである第７項記載の集積回路メモリ・
デバイス。

【００５５】（１２）集積回路メモリ・デバイスを試験
する方法において、Ｙ選択線及び複数のワード線を活性
化して複数のメモリ・セルを選択することであって、前
記選択されたメモリ・セルが異なる副増幅器回路に接続
され、これらの副増幅器回路が同一の主増幅器回路を給
電するように、前記複数のワード線が活性化されること
と、各主増幅器回路により、前記選択されたメモリ・セ
ルが同一のデータ状態にあれば、前記選択されたメモリ
・セルのデータ状態を表すデータ出力を発生し、かつ前
記選択されたメモリ・セルが異なるデータ状態にあれ
ば、エラー信号を発生することと、前記集積回路メモリ
・デバイスの全てのメモリ・セルが試験されるまで、活
性化すること及び発生することを反復させることとを含
む集積回路メモリ・デバイスを試験する方法。

【００５６】（１３）前記データ出力及び前記エラー信
号を発生することは、関連するサブセットの選択された
メモリ・セルが異なるデータ状態にあるときに第１の状
態を有し、前記関連するサブセットの選択されたメモリ
・セルが「１」のデータ状態にあるときに第２の状態を
有し、かつ前記関連するサブセットの選択されたメモリ
・セルが「０」がデータ状態にあるときに第３の状態を
有する出力を発生することと、前記第１の状態に応答し
て前記エラー信号、前記第２の状態に応答して「１」の
データ出力、及び第３の状態に応答して「０」のデータ
出力を発生することとを含む第１２項記載の方法。

【００５７】（１４）前記選択された複数のメモリ・セ
ルは２メモリ・セルを含む第１２項記載の方法。

【００５８】（１５）前記集積回路メモリ・デバイスは
ＤＲＡＭメモリ・デバイスである第１２項記載の方法。

【００５９】集積回路メモリ・デバイス１０が電流モー
ドのデータ圧縮試験モードを有する。前記メモリ・デバ
イス１０は複数のサブアレー１２のメモリ・セルを有す
るメモリ・アレーを含む。前記メモリ・セルは読み出し
動作のときにＹ選択線１８及びワード線１６により選択
される。選択されたメモリ・セルはビット線１４、セン
スアンプ２０、副入力／出力線２２、副増幅回路２４及
び主入力／出力線２６を介して主増幅器回路２８に接続
される。各主増幅器回路２８は、通常の読み出し動作に
おいて、選択されたメモリ・セルのデータ状態を表すデ
ータ出力（ＤＯＵＴ）を供給するように動作可能であ
る。試験モードの読み出し動作において、選択された複
数のメモリ・セルが同一のデータ状態にあれば、選択さ
れた複数のメモリ・セルのデータ状態を表すデータ出力
（ＤＯＵＴ）を供給するように、また選択された複数の
メモリ・セルが異なるデータ状態にあれば、エラー信号
（ＥＲＲＯＲ）を供給するように、動作可能である。前
記試験モードの読み出し動作は、Ｙ選択線１８及び複数
のワード線１６を活性化して異なる副増幅器回路２４に
接続される複数のメモリ・セルを選択し、これらの副増
幅器回路がその主増幅器回路を給電することを特徴とす
る。

【図面の簡単な説明】

【図１】電流モードのデータ圧縮試験モードを有する集
積回路メモリ・デバイスの一実施例のブロック図。

【図２】副増幅器回路の一実施例の回路図。

【図３】電流モードのデータ圧縮試験モードにおける副
増幅器回路の動作の一実施例の回路図。

【図４】電流ミラー主増幅器回路の一実施例の回路図。

【図５】Ａは、主増幅器回路の出力ロジックの実施例の
回路図。Ｂは、主増幅器回路の出力ロジックの実施例の
回路図。

【図６】読み出し「０」動作の一実施例のタイミング
図。

【図７】読み出し「１」動作の一実施例のタイミング
図。

【図８】両センスアンプにおける「０」による電流モー
ドのデータ圧縮試験モードにおける一実施例のタイミン
グ図。

【図９】両センスアンプにおける「１」による電流モー
ドのデータ圧縮試験モードにおける一実施例のタイミン
グ図。

【図１０】第１のセンスアンプにおける「０」、及び第
２のセンスアンプにおける「１」による電流モードのデ
ータ圧縮試験モードにおける一実施例のタイミング図。

【図１１】第１のセンスアンプにおける「１」、及び第
２のセンスアンプにおける「０」による電流モードのデ
ータ圧縮試験モードにおける一実施例のタイミング図。

【図１２】電流モードのデータ圧縮試験モードの書き込
み動作の一実施例のタイミング図。

【符号の説明】

１０メモリ・デバイス１２メモリ・サブアレー１４ビット線１６ワード線１８Ｙ選択線（ＹＳ線）２０センスアンプ２２副入力／出力線（ＳＩＯ線）２４副増幅器回路２６主入力／出力線（ＭＩＯ線）２８主増幅器回路４８ＭＩＯ書き込みドライバ回路

Claims

【特許請求の範囲】

【請求項１】集積回路メモリ・デバイスにおいて、複数のサブアレーのメモリ・セルを有するメモリ・アレ
ーであって、前記メモリ・セルが読み出し動作のために
Ｙ選択線及びワード線により選択され、かつ選択された
メモリ・セルがビット線、センスアンプ、副入力／出力
線、副増幅器回路、及び主入力／出力線を介して主増幅
器回路に接続される前記メモリ・アレーを備え、各主増幅器回路は、通常の読み出し動作において、選択されたメモリ・セル
のデータ状態を表すデータを提供し、かつ、試験モードの読み出し動作において、選択された複数の
メモリ・セルが同一のデータ状態を有するのであれば、
選択された複数のメモリ・セルのデータ状態を表すデー
タ出力を提供するように、また選択された複数のメモリ
・セルが異なるデータ状態にあれば、エラー信号を提供
するように動作可能であり、前記試験モードの読み出し動作は、Ｙ選択線及び複数の
ワード線を活性化して異なる副増幅器回路に接続される
複数のメモリ・セルを選択し、これらの副増幅器回路が
同一の主増幅器回路を給電することを特徴とする集積回
路メモリ・デバイス。
【請求項２】集積回路メモリ・デバイスを試験する方
法において、Ｙ選択線及び複数のワード線を活性化して複数のメモリ
・セルを選択することであって、前記選択されたメモリ
・セルが異なる副増幅器回路に接続され、これらの副増
幅器回路が同一の主増幅器回路を給電するように、前記
複数のワード線が活性化されることと、各主増幅器回路により、前記選択されたメモリ・セルが同一のデータ状態にあれ
ば、前記選択されたメモリ・セルのデータ状態を表すデ
ータ出力を発生し、かつ前記選択されたメモリ・セルが
異なるデータ状態にあれば、エラー信号を発生すること
と、前記集積回路メモリ・デバイスの全てのメモリ・セルが
試験されるまで、活性化すること及び発生することを反
復させることとを含む集積回路メモリ・デバイスを試験
する方法。