TW406268B - Integrated circuit memory device having current-mode data compression test mode - Google Patents

Description

五、發明説明（

經濟部中央標準局員工消費合作社印褽 發i月之乾发 本發明係概括關於積體電 具電流模資料壓縮測試模式％圮憶裝置之領域，尤指一種 發明之背景 之積體電略記憶装置。 積體電路記憶裝置通常包 存資料之記憶體單元。重要的t憶雔陣列，包含大量供儲 ，要測試寫入資料至記憶趲單是，在生產此等記憶裝置時 在記憶裝置是否有不良記憶趲2及自其讀取資科，以確定 裝置之記憶體單元之習知方祛，=。供測試積體電路記憶 試大量記憶體單元。此等習知耗費時間，因爲需要測 記憶體單元，自記憶體單元讀取j試方祛包括將資料寫入至 料是否與所寫入之資科相同1 2科，並檢查所讀取之資 憶體單元可藉每-讀取予以挪戟常，記憶體陣列之-列記 宜於在測試模式增加記憶趙單元β。因爲所需睪之時間，故 Rountree,名稱爲"Hlgh 予以測試之速度。授予

Architecture"之美國專利 5,3〇5 :丨 el Test 此速度之架構。 ’號，揭示一種供増知 發明之概< 根據本發明，提供-種具钱 醴電路記憶裝置，其消除或減低=壓_試模式之積 間題及缺點。根據本發明之—方面^體電路記憶裝置之 料壓縮測試模式之積體電路記憶裝置具電流模資 憶體陣列，有許多次陣列之記憶料入括〜記 選擇爲讎-選擇線及字線讀取操作。選 -^ - 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 沿衣-- (請先閱讀背面之注意事11再填寫本頁)

.I t - - -I 丁·* 、-3 β7 _ 五、發明説明（2 ) "~~' -------〜 =由位元線，感測放大器，副輸入/輪出線副放大 路，及主輸入/輸出線耗合至主放大器電路。每一主放大 器^可操作，以在正常讀取操作提供一資科輪出表示 一選定記憶體單元之資料狀態。在測試模式讀取操作時 每一主放大器電路可操作，如果許多選定之記億雜單元具 有相同資科狀態，提供-資料輸出，表示許多選定記憶體 單疋之資料狀態，並且如果許多選定之記憶體單元具有不 同資料狀態，提供-誤差信號。測試模式讀取操作之特歡 爲啓動一Υ-選擇線及許多字線以選擇許多記憶體單元， 其耦合至饋給同一主放大器電路之不同副放大器電路。 根據本發明之另一方面，提供一種供測試積體電路記憶 裝置之方法。啓動一γ-選擇線及許多字線，以選擇許多記 憶體單凡。啓動許多字線，致使選定之記憶雜單元耦合裘 饋給同一主放大器電路之不同副放大器電路。如果選定之 記憶體單元具有相同資料狀態自每一主放大器電路產生 一資料輸出，表示選定記憶體單元之資料狀態，並且如采 選定之記憶體單元具有不同資料狀態，產生一誤差信號。 啓動及產生予以重複，直到記憶裝置之記憶體陣列中之所 有記憶體單元均已測試。 經濟部中央標準局員工消費合作社印聚 -—I- HI In 1 m I · nn n m tn mu «I \ J -" (請先閲讀背面之注意事項為填寫本黃) 本發明之一項技術優點爲記憶體裝置中之記憶體單元 可予以測試之速度增加二倍。可實現此種增加，而無需改 變記憶裝置中之記憶髏陣列之設計。 本發明之另一技術優點，爲一種同時啓動一記憶體陣列 之二列，將資料自二列置至共同輸入/輸出線之測試模式 -4 __·***** 本紙張尺度顧中關家縣（CNS ) M規格（2丨。\297公楚） A7 B7 406268 五'發明説明（3 ) 。然後在輸入/輸出線產生一三態電流模信號 予以分析，以確定二列中之資料準確或不準確之===可 附商之簡要説明 請配合附圖參照下列説明，·可更完全瞭解本 多優點，纟中相同參考圖號指示相同特色，在附明及其諸 圈1爲-有電流模資料壓墙測試模式之锖1^中： 置，其一種實施例之方塊圈； 路記憶裝 圈2爲一副放大器電路實施例之電路圖； 圈3爲副放大器電路在電流模資料壓縮 施例之電路圖； ％镡式操作實 圖4爲一電流鏡主放大器電路實施例之電路阖 圖5A及5B爲主放大器輸出遲輯實施例之電路阐: 阐6爲讀取"零"操作實施例之定時圓；. ； 圖7爲讀取"一"操作實施例之定時圖； 均爲"零' 電流模資料一 模==二爲·-'電流模資__ 圖一爲在第—刺放大器Π及在第二感測放大器 ，電流模資料壓縮測試模式操作實施例之定 HU爲在第-制放大器爲及在第二感測放大器 ，電流模資料壓縮測試模式操作實施例之定時圖； 以及 (請先閱讀背面之注意事項再填寫本頁} 裝 -ya 經濟部中央榡準局員工消費合作衽印裂 406268 A7 87 五 發明説明（4 ) 圖圈12爲電流模資__㈣式寫入操作實施例之定時 發明之詳細説明 圖1爲-概括示於1G,有—電流 積艚電路記憶裝置實施例之方塊圖。明確而言説:: 實施例爲-動態随機存取記憶雜（dy_ie rand(m

_ry,簡稱麵）裝置。圖1示供記憶裝置Η)之輪入/ 輸出Ο/G)資料路徑。記億裝置呢括若干記憶鱧次陣列 12,其各包含許多記憶體單元。每_次陣列12内之記憶激 單元予以連接至位元線14及字線16<>如@1情示，在電 流模資料塵·缩測試模式，二字線爲作用（例如ACTIVE 經濟部中央橾準局負工消費合作社印製 麵DLINE #1及ACTIVE WORDLINE #2)。記憶裝置1〇包括許 多Y-選擇（YS)線18,其用以在記憶裝置1〇内澤擇一特定行 β位元線14復予連接至予以連接至副輸入/輸出（SI〇)線 22之感測放大器20。如圖所示，SI0線22饋給連接至主輸 入/輪出（ΜΙ0)線26之副放大器24。ΜΙ0線26連接至可提供 資料輸出供記憶裝置10之主放大器28。在圖1實施例之I/O 方案，SI0線22延伸通過數組感測放大器20,並通過個别 副放大器電路24連接至MI0線26。MI0線26爲很多感測放大 器20所共用，因此很多組SI0線22連接至每一組MI0線26。 在正常讀取操作，啓動一字線16 (例如W0RDLINE #1)， 藉以啓動記憶裝置10中之一列記憶體單元。然後在供該列 之感測放大器20感測資料。要自記憶裝置10讀取資料，可 認定一讀取啓動（RE)信號，以啓動供作用感測放大器20之 -6 - 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 經濟部中央樣隼局員工消費合作社印製 406268 五、發明説明（5 ) 放大器電路24。然後，可認定一供特定行位址之ys線18, 以將選定之感測放大器20連接至一組SIO線22。然後將資 料自感測放大器20傳至SI0線22，及通過副放大器電路24 至MIO線26。MIO線26上之資料復由位於記憶裝置1〇之記憶 髏陣列邊緣之主放大器28所感測。在正常寫入操作，資料 可在ΜΙ0線26予以認定。然後可認定一寫入啓動（we)信號 ，以在副放大器24將ΜΙ0線26直接連接至SI0線22。然後可 認定一YS線18,以將SI0線22上之資料連接至感測放大器 20。下列討論爲僅參照一單一啓動ys線18之諸資料位元。 在電流模資料壓縮測試模式，認定一第二字線（例如 fORDLINE #2),以便同時啓動二组感測放大器2〇。對此第 二字線之僅有限制爲列位址應該不在一共用感測放大器2〇 及副放大器電路24之相鄰次陣列12。要在此冽試模式進行 讀取操作，認定RE信號供二作用组之感測放大器20，其將 二副放大器電路24連接至每一對ΜΙ0線26。然後認定YS線 18，以便來自二組感測放大器2〇之資料連接至對應之SI〇 線22，及連接至二作用副放大器電路24。以此方式，副放 大器電路24具有特徵爲在ΜΙ0線26依作用SI0線22上之資料 狀態，造成此種三態信號。如果資料在二作用對SI0線22 均爲"零"，ΜΙ0線26上之信號便取一狀態，如果資料在二 作用對SI0線22均爲"一"，則取第二狀態，如果在二對SI0 線路22有相反資料，便取第三狀態。主放大器28予以設計 爲在電流模資料壓縮測試模式讀取此三態信號並提供一 輸出，指示存在何狀態，及是否有誤差。在記憶裝置10一 ( CNS ) A4M,^ (lT〇X297^t ) (請先閱讀背面之注意事項再填寫本頁) 棄· Γ 4 'νβ

I 406268 經濟部中央樣準局員工消費合作社印裝 五、發明説明（6 ) 次測試超過一列，電流模資料壓縮測試模式藉以減少測試 記憶裝置10之記憶體單元所需要之時間。 圖2爲記憶裝置10之副放大器電路24實施例之電路圖。 如圖所示，副放大器電路24容納一對來自感測放大器2〇之 SI0線22»SIO線22包括一對線，SI0及SI0B，其分别有電 恩電平VSIO及VSIOB。如圖2中所示，SI0線予以連接至一 第一節點，節點1,並且SIOB線予以連接至一第二節點，節 點2。預先充電/等化裝置30予以連接在節點1輿節點2之 間。許多N-溝道電晶體32, 34, 36, 38, 40, 42及44如圖 所示予以連接。N-溝道電晶體32, 38及40予以耦合至一第 三節點，節點3，並接收讀取啓動（RE)信號。N-溝道電晶 鱧42及44予以耦合至一第五節點，節點5，並接收一寫入 啓動（WE)信號。ΜΙ0線26提供副放大器電路2彳至主放大器 28之輸出。與SI0線22相似，ΜΙ0線26包括二ΜΙ0及一MIOB 線。通常，圖2之副放大器電路24提供一通常使用於DRAM 記憶裝置之半直接感測電路。 在讀取操作，RE予以認定高，其接通N-溝道電晶體32， 38及40。SI0及SI0B線藉預先充電/等化裝置30予以預先 充電高，致使N-溝道電晶體34及36被接通。這允許電流 I 〇流過ΜΙ0及MIOB。認定YS線路時，依感測amp之資料狀 態而定，SI0或SI0B將會被拉低，並且N-溝道電晶體34或 N-溝道電晶體36將會被斷開。這導致IMIO或IMIOB變至零 。因此，在ΜΙ0線26存在一差動電流（IMIO減ΙΜΙ0Β)，其在 零開始，並且SIO線22—經完全分開，即變成正或負1〇。 -8 - (請先閱讀背面之注意事項再填寫本頁)

、1T 4'1 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨Ο X 297公釐） 經濟部中央標準局貝工消費合作社印製 406268 A7 --- -----B7 五、發明説明（7 ) 一位於記憶裝置〗〇邊緣之主放大器電路28然後可檢測此電 流模信號。在以下之表中概述此副放大器電路操 表1~副放大器電路操作 SA中 V V .I I Δ 之資料 SI0 SI0B MIO ΜΙΟΒ ΙΜΙΟ 1 Η L Ιο 0 + I〇 0 L Η 0 I ο -I〇 要將資料寫回至SIO線22，資料予以驅動至MIO線26，並 且WE“號予以認定高。這將MI0線26通過N_溝道電晶嫌42 及44直接連接至SI0線22。然後可認定一YS線18，以便資 料自SI0線22傳至感測放大器20。 圖3爲副放大器電路24在電流模資料壓縮測試模式操作 ，其一種實施例之電路圖。如圖所示，二感測放大器2〇接 收二對有電壓電平VBL1, VBLLB, VBL2, VBL2B之位元線14 。二感測放大器20由一 YS線18所選定，並藉SI0線22饋給 二副放大器電路24。如以上所討論，每一副放大器24接收 一寫入啓動（WE1及WE2)信號，以及一讀取啓動（RE1及RE2) 信號。副放大器電路24予以連接至饋給主放大器電路28之 ΜΙ0線26。另外，一ΜΙ0寫入驅動器電路48予以連接至MI0 線26。要在測試模式以二字線16啓動寫入資料，二WE1及 WE2信號均予以認定。這將ΜΙ0線26直接連接至SI0線22 (SI01/SI01B及SI02/SI02B)。YS線18也予以認定高，並將 一 9 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） - - I I— n I *---— Ϊ n n i i— - - n __ ______ 冰 C請先閱讀背面之注意事項再填寫本頁：Ϊ 406268 A7 B7 五、發明説明（8 ) 資料自ΜΙΟ線26傳至SIO線22及至二感測放大器2〇。要在測 試模式讀取資料，RE1及RE2信號均予以認定，以便副放大 器電路24均連接至ΜΙΟ線26。在開始讀取操作時，二對si〇 線22均予以預先充電高，致使一等於2ΐ〇之電流流過ΜΙ〇 線26。然後認定YS線18,並且來自第一感測放大器2〇 (SA1)之資料傳至SI01/SI01B，及來自第二感測放大器加 (SA2)之資料傳至SI02/SI02B。在MIO線26之最後電流於是 如以下之表中所示，依二感測放大器2〇上之資料狀態而定 經濟部中央標準局員工消費合作社印裝 表2 — 在測試模式之副放大器電路操作 SA1中 之資料 SA2中 之資料 V SI01 V SI0B1 V SI02 V SI0B2 I MIO I ΜΙ0Β △ I MIO 1 1 Η L H L 210’ 0 +21 〇 0 0 L H L H 0 21 〇 -21 〇 1 0 Η L L H I〇 I o 0 0 1 L H H L I〇 I〇 0 (讀先閱讀背面之注意事項再填窍本I) 可看出，如果二感測放大器20均包含相同資料狀態，則 最後差動MIO電流將爲正或負21ο。然而.，如果二感測放 大器20具有相反資料，電流ι〇將在二ΜΪ〇及ΜΙ〇Β流動並 且差動ΜΙ0電現將爲零。利用此種方案可將相同資料寫 入二選定之感測放大器2〇，並且然後予以讀回及檢查以 查看所错存之資料爲相同β如果不相同，則错存資料之記 憶體單π之一爲不良。此測試模式允許予以認定俾測試積 本紙張尺度適用中國國豕標準（CNS)八4規格（210x297公釐） 406268 A7 B7 五、發明説明（9 ) 體電路記憶裝置所需要之列位址數減少二倍。 經濟部中央標準局員工消費合作社印聚 (請先閱讀背面之注意事項再填寫本頁) 圖4爲一概括示於28之電流鏡主放大器電路實施例之電 路圖。圖4之主放大器電路28之構形，基本上與FUJITSU 在名稱爲"A 40-NS 64-MB DRAM with 64-B Parallel Data Bus Architecture",發表於1£££*1〇111*1131〇€5〇11(1-State Circuit, Vol.26， Νο·11, 1991年11月，1493-97 頁之論文中所提出之一種電流感測資料匯流排放大器相同 。然而，對照該論文中所揭示之放大器，如果MI0線26上 之電流IMI0及IMI0B約爲相等，圖4之主放大器28用以檢 測誤差狀況。如圖4中所示，主放大器電路28容納MI0線 26,其帶有電流IMI0及IMI0B。許多P-溝道電晶體60, 62 ，64, 66，68及70如囷1所示予以連接在MI0線26之間， 並且造成一對電流鏡電路。許多N-溝道電晶韓72，74，76 及78如圖所示予以連接至P-溝道電晶體，以將P-溝道電晶 體所形成之電流鏡電路耦合在一起。在例示之實施例，主 放大器電路28之P-溝道及N-溝道電晶體予以構造爲致使如 果電流ΙΜΙ0及IMI0B相同，電流I0UT1及I0UT2爲相同，並 且如果在ΙΜΙ0與ΙΜΙ0Β有差異，電流I0UT1及I0UT2爲相反 極性。P-溝道電晶體予以選擇爲致使形成供P-溝道電晶體 之電流鏡因數之電晶體之寬度比ml如下： ml 二 W2/W1 = W3/W1 = W5/W4 = W6/W4 N-溝道電晶體予以選擇爲致使形成供N-溝道電晶體之電 流鏡因數之電晶體之寬度比m2如下： m2 ^ W8/W7 = W9/W10 -11 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） 406268 A7 B7 五、發明説明（10) 利用在此方式所建立之電流鏡因數，p-溝道及N-溝道電 晶體操作根據下列產生電流I0UT1及I0UT2: I0UT1 = ml(IMI0 ~ m2*IMI0B) I0UT2 = ml(IMI0B - jb2*IMI0)。 主放大器電路28然後自節點2提供輸出V0UT2/I0UT2及 自節點4提供輸出V0UT1/I0UT1至輸出遲輯80。輸出邏輯 80復提供一輸出資料信號D0UT及一誤差信號ERROR。主放 大器電路28操作依據MI0線26上之ΙΜΙ0及ΙΜΙ0Β產生V0UT1/ I0UT1及V0UT2/I0UT2。 下表依據何資料在感測放大器20中示輸出電流I0UT1及 I0UT2 〇 經濟部中央標準局員工消費合作社印製 表3 — 主放大器電路操作 SA1中 之資料 SA2中 之資料 I ΜΙ0 I MI0B ΔΙ ΜΙ0 I0UT1 I0UT2 正常操作 1 X 1〇 0 + 1 〇 mil 〇 -mlffl2I 〇 0 X 0 1〇 I 〇 -mlm2I 〇 Mil 〇 測試模式操作 1 1 21 〇 0 +21 〇 2mll 〇 _2mlm2I 〇 0 0 0 21 〇 -21 〇 -2ml m21 〇 2ml I 〇 1 0 1〇 1〇 0 ml (1-m2)I 〇 ml(l-m2)I 〇 0 1 1〇 1〇 0 ml(1-m2)I 〇 ml(1-m2)I 〇 12 本紙張尺度適财國H家料（CNS ) Λ4規格（21Qx297公麓） ; - : - 1----1 I m 1> 士fc, I ..-—-I In HI I— m 、-° (請先閱讀背面之注意事項再填寫本頁) 406268 A7 五、發明説明（11 ) 請予察知，對於相同資料在二啓動之感測放大器之測試 模式操作，及對於正常操作，在二輸出將有相反之電流流 動。對於不同資料在二感測放大器之測試模式操作（亦即 —種誤差狀況），依ml及m2之相對値而定，在將爲正或負 ^—輪出將有相同電流流動？假定僅電容負載附著至主放 大器輸出節點，Ip點2及節點4,則將發生下列關係。如 果I0UT1爲正，則V0UT1將會偏轉至高恩而如果丨⑽^^爲 負，則V0UT1將會偏轉至低壓。相同關係適用於丨〇ϋΤ2及 V0UT2。在輸出邏輯80利用適當遥輯，主放大器電路28因 此可用以在測試模式檢測誤差狀況，以及不在測試模式時 正常作用。 圖5Α及5Β爲主放大器輸出邏輯80實施例之電路圖。圖5八 之實施例適合m2之値大於1之情形。m2大於丨時， 之値將爲負，並且在測試模式有誤差狀沉時 ，V0UT1及V0UT2將均爲邏輯低。在圖5A之實施例，V0UT2 予以連接至提供資料輸出D0UT之反相器82之輸入。V0UT2 及V0UT1均予以饋給至一提供誤差信號ERROR之N0R閘84。 在此情形，m2大於1，誤差狀況之輸出電流將會在V0UT1及 V0UT2產生邏輯低。因此，輸出D0UT及ERROR將如下表中所 示0 裝— (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS > A4规格（21〇Χ297公釐） 406268 五、發明説明（12) A7

表4 - -m2>14 L輸出遲輯 SAW 之資料 SA2中 之資料 I0UT1 I0UT2 V0UT1 V0UT2 DOUT error 正常操 作 - 1 X (+) (-) Η L H X 0 X (-) L H L X 測試模 式操作 1 1 (+) (-) Η L H L 0 0 (-) (+) L H L L 1 0 (-) ㈠ L L X H 0 1 (-) (-) L L X H u I — I !:1 -if - I I - 叫衣 I— f (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 可看出，D0UT在正常操作提供適當資料無且誤差爲 "don’t care"("不計較"）。在無誤差之測試模式操作， D0UT再次提供適當資料，並且誤差爲低。然而，在有誤差 狀況並且資料在二感測放大器爲不同之情形，ERR〇R藉遲 輯HIGH以信號表示此狀況。 圖5B之實施例適合m2之値少於1之情形em2少於1時， ml(l-m2)I 〇之値將爲正並且在測試模式有誤差狀況時 ，V0UT1及V0UT2均將爲邏輯高◊在圖58中，V0UT2予以連 接至一提供資料輸出D0UT之反相器86之輸入。V0UT2及 V0UT1予以作爲輸入提供至一提供其輸出至反相器90之NAND 閘88。反相器9〇之輸出提供誤差信號ERR⑽。在此情形誤 -14 - 本紙張尺度顧巾關家標準（⑽）M規格（21()χ297公楚〉

J 406268 A7 B7 五、發明説明（13 ) 差狀況之輸出電流將均爲正，並產生供V0UT1及V0UT2之邏 輯高。輸出D0UT及誤差將如下表所示。 表5 — ιη2<1之輸出邏輯 SA1中 之資科 SA2中 之資料 I0UT1 I0UT2 ^OUTl V0UT2 D0UT ERROR 正常操作 1 X ⑴ ㈠ Η L Η X 0 X ㈠ L Η L X 測試模式操作 1 1 ㈠ Η L Η L 0 0 ㈠ L Η L L 1 0 Η Η X Η 0 1 ㈧ Η Η X Η (請先閲讀背面之注意事項再填寫本页) .裝 經 濟 部 中 央 標 半 局 員 工 消 費 合 作 社 印 製 可看出，D0UT在正常操作提供適當資料，並且誤差爲

Care"。在無誤差之測試模式操作，卯耵再次提供 資料，並且誤差爲低。在有誤差狀況並且資料在二感 測放大器爲不同之情形，ERROR藉邏輯HIGH以信號表示此 狀沉。 因此，在任一輸出邏輯電路80之正常操作，誤差信號 ERROR係予忽略並且在差動MI〇線之資料予以轉換至一單 端資料仏邮’。對於測試模式操作，如果自二作用感測 放大器讀取蚊資料存在誤差狀沉，誤差信韻R0R將爲 15 -

經濟部中央標準局員工消资合作社印製 406268 a7 _____B7 五、發明説明（14 ) ~~ 高。如果誤差信號ERROR爲低，則二作用感測放大器包含 相同資料狀態，並且D0UT信號取資料狀態讀取之値。此値 當然應該與預期之資料比較，以保證二感測放大器均不包 含不正確資料。 本發明允許在多列同時測試記憶體單元，藉以更快速測 試積體電路記憶裝置。記億裝置之測試爲製造方法之重要 及必不可少部份。根據本發明，一 γ-選擇線及許多字線予 以啓動，以選擇許多記億體單元，致使選定之記憶髏單元 耦合至饋給同一主放大器電路之不同副放大器電路。如果 選定記憶體單元具有相同資料狀態，每一主放大器電路於 是產生一資料輸出，表示選定記憶體單元之資料狀態。如 果選定之記憶體單元具有不同資料狀態，每一主放大器電 路產生一誤差信號。Y-選擇線及字線之啓動γ及資料輸出 及誤差信號之產生予以重複，直到已測試記憶裝置之記憶 體陣列中之所有記憶體單元。然後可使通過測試之記憶裝 置與未通過之裝置分開，以便繼續製造工序。 圖6-12示關於圖卜5B所示及説明之記憶裝置1〇之工作狀 況，其各種信號之定時圖。圖6爲讀取"零"操作之一種實 施例之定時圖。此定時圖示供二感測放大器之讀取啓動信 號VRE1及VRE2(當然在正常讀取僅使用一感測放大器），以 及供此二感測放大器之寫入啓動信號VWE1及VWE2。圖6示 YS線上供讀取記憶體單元之信號VYS«圖6另示••位元線 上由感測放大器所感測之信號VBL1, VBLLB, VBL2,及 VBL2B; SI0線上由感測放大器所接收之信號VSI01, VSI0B1 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本页} 裝

，1T 406268 Λ7 Β7 五、發明説明（15 ) ，VSI02，及VSI0B2;以及MIO線上之信號VMIO及VMIOB。 圖6也示主放大器電路輸出信號，VMI〇&VMI〇B，以及資 料出信號VDOUT，及誤差信號VERROR。最後，如爲主放大 器電路，圖6示電流輸出信號IMIO及IMIOB。可看出，在 自第一感測放大器所感測之記憶體單元讀取"零"時圈6 示此等信號。圖7爲讀取"一"操作之一種實施例之定時圖 。圖7示與圖6相同之信號，但自第一感測放大器讀取

Η II 〇 圖8爲電流模資料壓縮測試模式操作在二感測放大器 有零之一種實施例之定時圖，以及圖9爲電流模資料壓 縮測試模式操作，在二感測放大器有"一"之一種實施例之 定時圖。圖8及9示以上所討論之相同组信號在予以測試 义二記憶體單元保持與預期相同資料狀態之情況。 圖爲電流模資料壓缩測試模式操作在第一感測放大 器爲零"及在第二感測放大器爲"―"之—種實施例之定時 圖，以及圖11爲電流模資料壓縮測試模式操作在第一感 測放大器爲"一"及在第二感測放大器爲"零"之一種實施例 々定時圖。而且，圖1G及U示相同組信號。然而在_ 經濟部中央標準局貝工消費合作社印製 --------裝-- (請先閱讀背面之注意事項再填寫本頁) 及η中，予以測試之二記憶體單元保持不同資料狀態 此誤差信號VERROR指示一誤差。 ，吻 圖12爲電流模資料壓縮測試模式寫入操作之—種實施例 足定時圖。圖12示相同組信號在資料予以寫入至連接至二 感=放大器之記憶體單元之情況。相同資料可予以寫入: -線所存取之單元，然後此等單元並可如以上所討論予 -17 - 本.氏張尺度適财關家標準（cns )以規格（2獻加公f 406268 at B7 五、發明説明（16 ) 以測試。本案所提供之電流模資料壓縮測試方案允許成倍 減少爲測試整個記憶體陣列所需要予以存取之列位址數。 另外，此測試模式可在記憶裝置實施，而不在記憶裝置改 變記憶體陣列之架構或配置。 雖然本發明業經詳細説明，.但請予瞭解，對其可作成各 種改變，替代及更改，而不偏離如後附申請專利範園所界 定之本發明之精神及範圍。 ------ - - i :-_i I —In m I If 士fev. I- I— SI I HI -I ill i . I ^1* 、-=a (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印t 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 406268 I 六、申請專利範圍 1. 一種積體電路記憶裝置，包含： 一記憶體陣列，有許多次陣列之記憶體單元，選定之 記憶體單元供Y-選擇線及字線之讀取操作，並且選定之 記憶體單元經由位元線，感測放大器，副輸入/輸出線 ，副放大器電路，及主輸入/輸出線耦合至主放大器電 路；每一主放大器電路可操作： 在正常讀取操作，提供一資料輸出，表示選定記憶體 單元之資料狀態；以及 在測試模式讀取操作，如果許多選定之記憶體單元具 有相同資料狀態，提供一資料輸出，表示許多選定記憶 體單元之資料狀態，並且如果許多選定之記憶體單元具 有不同資料狀態，提供一誤差信號；以及 測試模式讀取操作之特徵爲啓動一 Y-選撣線及許多字 線，以選擇許多記憶體單元耦合至饋給同一主放大器電 路之不同副放大器電路。 2. 根據申請專利範園第1項之積體電路記憶裝置，其中每 一主放大器電路包含： 經濟部中央標準局員工消費合作社印裂 (請先閲讀背面之注意事項再填寫本頁) 一電流鏡放大器電路，可_作以提供一輸出，其中， 在測試模式操作，如果許多選定之記憶體單元具有不同 資料狀態，輸出有一第一狀態，如果許多選定之記憶體 單元具有資料狀態”一"，輸出有一第二狀態，以及如果 人 許多選定之記憶體單元具有資料狀態"零"，輸出有一第 三狀態；以及 輸出邏輯耦合爲接收電流鏡放大器之輸出，輸出遲輯 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 406268 ll D8 六、申請專利範圍 可操作響應第一狀態以信號表示一誤差，響應第二狀態 以信號表示一資料輸出”一"及響應第三狀態信號以信號 表示一資料輸出"零"。 3. 根據申請專利範圍第1項之積體電路記憶裝置，其中許 多選定之記憶體單元爲二記憶體單元。 4. 根據申請專利範圍第2項之積體電路記憶裝置，其中輸 出包含二電壓信號，並且輸出邏輯包含一反相器及一 N0R 閘0 5. 根據申請專利範圍第2項之積體電路記憶裝置，其中輸 出包含二電壓信號，並且輸出邏輯包含一反相器及一 MND 閘。 6. 根據申請專利範圍第1項之積體電路記憶裝置，其中積 體電路記憶裝置爲一 DRAM裝置。 7. —種積體電路記憶裝置，包含： 一記憶體陣列，有許多次陣列之記憶體單元，選定之 記憶體單元供Y-選擇線及字線之讀取操作，並且選定之 記憶體單元經由位元線，感測放大器，副輸入/輸出線 ，副放大器電路，及主輸入;/輸出線耦合至主放大器電 路； 每一主放大器電路可操作： 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在正常讀取操作，提供一資料輸出，表示選定記憶體 ， 單元之資料狀態；以及 在測試模式讀取操作，如果許多選定之記憶體單元具 有相同資料狀態，提供一資料輸出，表示許多選定記憶 -20 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 406268 六、申請專利範園 體單元之資料狀態，並且如果許多選定之記憶體單元具 有不同資料狀態，提供一誤差信號； 測試模式讀取操作之特徵爲啓動一 Y -選擇線及許多字 線，以選擇許多#己憶體單元耗合至館給同—主放大器電 路之不同副放大器電路；以及 每一主放大器電路包含： 一電流鏡放大器電路，可操作以提供—輸出其中， 在測試模式操作，如果許多選定之記億雜單元具有不同 資料狀態，輸出有一第一狀態，如果許多選定之記憶體 單元具有資料狀態"一“，輸出有一第二狀態，以及如果 許多選定之記億體單元具有資料狀態零·，輸出有一第 三狀態；以及 輸出邏辑耦合爲接收電流鏡放大器之輸由，輸出邏輯 可操作響應第一狀態以信號表示一誤差，響應第二狀態 以信號表示一資料輸出"一"及響應第三狀態信號以信號 表示一資料輸出••零"。 8. 根據申請專利範園第7項之積體電路記憶裝置，其中許 多選定之記憶體單元爲二記·憶體單元。 經濟部中央梂準局貝工消費合作社印製 9. 根據申請專利範圍第8項之積體電路記憶裝置，其中輸 出包含二電壓信號，並且輸出遲輯包含一反相器及一 NOR 閘。 ^ 10.根據申請專利範園第8項之積體電路記憶裝置，其中 輸出包含二電壓信號，並且輸出邏輯包含一反相器及一 N AND 閘。 -21 - 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 8 8 8 8 ABCD 406268 六、申請專利範圍 11. 根據申請專利範圍第7項之積體電路記憶裝置，其中 積體電路記憶裝置爲一 DRAM裝置。 12. —種測試積體電路記憶裝置之方法，包含： 啓動一 Y-選擇線及許多字線，以選擇許多記憶體單元 ，啓動許多字線致使選定之記憶體單元耦合至饋給同一 主放大器電路之不同副放大器電路； 如果選定之記憶體單元具有相同資料狀態，自每一主 放大器電路產生一資料輸出，表示選定記憶體單元之資 料狀態，並且如果選定之記憶體單元具有不同資料狀態 ，產生一誤差信號；以及 重複啓動及產生，直到已測試記憶裝置之記憶體陣列 中之所有記憶體單元。 13. 根據申請專利範園第12項之方法，其中產生資料輸出 及誤差信號包含： 如果關連之子組選定記憶體單元具有不同資料狀態， 產生一有一第一狀態之輸出，如果關連之子組選定記憶 體單元具有資料狀態"一"，產生一有一第二狀態之輸出 ，以及如果關連之子組選定‘記憶體單元具有資料狀態 •'零"，產生一有一第三狀態之輸出；汷及 響應第一狀態產生誤差信號，響應第二狀態產生資料 輸出"一”，及響應第三狀態產生資料輸出”零"。 ,14.根據申請專利範圍第12項之方法，其中許多選定之記 憶體單元包括二記憶體單元。 15.根據申請專利範園第12項之方法，其中積體記憶裝置 i 22_ / * i_全 “ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --------ί^------IT------4 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製