JPH10283391A - レイアウト検証装置 - Google Patents
レイアウト検証装置Info
- Publication number
- JPH10283391A JPH10283391A JP9090846A JP9084697A JPH10283391A JP H10283391 A JPH10283391 A JP H10283391A JP 9090846 A JP9090846 A JP 9090846A JP 9084697 A JP9084697 A JP 9084697A JP H10283391 A JPH10283391 A JP H10283391A
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- JP
- Japan
- Prior art keywords
- layout
- circuit
- netlist
- circuit diagram
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 レイアウト検証の対象外の部分も一緒に回路
シミュレーションを行うので、レイアウト検証を効率よ
く行えなかった。 【解決手段】 全体回路図９上で、検証を行わない部分
の素子シンボルに対して検証フラグをＯＦＦに設定する
検証フラグＯＦＦ設定部１１、全体レイアウト図１より
抽出された素子データ３をもとに作成されたネットリス
ト６から、検証フラグをＯＦＦに設定された素子を削除
するＯＦＦ素子削除部１３を備え、これにより作成され
た部分ネットリスト１４を回路シミュレータ７に投入す
る。 【効果】 回路シミュレーションの負荷を軽減し、レイ
アウト検証を高速に行える。
シミュレーションを行うので、レイアウト検証を効率よ
く行えなかった。 【解決手段】 全体回路図９上で、検証を行わない部分
の素子シンボルに対して検証フラグをＯＦＦに設定する
検証フラグＯＦＦ設定部１１、全体レイアウト図１より
抽出された素子データ３をもとに作成されたネットリス
ト６から、検証フラグをＯＦＦに設定された素子を削除
するＯＦＦ素子削除部１３を備え、これにより作成され
た部分ネットリスト１４を回路シミュレータ７に投入す
る。 【効果】 回路シミュレーションの負荷を軽減し、レイ
アウト検証を高速に行える。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩのレイア
ウトから作成されたネットリストに対して回路シミュレ
ーションを行って回路特性を検証するレイアウト検証装
置に関する。
ウトから作成されたネットリストに対して回路シミュレ
ーションを行って回路特性を検証するレイアウト検証装
置に関する。
【０００２】
【従来の技術】レイアウト検証の目的は、回路図とレイ
アウト図との特性が一致するかを検証するもので、ＬＳ
Ｉのレイアウトから回路図には存在しない配線の寄生抵
抗や寄生容量などを抽出して、それらを付加したネット
リストを作成し、そのネットリストに対して回路シミュ
レーションを行って回路特性を調べることにある。とこ
ろが、ＬＳＩの規模が大きくなるにつれて、回路全体で
寄生素子を抽出したネットリストを回路シミュレータに
投入しても収束しにくくなったり、またそのＬＳＩの各
端子の条件の入力や、シミュレーション時間に長時間を
要するようになる。 そこで、回路図上の素子とレイア
ウト上の素子との対応がとれているかは全体回路におい
て確認する必要があるが、寄生素子に関しては、回路図
上で選択したネットに対する寄生素子だけを回路図に付
加して、それのネットリストを生成して、部分的にレイ
アウト検証できるものがある。図８は、従来のレイアウ
ト検証装置（例えば Cadence社の selective back-anno
tation）を示す機能構成図である。図において、１は検
証対象の全体レイアウト図、２は全体レイアウト図１か
ら回路本来の素子と寄生素子とを抽出する素子抽出部
で、３はその抽出された素子データ、４は寄生素子を考
慮しようとするノードを選択するノード選択部、５はノ
ード選択部４で選択されたノードに寄生素子を付加した
ネットリスト６を作成するネットリスト作成部、７はネ
ットリスト６に対して回路シミュレーションを実行する
回路シミュレータである。
アウト図との特性が一致するかを検証するもので、ＬＳ
Ｉのレイアウトから回路図には存在しない配線の寄生抵
抗や寄生容量などを抽出して、それらを付加したネット
リストを作成し、そのネットリストに対して回路シミュ
レーションを行って回路特性を調べることにある。とこ
ろが、ＬＳＩの規模が大きくなるにつれて、回路全体で
寄生素子を抽出したネットリストを回路シミュレータに
投入しても収束しにくくなったり、またそのＬＳＩの各
端子の条件の入力や、シミュレーション時間に長時間を
要するようになる。 そこで、回路図上の素子とレイア
ウト上の素子との対応がとれているかは全体回路におい
て確認する必要があるが、寄生素子に関しては、回路図
上で選択したネットに対する寄生素子だけを回路図に付
加して、それのネットリストを生成して、部分的にレイ
アウト検証できるものがある。図８は、従来のレイアウ
ト検証装置（例えば Cadence社の selective back-anno
tation）を示す機能構成図である。図において、１は検
証対象の全体レイアウト図、２は全体レイアウト図１か
ら回路本来の素子と寄生素子とを抽出する素子抽出部
で、３はその抽出された素子データ、４は寄生素子を考
慮しようとするノードを選択するノード選択部、５はノ
ード選択部４で選択されたノードに寄生素子を付加した
ネットリスト６を作成するネットリスト作成部、７はネ
ットリスト６に対して回路シミュレーションを実行する
回路シミュレータである。
【０００３】このような従来のレイアウト検証装置にお
いては、図９のフローチャートに示すように、まず、全
体レイアウト図１から寄生素子を抽出し（Ｓ１）、全体
レイアウト図と全体回路図との素子の対応をとる（Ｓ
２）。そして、全体回路図上で寄生素子を考慮するノー
ドを選択し（Ｓ３）、選択したノードに寄生素子を付加
したレイアウト全体に対するネットリスト６を作成する
（Ｓ４）。例えば、図１０に示した回路図に対して部分
回路Ａ内のVout1ノードを選択すると、図１１に示すよ
うに、寄生素子として配線抵抗ｒ1，ｒ2，ｒ3、および
配線容量ｃ1，ｃ2，ｃ3，ｃ4を付加したネットリストが
作成される。ただし、部分回路Ｂに関しては、ネットリ
ストに何ら変化はない。この寄生素子を付加した回路全
体のネットリスト６に回路シミュレータ７を実行して
（Ｓ５）、回路特性を検証するのである。以上のよう
に、寄生素子に関しては選択したノードの寄生素子のみ
を付加して検証可能であるが、回路シミュレーション
は、部分回路Ａと部分回路Ｂとの両方を含めた回路図全
体を入力してレイアウト図と対応をとり、レイアウト全
体に対して行われる。
いては、図９のフローチャートに示すように、まず、全
体レイアウト図１から寄生素子を抽出し（Ｓ１）、全体
レイアウト図と全体回路図との素子の対応をとる（Ｓ
２）。そして、全体回路図上で寄生素子を考慮するノー
ドを選択し（Ｓ３）、選択したノードに寄生素子を付加
したレイアウト全体に対するネットリスト６を作成する
（Ｓ４）。例えば、図１０に示した回路図に対して部分
回路Ａ内のVout1ノードを選択すると、図１１に示すよ
うに、寄生素子として配線抵抗ｒ1，ｒ2，ｒ3、および
配線容量ｃ1，ｃ2，ｃ3，ｃ4を付加したネットリストが
作成される。ただし、部分回路Ｂに関しては、ネットリ
ストに何ら変化はない。この寄生素子を付加した回路全
体のネットリスト６に回路シミュレータ７を実行して
（Ｓ５）、回路特性を検証するのである。以上のよう
に、寄生素子に関しては選択したノードの寄生素子のみ
を付加して検証可能であるが、回路シミュレーション
は、部分回路Ａと部分回路Ｂとの両方を含めた回路図全
体を入力してレイアウト図と対応をとり、レイアウト全
体に対して行われる。
【０００４】
【発明が解決しようとする課題】上記のような従来のレ
イアウト検証装置では、ＬＳＩのレイアウトに対し部分
的にレイアウト検証を行う場合、寄生素子に関しては部
分回路を選択して付加することができるが、回路シミュ
レーションを実行する時点では、検証の対象とならない
不要な部分の回路も一緒に行うので、シミュレーション
の収束性は向上せず、またシミュレーション条件の設定
および実行時間も短縮することができなかった。
イアウト検証装置では、ＬＳＩのレイアウトに対し部分
的にレイアウト検証を行う場合、寄生素子に関しては部
分回路を選択して付加することができるが、回路シミュ
レーションを実行する時点では、検証の対象とならない
不要な部分の回路も一緒に行うので、シミュレーション
の収束性は向上せず、またシミュレーション条件の設定
および実行時間も短縮することができなかった。
【０００５】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、回路シミュレーシ
ョンの負担を軽減し、レイアウト検証を高速に行えるレ
イアウト検証装置を得るものである。
ためになされたもので、その目的は、回路シミュレーシ
ョンの負担を軽減し、レイアウト検証を高速に行えるレ
イアウト検証装置を得るものである。
【０００６】
【課題を解決するための手段】この発明に係るレイアウ
ト検証においては、ＬＳＩのレイアウトと対応のとれた
回路図上において、レイアウト検証を行わない部分の素
子シンボルに対してそのプロパティとして検証フラグＯ
ＦＦを設定する手段、上記レイアウト全体から寄生素子
を含めた全体ネットリストを作成する手段、および作成
された全体ネットリストから上記検証フラグＯＦＦを設
定されている素子シンボルを削除して部分ネットリスト
を作成する手段を備えるものである。
ト検証においては、ＬＳＩのレイアウトと対応のとれた
回路図上において、レイアウト検証を行わない部分の素
子シンボルに対してそのプロパティとして検証フラグＯ
ＦＦを設定する手段、上記レイアウト全体から寄生素子
を含めた全体ネットリストを作成する手段、および作成
された全体ネットリストから上記検証フラグＯＦＦを設
定されている素子シンボルを削除して部分ネットリスト
を作成する手段を備えるものである。
【０００７】また、部分ネットリスト上でＯＰＥＮ端子
をもつ素子を削除する手段を備えるものである。
をもつ素子を削除する手段を備えるものである。
【０００８】また、部分ネットリスト上で、削除された
素子シンボルを接続していた配線とそれら配線間に発生
する容量とを孤立配線回路とし、上記部分ネットリスト
から上記孤立配線回路を削除する手段を備えるものであ
る。
素子シンボルを接続していた配線とそれら配線間に発生
する容量とを孤立配線回路とし、上記部分ネットリスト
から上記孤立配線回路を削除する手段を備えるものであ
る。
【０００９】
実施の形態１．図１はこの発明の実施の一形態例である
レイアウト検証装置を示すブロック図である。図におい
て、１〜３および５〜７は図８に示した従来装置のもの
と同一または相当部分である。８は全体回路図９と全体
レイアウト図１から抽出された素子データ３とを照合し
て、素子名対応情報１０を作成する素子名対応作成部で
ある。また、１１は全体回路図９に対して、レイアウト
検証の対象外とする素子に検証フラグをＯＦＦとする検
証フラグＯＦＦ設定部で、それにより検証不要部分にＯ
ＦＦが設定されたＯＦＦ設定回路図１２が得られる。１
３は素子名対応情報をもとに、ＯＦＦ設定回路図１２で
ＯＦＦ設定された素子をレイアウト上で検索し、その素
子記述をネットリスト６から削除するＯＦＦ素子削除部
である。これにより、検証対象の素子のみ記述された部
分ネットリスト１４が得られる。この部分ネットリスト
１４を回路シミュレータ７に投入することにより、レイ
アウト検証を行う。
レイアウト検証装置を示すブロック図である。図におい
て、１〜３および５〜７は図８に示した従来装置のもの
と同一または相当部分である。８は全体回路図９と全体
レイアウト図１から抽出された素子データ３とを照合し
て、素子名対応情報１０を作成する素子名対応作成部で
ある。また、１１は全体回路図９に対して、レイアウト
検証の対象外とする素子に検証フラグをＯＦＦとする検
証フラグＯＦＦ設定部で、それにより検証不要部分にＯ
ＦＦが設定されたＯＦＦ設定回路図１２が得られる。１
３は素子名対応情報をもとに、ＯＦＦ設定回路図１２で
ＯＦＦ設定された素子をレイアウト上で検索し、その素
子記述をネットリスト６から削除するＯＦＦ素子削除部
である。これにより、検証対象の素子のみ記述された部
分ネットリスト１４が得られる。この部分ネットリスト
１４を回路シミュレータ７に投入することにより、レイ
アウト検証を行う。
【００１０】このように構成されたレイアウト検証装置
においても、まず従来と同様、素子抽出部２により、全
体レイアウト図１から寄生素子を含む素子データ３（本
来の素子および配線の寄生素子）を抽出し、ネットリス
ト作成部５によってレイアウト全体に対するネットリス
ト６を作成する。一方、素子名対応作成部８は、全体回
路図９と上記抽出された素子データとから、回路図上の
各素子に対して素子名を対応づけ、素子名対応情報１０
を得る。また、検証フラグＯＦＦ設定部１１は、全体回
路図９の各素子のうちレイアウト検証の対象外とする素
子に対して、検証フラグをＯＦＦにすることにより、検
証不要な部分はＯＦＦに設定されたＯＦＦ設定回路図１
２が得られる。次に、ＯＦＦ素子削除部１３は、上記素
子名対応情報を参照しながら、ＯＦＦ設定回路図１２で
ＯＦＦ設定された素子をネットリスト６上で検索し、そ
の素子記述をネットリスト６から削除する。これによ
り、検証対象の素子のみ記述された部分ネットリスト１
４が得られる。
においても、まず従来と同様、素子抽出部２により、全
体レイアウト図１から寄生素子を含む素子データ３（本
来の素子および配線の寄生素子）を抽出し、ネットリス
ト作成部５によってレイアウト全体に対するネットリス
ト６を作成する。一方、素子名対応作成部８は、全体回
路図９と上記抽出された素子データとから、回路図上の
各素子に対して素子名を対応づけ、素子名対応情報１０
を得る。また、検証フラグＯＦＦ設定部１１は、全体回
路図９の各素子のうちレイアウト検証の対象外とする素
子に対して、検証フラグをＯＦＦにすることにより、検
証不要な部分はＯＦＦに設定されたＯＦＦ設定回路図１
２が得られる。次に、ＯＦＦ素子削除部１３は、上記素
子名対応情報を参照しながら、ＯＦＦ設定回路図１２で
ＯＦＦ設定された素子をネットリスト６上で検索し、そ
の素子記述をネットリスト６から削除する。これによ
り、検証対象の素子のみ記述された部分ネットリスト１
４が得られる。
【００１１】上記の処理を図２および図３を用いて説明
する。図２は、例えば図１０で示した全体回路図に対応
する全体レイアウト図から、素子データ３（本来の素子
と配線抵抗、配線容量等の配線の寄生素子）を抽出して
作成されたネットリスト６である。ここで、例えば図中
の部分回路Ｂをレイアウト検証の対象外とした場合、検
証フラグＯＦＦ設定部１１により、部分回路Ｂに存在す
る素子R3,R4,R5,Q2,Q3,Q4および外付け素子Vin2,Vb2,Vi
n3,Vb3,Vbiasの検証フラグがＯＦＦされ、ＯＦＦ設定回
路図１２が作成される。このＯＦＦ設定回路図１２と素
子名対応情報１０とをもとに、図２で示した回路図から
上記部分回路Ｂ内の各素子を削除してできた回路図が図
３に示したもので、この回路に対応するネットリストが
部分ネットリスト１４となる。図３に示した回路図に対
応する部分ネットリストでは、r8,r10などＯＰＥＮ端子
をもつ寄生素子や孤立した配線モデルの回路がまだ残っ
ているが、これらは部分回路Ａの回路特性には影響しな
い。以上により、回路シミュレーションの負荷が軽減さ
れ、必要な部分だけを検証可能とするので、効率のよい
レイアウト検証が行える。
する。図２は、例えば図１０で示した全体回路図に対応
する全体レイアウト図から、素子データ３（本来の素子
と配線抵抗、配線容量等の配線の寄生素子）を抽出して
作成されたネットリスト６である。ここで、例えば図中
の部分回路Ｂをレイアウト検証の対象外とした場合、検
証フラグＯＦＦ設定部１１により、部分回路Ｂに存在す
る素子R3,R4,R5,Q2,Q3,Q4および外付け素子Vin2,Vb2,Vi
n3,Vb3,Vbiasの検証フラグがＯＦＦされ、ＯＦＦ設定回
路図１２が作成される。このＯＦＦ設定回路図１２と素
子名対応情報１０とをもとに、図２で示した回路図から
上記部分回路Ｂ内の各素子を削除してできた回路図が図
３に示したもので、この回路に対応するネットリストが
部分ネットリスト１４となる。図３に示した回路図に対
応する部分ネットリストでは、r8,r10などＯＰＥＮ端子
をもつ寄生素子や孤立した配線モデルの回路がまだ残っ
ているが、これらは部分回路Ａの回路特性には影響しな
い。以上により、回路シミュレーションの負荷が軽減さ
れ、必要な部分だけを検証可能とするので、効率のよい
レイアウト検証が行える。
【００１２】実施の形態２．なお、上記実施の形態１に
おいては、レイアウト検証の対象外の部分を削除して部
分ネットリストを作成するものを示したが、図４に示す
ように、ＯＦＦ素子削除部１３とともにＯＰＥＮ素子削
除部１５を備え、ＯＰＥＮ端子をもつ素子をも削除した
回路図に対応した部分ネットリストを回路シミュレータ
７に投入することにより、回路シミュレーションの負荷
がさらに軽減される。上記実施の形態１において検証不
要部分を削除した回路図（図３）の例では、r8,r10,r1
1,r12,r15,c14がＯＰＥＮ端子をもつ素子であり、それ
らが削除される。次にこれらのＯＰＥＮ端子をもつ素子
が削除されたことによって初めてＯＰＥＮ端子をもつよ
うになった素子r7,r14が削除される。それらを削除する
ことにより、さらにｃ15がＯＰＥＮ端子をもつために削
除される。その回路図を図５に示す。この回路図に対応
するネットリストを回路シミュレータ７に投入するので
ある。
おいては、レイアウト検証の対象外の部分を削除して部
分ネットリストを作成するものを示したが、図４に示す
ように、ＯＦＦ素子削除部１３とともにＯＰＥＮ素子削
除部１５を備え、ＯＰＥＮ端子をもつ素子をも削除した
回路図に対応した部分ネットリストを回路シミュレータ
７に投入することにより、回路シミュレーションの負荷
がさらに軽減される。上記実施の形態１において検証不
要部分を削除した回路図（図３）の例では、r8,r10,r1
1,r12,r15,c14がＯＰＥＮ端子をもつ素子であり、それ
らが削除される。次にこれらのＯＰＥＮ端子をもつ素子
が削除されたことによって初めてＯＰＥＮ端子をもつよ
うになった素子r7,r14が削除される。それらを削除する
ことにより、さらにｃ15がＯＰＥＮ端子をもつために削
除される。その回路図を図５に示す。この回路図に対応
するネットリストを回路シミュレータ７に投入するので
ある。
【００１３】実施の形態３．なお、上記実施の形態１お
よび２で、レイアウト検証対象外の素子およびＯＰＥＮ
端子をもつ素子を削除することを述べたが、図６に示す
ように、孤立配線回路削除部１６を備え、回路特性に影
響のない孤立配線回路をも削除することにより、さらに
回路シミュレーションの負荷を軽減できる。孤立配線回
路とは、上記実施の形態１または実施の形態２において
削除された素子間を接続していた配線とそれら配線間に
発生する容量とを示し、上記素子が削除されたことによ
って回路が孤立しているものである。具体的には、ＧＮ
Ｄと容量のみで接続されている１つのノード、ＧＮＤと
容量のみで接続されている１つの抵抗、ＧＮＤと容量の
みで接続されている１つのキャパシタ、およびＧＮＤと
容量のみで接続されている複数の（接続された）抵抗の
ことで、図５に示した回路の例では、それぞれ容量c8と
容量c9間のノード、r9、c19、r13,r16,r17、およびそれ
らに接続する容量c7,c8,c9,c10,c11,c12,c13,c16,c17,c
18が該当し、それらがすべて削除される。これにより、
回路シミュレータ７には、図７に示すように部分回路Ａ
のみになった回路図に対応するネットリストが投入され
ることになる。
よび２で、レイアウト検証対象外の素子およびＯＰＥＮ
端子をもつ素子を削除することを述べたが、図６に示す
ように、孤立配線回路削除部１６を備え、回路特性に影
響のない孤立配線回路をも削除することにより、さらに
回路シミュレーションの負荷を軽減できる。孤立配線回
路とは、上記実施の形態１または実施の形態２において
削除された素子間を接続していた配線とそれら配線間に
発生する容量とを示し、上記素子が削除されたことによ
って回路が孤立しているものである。具体的には、ＧＮ
Ｄと容量のみで接続されている１つのノード、ＧＮＤと
容量のみで接続されている１つの抵抗、ＧＮＤと容量の
みで接続されている１つのキャパシタ、およびＧＮＤと
容量のみで接続されている複数の（接続された）抵抗の
ことで、図５に示した回路の例では、それぞれ容量c8と
容量c9間のノード、r9、c19、r13,r16,r17、およびそれ
らに接続する容量c7,c8,c9,c10,c11,c12,c13,c16,c17,c
18が該当し、それらがすべて削除される。これにより、
回路シミュレータ７には、図７に示すように部分回路Ａ
のみになった回路図に対応するネットリストが投入され
ることになる。
【００１４】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００１５】全体回路図からレイアウト検証の対象外の
素子を削除し、その部分回路に対応する部分ネットリス
トを回路シミュレータに投入することにより、効率のよ
いレイアウト検証が行える。
素子を削除し、その部分回路に対応する部分ネットリス
トを回路シミュレータに投入することにより、効率のよ
いレイアウト検証が行える。
【００１６】また、回路特性に影響のないＯＰＥＮ端子
をもつ素子をも削除することにより、さらに回路シミュ
レーションの負荷を軽減することができる。
をもつ素子をも削除することにより、さらに回路シミュ
レーションの負荷を軽減することができる。
【００１７】同様に、回路特性に影響のない孤立配線回
路も削除することにより、さらに回路シミュレーション
の負荷を軽減し、高速にレイアウト検証が行える。
路も削除することにより、さらに回路シミュレーション
の負荷を軽減し、高速にレイアウト検証が行える。
【図１】 この発明の実施の形態１によるレイアウト検
証装置を示す機能構成図である。
証装置を示す機能構成図である。
【図２】 図１０の全体回路図例に寄生素子を付加した
全体回路図である。
全体回路図である。
【図３】 図２の全体回路図からレイアウト検証の対象
外とする部分の素子を削除した部分回路図である。
外とする部分の素子を削除した部分回路図である。
【図４】 この発明の実施の形態２によるレイアウト検
証装置を示す機能構成図である。
証装置を示す機能構成図である。
【図５】 図３の部分回路図からＯＰＥＮ端子をもつ素
子を削除した部分回路図である。
子を削除した部分回路図である。
【図６】 この発明の実施の形態３によるレイアウト検
証装置を示す機能構成図である。
証装置を示す機能構成図である。
【図７】 図５の部分回路から孤立配線回路を削除した
部分回路図である。
部分回路図である。
【図８】 従来のレイアウト検証装置を示す機能構成図
である。
である。
【図９】 従来のレイアウト検証装置の処理の流れを示
すフローチャートである。
すフローチャートである。
【図１０】 レイアウト検証対象の全体回路図例であ
る。
る。
【図１１】 図１０の全体回路図のうち選択されたノー
ドのみ寄生素子を付加した回路図である。
ドのみ寄生素子を付加した回路図である。
１ 全体レイアウト図、２ 素子抽出部、３ 素子デー
タ、４ ノード選択部、５ ネットリスト作成部、６
ネットリスト、７ 回路シミュレータ、８ 素子名対応
作成部、９ 全体回路図、１０ 素子名対応情報、１１
検証フラグＯＦＦ設定部、１２ ＯＦＦ設定回路図、
１３ ＯＦＦ素子削除部、１４ 部分ネットリスト、１
５ ＯＰＥＮ素子削除部、１６ 孤立配線回路削除部。
タ、４ ノード選択部、５ ネットリスト作成部、６
ネットリスト、７ 回路シミュレータ、８ 素子名対応
作成部、９ 全体回路図、１０ 素子名対応情報、１１
検証フラグＯＦＦ設定部、１２ ＯＦＦ設定回路図、
１３ ＯＦＦ素子削除部、１４ 部分ネットリスト、１
５ ＯＰＥＮ素子削除部、１６ 孤立配線回路削除部。
Claims (3)
- 【請求項１】 ＬＳＩのレイアウトと対応のとれた回路
図上において、レイアウト検証を行わない部分の素子シ
ンボルに対してそのプロパティとして検証フラグＯＦＦ
を設定する手段、上記レイアウト全体から寄生素子を含
めた全体ネットリストを作成する手段、および作成され
た全体ネットリストから上記検証フラグＯＦＦを設定さ
れている素子シンボルを削除して部分ネットリストを作
成する手段を備え、上記部分ネットリストに基づいて回
路シミュレーションを行うことを特徴とするレイアウト
検証装置。 - 【請求項２】 部分ネットリスト上でＯＰＥＮ端子をも
つ素子を削除する手段を備え、このＯＰＥＮ端子をもつ
素子をも削除されたネットリストに基づいて回路シミュ
レーションを行うことを特徴とする請求項１記載のレイ
アウト検証装置。 - 【請求項３】 部分ネットリスト上で、削除された素子
シンボルを接続していた配線とそれら配線間に発生する
容量とを孤立配線回路とし、上記部分ネットリストから
上記孤立配線回路を削除する手段を備え、この孤立配線
回路を削除したネットリストに基づいて回路シミュレー
ションを行うことを特徴とする請求項１または２記載の
レイアウト検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090846A JPH10283391A (ja) | 1997-04-09 | 1997-04-09 | レイアウト検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090846A JPH10283391A (ja) | 1997-04-09 | 1997-04-09 | レイアウト検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283391A true JPH10283391A (ja) | 1998-10-23 |
Family
ID=14009959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9090846A Pending JPH10283391A (ja) | 1997-04-09 | 1997-04-09 | レイアウト検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10283391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108048A (ja) * | 2008-10-28 | 2010-05-13 | Fujitsu Microelectronics Ltd | 電流判定プログラム、電流判定装置および電流判定方法 |
-
1997
- 1997-04-09 JP JP9090846A patent/JPH10283391A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108048A (ja) * | 2008-10-28 | 2010-05-13 | Fujitsu Microelectronics Ltd | 電流判定プログラム、電流判定装置および電流判定方法 |
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