JPH10276103A - ディジタル変調におけるフェージング信号生成装置 - Google Patents
ディジタル変調におけるフェージング信号生成装置Info
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- JPH10276103A JPH10276103A JP9094587A JP9458797A JPH10276103A JP H10276103 A JPH10276103 A JP H10276103A JP 9094587 A JP9094587 A JP 9094587A JP 9458797 A JP9458797 A JP 9458797A JP H10276103 A JPH10276103 A JP H10276103A
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Abstract
(57)【要約】
【課題】 簡単な構成で高速なフェージング特性を有す
るディジタル変調におけるフェージング信号生成装置を
提供すること。 【解決手段】 直交変調信号を高速サンプリング周波数
でサンプリングした高速サンプリングデータ３を乗算器
２の一方の入力端に入力させ、フェージングパラメータ
記憶装置４に高速サンプリングデータ３の速度に対応し
たフェージングパラメータをあらかじめ記憶させてお
き、高速サンプリング周波数に同期したクロック信号５
でフェージングパラメータ記憶装置４からフェージング
パラメータ６を読み出して乗算器２の他方の入力端に入
力させ、乗算器２において、高速サンプリングデータ３
とフェージングパラメータ６との乗算を行い、高速サン
プリングデータ３に高速なフェージング特性をもたせた
フェージング信号７を生成する。
るディジタル変調におけるフェージング信号生成装置を
提供すること。 【解決手段】 直交変調信号を高速サンプリング周波数
でサンプリングした高速サンプリングデータ３を乗算器
２の一方の入力端に入力させ、フェージングパラメータ
記憶装置４に高速サンプリングデータ３の速度に対応し
たフェージングパラメータをあらかじめ記憶させてお
き、高速サンプリング周波数に同期したクロック信号５
でフェージングパラメータ記憶装置４からフェージング
パラメータ６を読み出して乗算器２の他方の入力端に入
力させ、乗算器２において、高速サンプリングデータ３
とフェージングパラメータ６との乗算を行い、高速サン
プリングデータ３に高速なフェージング特性をもたせた
フェージング信号７を生成する。
Description
【０００１】
【発明が属する技術分野】この発明は、ＣＤＭＡ（code
division multiple access:符号分割マルチプルアクセ
ス）方式などのディジタル変調方式の移動体通信で用い
られるフェージングシミュレータにおいて、高速サンプ
リングデータに対して、フェージングパラメータを掛け
合わせることにより、ディジタル信号処理でフェージン
グ特性を持つ信号を生成するディジタル変調におけるフ
ェージング信号生成装置に関する。
division multiple access:符号分割マルチプルアクセ
ス）方式などのディジタル変調方式の移動体通信で用い
られるフェージングシミュレータにおいて、高速サンプ
リングデータに対して、フェージングパラメータを掛け
合わせることにより、ディジタル信号処理でフェージン
グ特性を持つ信号を生成するディジタル変調におけるフ
ェージング信号生成装置に関する。
【０００２】
【従来の技術】現在、ディジタル移動通信の分野では、
ＦＤＭＡ（frequency division multiple access: 周波
数分割マルチプルアクセス）方式やＴＤＭＡ（time div
isionmultiple access:時割マルチプルアクセス）方式
より周波数の利用効率のよいＣＤＭＡ方式が注目を集め
ている。
ＦＤＭＡ（frequency division multiple access: 周波
数分割マルチプルアクセス）方式やＴＤＭＡ（time div
isionmultiple access:時割マルチプルアクセス）方式
より周波数の利用効率のよいＣＤＭＡ方式が注目を集め
ている。
【０００３】このＣＤＭＡ方式は、送信側と受信側とで
同一の拡散符号を割り当てることにより符号多重された
信号を受信側で逆拡散することにより、自局の情報を取
り出すことができる異なる符号で拡散された他局信号は
受信側で符号相関が取れないために、雑音とみなされ
る。
同一の拡散符号を割り当てることにより符号多重された
信号を受信側で逆拡散することにより、自局の情報を取
り出すことができる異なる符号で拡散された他局信号は
受信側で符号相関が取れないために、雑音とみなされ
る。
【０００４】しかし、少数ユーザでこのＣＤＭＡ方式を
採用する場合では、各局間の相関がほとんどないため、
正しい通信が可能であるが、多数のユーザにより多重通
信すると、各ユーザ間での完全な直交性が損なわれ、他
局の信号の干渉波として自局に影響を与えることにな
る。この干渉波を除去するためにＲＡＫＥ受信や誤り訂
正方式などが用いられるが、干渉波除去機能をいかに引
き出せるかがシステムの特性を左右するポイントとな
る。
採用する場合では、各局間の相関がほとんどないため、
正しい通信が可能であるが、多数のユーザにより多重通
信すると、各ユーザ間での完全な直交性が損なわれ、他
局の信号の干渉波として自局に影響を与えることにな
る。この干渉波を除去するためにＲＡＫＥ受信や誤り訂
正方式などが用いられるが、干渉波除去機能をいかに引
き出せるかがシステムの特性を左右するポイントとな
る。
【０００５】したがって、ＣＤＭＡ方式の開発評価に
は、疑似的に複数の干渉波を発生することのできる標準
信号発生器が必要となる。この標準信号発生器は、基地
局と携帯端末の両方が評価でき、任意の干渉波を発生す
ることができるとともに、マルチパスフェージング環境
を作り出すために、フェージングシミュレーション機能
を有していることが要求される。
は、疑似的に複数の干渉波を発生することのできる標準
信号発生器が必要となる。この標準信号発生器は、基地
局と携帯端末の両方が評価でき、任意の干渉波を発生す
ることができるとともに、マルチパスフェージング環境
を作り出すために、フェージングシミュレーション機能
を有していることが要求される。
【０００６】ここで、フェージングを得る過程について
概述する。図３は直交変調回路の基本的原理構成を示す
ブロック図であり、図３における乗算器２１の一方の入
力端に直交ベースバンド信号Ｉを入力させるとともに、
乗算器２２の一方の入力端に直交ベースバンド信号Ｑを
入力させ，次の（１）式のローカル信号ＬＯとして、 ＬＯ＝ｃｏｓωc ｔ・・・（１） を乗算器２１の他方の入力端に入力させるとともに、こ
のローカル信号ＬＯ＝ｃｏｓωc t を９０度移相器２３
で９０度位相をシフトさせて乗算器２１の他方の入力端
に次の（２）式のローカル信号ＬＯを、 ＬＯ＝−ｓｉｎωc ｔ・・・（２） として入力させる。
概述する。図３は直交変調回路の基本的原理構成を示す
ブロック図であり、図３における乗算器２１の一方の入
力端に直交ベースバンド信号Ｉを入力させるとともに、
乗算器２２の一方の入力端に直交ベースバンド信号Ｑを
入力させ，次の（１）式のローカル信号ＬＯとして、 ＬＯ＝ｃｏｓωc ｔ・・・（１） を乗算器２１の他方の入力端に入力させるとともに、こ
のローカル信号ＬＯ＝ｃｏｓωc t を９０度移相器２３
で９０度位相をシフトさせて乗算器２１の他方の入力端
に次の（２）式のローカル信号ＬＯを、 ＬＯ＝−ｓｉｎωc ｔ・・・（２） として入力させる。
【０００７】これにより、乗算器２１において、直交ベ
ースバンド信号Ｉとローカル信号ＬＯ＝ｃｏｓωc ｔと
の乗算を行って、加算器２４の一方の入力端に出力す
る。同様にして、乗算器２２において、直交ベースバン
ド信号Ｑとローカル信号ＬＯ＝−ｓｉｎωc ｔとの乗算
を行って、加算器２４の他方の入力端に出力する。
ースバンド信号Ｉとローカル信号ＬＯ＝ｃｏｓωc ｔと
の乗算を行って、加算器２４の一方の入力端に出力す
る。同様にして、乗算器２２において、直交ベースバン
ド信号Ｑとローカル信号ＬＯ＝−ｓｉｎωc ｔとの乗算
を行って、加算器２４の他方の入力端に出力する。
【０００８】加算器２４では、両乗算器２１と２２の出
力を加算して、次の（３）式のような加算結果、すなわ
ち、直交変調信号（Ｓｔ）が得られる。 （Ｓｔ）＝Ｉｃｏｓωc ｔ−Ｑｓｉｎωc ｔ・・・（３）
力を加算して、次の（３）式のような加算結果、すなわ
ち、直交変調信号（Ｓｔ）が得られる。 （Ｓｔ）＝Ｉｃｏｓωc ｔ−Ｑｓｉｎωc ｔ・・・（３）
【０００９】一方、このような直交変調信号にフェージ
ング特性をもたせるためのレイリーフェージング発生器
の基本的回路構成を図４に示す。図４において、搬送波
ｃｏｓω1 ｔを乗算器２５の一方の入力端に入力させる
とともに、９０度移相器２６に入力させて、−ｓｉｎω
1 ｔとして乗算器２７の一方の入力端に入力させる。
ング特性をもたせるためのレイリーフェージング発生器
の基本的回路構成を図４に示す。図４において、搬送波
ｃｏｓω1 ｔを乗算器２５の一方の入力端に入力させる
とともに、９０度移相器２６に入力させて、−ｓｉｎω
1 ｔとして乗算器２７の一方の入力端に入力させる。
【００１０】乗算器２５，２７の各他方の入力端には、
それぞれ独立したガウス雑音信号ｘ（ｔ），ｙ（ｔ）を
入力させる。これにより、乗算器２５では、搬送波ｃｏ
ｓω1 ｔとガウス雑音信号ｘ（ｔ）との乗算を行う。同
様にして、乗算器２７は搬送波−ｓｉｎω1 ｔとガウス
雑音信号ｙ（ｔ）との乗算を行う。
それぞれ独立したガウス雑音信号ｘ（ｔ），ｙ（ｔ）を
入力させる。これにより、乗算器２５では、搬送波ｃｏ
ｓω1 ｔとガウス雑音信号ｘ（ｔ）との乗算を行う。同
様にして、乗算器２７は搬送波−ｓｉｎω1 ｔとガウス
雑音信号ｙ（ｔ）との乗算を行う。
【００１１】乗算器２５，２７の各演算結果は加算器２
８に出力され、この加算器２８で乗算器２５，２７の各
演算結果を加算することにより、次の（４）式のレイリ
ーフェージングの一般式で示すようなレイリーフェージ
ング信号ｅ（ｔ）が得られる。 ｅ（ｔ）＝ｘ（ｔ）ｃｏｓω1 ｔ−ｙ（ｔ）ｓｉｎω1 ｔ・・・（４）
８に出力され、この加算器２８で乗算器２５，２７の各
演算結果を加算することにより、次の（４）式のレイリ
ーフェージングの一般式で示すようなレイリーフェージ
ング信号ｅ（ｔ）が得られる。 ｅ（ｔ）＝ｘ（ｔ）ｃｏｓω1 ｔ−ｙ（ｔ）ｓｉｎω1 ｔ・・・（４）
【００１２】このようにして得られた直交変調信号Ｓ
（ｔ）とレイリーフェージング信号ｅ（ｔ）とを加え合
わせる回路を構成することにより、図５に示すような標
準信号発生器が得られる。
（ｔ）とレイリーフェージング信号ｅ（ｔ）とを加え合
わせる回路を構成することにより、図５に示すような標
準信号発生器が得られる。
【００１３】図５は図３の直交変調回路の出力端、すな
わち加算器２４の出力端を、図４のレイリーフェージン
グ発生器の入力端、すなわち乗算器２５の一方の入力端
と９０度移相器２６の入力端とに接続し、図４のレイリ
ーフェージング発生器の入力信号として、直交変調回路
から出力される直交変調信号を入力するようにしてい
る。
わち加算器２４の出力端を、図４のレイリーフェージン
グ発生器の入力端、すなわち乗算器２５の一方の入力端
と９０度移相器２６の入力端とに接続し、図４のレイリ
ーフェージング発生器の入力信号として、直交変調回路
から出力される直交変調信号を入力するようにしてい
る。
【００１４】図５において、図３，図４と同一部分には
同一符号が付されており、直交変調回路から出力される
直交変調信号Ｓ（ｔ）は（３）式で示した通りである。
また、レイリーフェージング発生器における乗算器２５
から加算器２８に送出される乗算器２５の出力信号２９
は、次の（５）式に示すようになる。 ｘ（ｔ）（Ｉｃｏｓωc ｔ−Ｑｓｉｎωc ｔ） ＝Ｉｘ（ｔ）ｃｏｓωc ｔ−Ｑｘ（ｔ）ｓｉｎωc ｔ・・・（５） また、９０度移相器２６の出力信号３０は次の（６）式
に示すようになり、 −Ｉｓｉｎωc ｔ−Ｑｃｏｓωc ｔ・・・（６） したがって、乗算器２７の出力信号２９は次の（７）式
に示すようになる。 −ｙ（ｔ）ｓｉｎωc ｔ−Ｑｙ（ｔ）ｃｏｓωc ｔ・・・（７）
同一符号が付されており、直交変調回路から出力される
直交変調信号Ｓ（ｔ）は（３）式で示した通りである。
また、レイリーフェージング発生器における乗算器２５
から加算器２８に送出される乗算器２５の出力信号２９
は、次の（５）式に示すようになる。 ｘ（ｔ）（Ｉｃｏｓωc ｔ−Ｑｓｉｎωc ｔ） ＝Ｉｘ（ｔ）ｃｏｓωc ｔ−Ｑｘ（ｔ）ｓｉｎωc ｔ・・・（５） また、９０度移相器２６の出力信号３０は次の（６）式
に示すようになり、 −Ｉｓｉｎωc ｔ−Ｑｃｏｓωc ｔ・・・（６） したがって、乗算器２７の出力信号２９は次の（７）式
に示すようになる。 −ｙ（ｔ）ｓｉｎωc ｔ−Ｑｙ（ｔ）ｃｏｓωc ｔ・・・（７）
【００１５】乗算器２５の出力信号２９、すなわち
（５）式に示す信号と、乗算器２７の出力信号３０、す
なわち（７）式に示す信号は加算器２８で加算されるこ
とにより、次の（８）式に示すように、レイリーフェー
ジング信号ｅ（ｔ）が得られる。 ｅ（ｔ）＝Ｉｘ（ｔ）ｃｏｓωc ｔ−Ｑｘ（ｔ）ｓｉｎωc ｔ −Ｉｙ（ｔ）ｓｉｎωc ｔ−Ｑｙ（ｔ）ｃｏｓωc ｔ・・・（８） （８）式に示すレイリーフェージング信号ｅ（ｔ）が前
述のフェージング特性を含む標準信号となるものであ
る。
（５）式に示す信号と、乗算器２７の出力信号３０、す
なわち（７）式に示す信号は加算器２８で加算されるこ
とにより、次の（８）式に示すように、レイリーフェー
ジング信号ｅ（ｔ）が得られる。 ｅ（ｔ）＝Ｉｘ（ｔ）ｃｏｓωc ｔ−Ｑｘ（ｔ）ｓｉｎωc ｔ −Ｉｙ（ｔ）ｓｉｎωc ｔ−Ｑｙ（ｔ）ｃｏｓωc ｔ・・・（８） （８）式に示すレイリーフェージング信号ｅ（ｔ）が前
述のフェージング特性を含む標準信号となるものであ
る。
【００１６】ところで、ＣＤＭＡ方式において、このよ
うなフェージングシミュレーション機能を有する標準信
号発生器を得るには、（１）．乗算器を使用して、ディ
ジタル変調信号に高速サンプリング周波数でサンプリン
グしたデータに、ハードウェアで求めたフェージングパ
ラメータをかける方法、（２）．ＤＳＰ（ディジタル信
号処理装置）を使用してフェージングをかける方法、の
２通りがある。
うなフェージングシミュレーション機能を有する標準信
号発生器を得るには、（１）．乗算器を使用して、ディ
ジタル変調信号に高速サンプリング周波数でサンプリン
グしたデータに、ハードウェアで求めたフェージングパ
ラメータをかける方法、（２）．ＤＳＰ（ディジタル信
号処理装置）を使用してフェージングをかける方法、の
２通りがある。
【００１７】このうち、（１）のハードウェアでフェー
ジングをかける方法の場合には、図６に示すように、乗
算器３２を用いて、高速サンプリングデータ３３とフェ
ージングパラメータ３４とを掛け合わせるもので、高速
サンプリングデータ３３の周波数が１０ＭＨｚに対し
て、乗算器３２を高速なクロック信号により動作する汎
用の乗算器を用い、これと同じサンプリング周波数で生
成されるフェージングパラメータ３４を掛けることによ
り、高速サンプリングデータのフェージング特性を得る
ものである。
ジングをかける方法の場合には、図６に示すように、乗
算器３２を用いて、高速サンプリングデータ３３とフェ
ージングパラメータ３４とを掛け合わせるもので、高速
サンプリングデータ３３の周波数が１０ＭＨｚに対し
て、乗算器３２を高速なクロック信号により動作する汎
用の乗算器を用い、これと同じサンプリング周波数で生
成されるフェージングパラメータ３４を掛けることによ
り、高速サンプリングデータのフェージング特性を得る
ものである。
【００１８】一方、（２）のＤＳＰを使用してフェージ
ングをかける方法の場合には、図７に示すように、ＤＳ
Ｐ３５でフェージングパラメータを算出して、このフェ
ージングパラメータを高速サンプリングデータ３６と掛
け合わせることにより、高速サンプリングデータにフェ
ージング特性をもたせるものである。
ングをかける方法の場合には、図７に示すように、ＤＳ
Ｐ３５でフェージングパラメータを算出して、このフェ
ージングパラメータを高速サンプリングデータ３６と掛
け合わせることにより、高速サンプリングデータにフェ
ージング特性をもたせるものである。
【００１９】この際、チップレートが数Ｍｃｐｓと高速
であることから、サンプリング周波数が１０ＭＨｚ程度
の高速サンプリングデータ３６にフェージングをかける
必要があり、さらにＤＳＰ３５において、サンプリング
処理の他にフェージングの演算処理をしなければならな
い。
であることから、サンプリング周波数が１０ＭＨｚ程度
の高速サンプリングデータ３６にフェージングをかける
必要があり、さらにＤＳＰ３５において、サンプリング
処理の他にフェージングの演算処理をしなければならな
い。
【００２０】
【発明が解決しようとする課題】このような上記従来の
標準信号発生器を得る場合のうち、（１）のハードウェ
アでフェージングをかける方法の場合、フェージングパ
ラメータ３４を得るためには複雑な演算が必要であり、
これをハードウェアで構成するには、回路構成が複雑に
なり、実現するのが困難である。
標準信号発生器を得る場合のうち、（１）のハードウェ
アでフェージングをかける方法の場合、フェージングパ
ラメータ３４を得るためには複雑な演算が必要であり、
これをハードウェアで構成するには、回路構成が複雑に
なり、実現するのが困難である。
【００２１】また、（２）のＤＳＰを使用してフェージ
ングをかける方法の場合には、汎用のＤＳＰ３５の処理
速度は数１０Ｍｃｐｓであり、ＤＳＰ３５においては、
サンプリング処理の他にフェージングの演算処理が必要
であり、１０ＭＨｚのサンプリング周波数の高速サンプ
リングデータに対して、ＤＳＰ３５はほとんどサンプリ
ングのみに処理時間を費やしてしまい、処理能力に問題
があり、これも実現不可能であるという課題がある。
ングをかける方法の場合には、汎用のＤＳＰ３５の処理
速度は数１０Ｍｃｐｓであり、ＤＳＰ３５においては、
サンプリング処理の他にフェージングの演算処理が必要
であり、１０ＭＨｚのサンプリング周波数の高速サンプ
リングデータに対して、ＤＳＰ３５はほとんどサンプリ
ングのみに処理時間を費やしてしまい、処理能力に問題
があり、これも実現不可能であるという課題がある。
【００２２】この発明は、汎用の乗算器とフェージング
パラメータ記憶装置を用いて、簡単な回路構成で高速サ
ンプリングデータにフェージング特性を加えるディジタ
ル変調におけるフェージング信号生成装置を提供するこ
とを目的とする。
パラメータ記憶装置を用いて、簡単な回路構成で高速サ
ンプリングデータにフェージング特性を加えるディジタ
ル変調におけるフェージング信号生成装置を提供するこ
とを目的とする。
【００２３】
【課題を解決するための手段】この目的を達成するため
に、この発明のディジタル変調におけるフェージング信
号生成装置は、あらかじめ作成したフェージングパラメ
ータを記憶したフェージングパラメータ記憶装置１と、
ディジタル変調信号を高速サンプリング周波数でサンプ
リングした高速サンプリングデータ３にフェージングを
かけるときにフェージングパラメータ記憶装置１に記憶
されたフェージングパラメータ６を順次読み出して高速
サンプリングデータ３に掛け合わせてフェージング信号
７を生成する乗算器２とを備える。
に、この発明のディジタル変調におけるフェージング信
号生成装置は、あらかじめ作成したフェージングパラメ
ータを記憶したフェージングパラメータ記憶装置１と、
ディジタル変調信号を高速サンプリング周波数でサンプ
リングした高速サンプリングデータ３にフェージングを
かけるときにフェージングパラメータ記憶装置１に記憶
されたフェージングパラメータ６を順次読み出して高速
サンプリングデータ３に掛け合わせてフェージング信号
７を生成する乗算器２とを備える。
【００２４】
【発明の実施の形態】次に、この発明のディジタル変調
におけるフェージング信号生成装置の実施の形態を図面
を参照して説明する。図１はこの発明の一実施の形態の
構成を示すブロック図である。
におけるフェージング信号生成装置の実施の形態を図面
を参照して説明する。図１はこの発明の一実施の形態の
構成を示すブロック図である。
【００２５】図１は、乗算器を使用してハードウェアで
高速サンプリングデータにフェージング特性を加えるよ
うにする場合の実施の形態を示すものであり、フェージ
ング信号生成装置１全体は破線で包囲して示されてい
る。
高速サンプリングデータにフェージング特性を加えるよ
うにする場合の実施の形態を示すものであり、フェージ
ング信号生成装置１全体は破線で包囲して示されてい
る。
【００２６】フェージング信号生成装置１における乗算
器２の一方の入力端には、ディジタル変調信号を高速サ
ンプリング周波数でサンプリングした高速サンプリング
データ３が入力される。乗算器２の他方の入力端には、
フェージングパラメータ記憶装置４からディジタル変調
信号をサンプリングする高速なクロック信号に同期した
クロック信号５で読み出されたフェージングパラメータ
６が入力される。これにより、乗算器２は高速サンプリ
ングデータ３とフェージングパラメータ６との乗算を行
って、高速サンプリングデータ３にフェージング特性を
加えることができ、フェージング信号７を生成して出力
する。
器２の一方の入力端には、ディジタル変調信号を高速サ
ンプリング周波数でサンプリングした高速サンプリング
データ３が入力される。乗算器２の他方の入力端には、
フェージングパラメータ記憶装置４からディジタル変調
信号をサンプリングする高速なクロック信号に同期した
クロック信号５で読み出されたフェージングパラメータ
６が入力される。これにより、乗算器２は高速サンプリ
ングデータ３とフェージングパラメータ６との乗算を行
って、高速サンプリングデータ３にフェージング特性を
加えることができ、フェージング信号７を生成して出力
する。
【００２７】フェージングパラメータはＤＳＰによりあ
らかじめ算出され、高速サンプリングデータ３のサンプ
リング周波数の速度に対応している。このフェージング
パラメータをフェージングパラメータ記憶装置４から読
み出す場合も、高速サンプリングデータ３を得るため
に、直交変調信号を高速サンプリングする高速サンプリ
ング周波数と同期したクロック信号５と同期して読み出
され、乗算器２で高速サンプリングデータ３と乗算され
るものである。したがって、簡単なハードウェアで高速
サンプリングデータ３にフェージング特性をもたせたフ
ェージング信号７を生成することができる。
らかじめ算出され、高速サンプリングデータ３のサンプ
リング周波数の速度に対応している。このフェージング
パラメータをフェージングパラメータ記憶装置４から読
み出す場合も、高速サンプリングデータ３を得るため
に、直交変調信号を高速サンプリングする高速サンプリ
ング周波数と同期したクロック信号５と同期して読み出
され、乗算器２で高速サンプリングデータ３と乗算され
るものである。したがって、簡単なハードウェアで高速
サンプリングデータ３にフェージング特性をもたせたフ
ェージング信号７を生成することができる。
【００２８】図２は、この発明のディジタル変調におけ
るフェージング信号生成装置の第２の実施の形態の構成
を示すブロック図である。図２では、図１のフェージン
グパラメータ記憶装置４として、ＲＡＭ（ランダム・ア
クセス・メモリ）１８を用いたものであり、また、直交
変調信号をＡ／Ｄ（アナログ／ディジタル）変換器１９
で高速サンプリングしてディジタルの高速サンプリング
データ３を得る場合を示している。
るフェージング信号生成装置の第２の実施の形態の構成
を示すブロック図である。図２では、図１のフェージン
グパラメータ記憶装置４として、ＲＡＭ（ランダム・ア
クセス・メモリ）１８を用いたものであり、また、直交
変調信号をＡ／Ｄ（アナログ／ディジタル）変換器１９
で高速サンプリングしてディジタルの高速サンプリング
データ３を得る場合を示している。
【００２９】図２で、Ａ／Ｄ変換器１９において直交変
調信号を高速サンプリング周波数のクロック信号でサン
プリングして、高速サンプリングデータ３を乗算器２の
一方の入力端に入力させ、このサンプリングに同期した
クロック信号５でＲＡＭ１８に記憶されたフェージング
パラメータを読み出して、乗算器２の他方の入力端に入
力させる。
調信号を高速サンプリング周波数のクロック信号でサン
プリングして、高速サンプリングデータ３を乗算器２の
一方の入力端に入力させ、このサンプリングに同期した
クロック信号５でＲＡＭ１８に記憶されたフェージング
パラメータを読み出して、乗算器２の他方の入力端に入
力させる。
【００３０】乗算器２では、高速サンプリンデータ３と
ＲＡＭ１８から読み出されたフェージングパラメータと
を乗算して、図１と同様に高速サンプリングデータ３に
フェージング特性をもたせたフェージング７を生成して
出力する。このように、図２の場合も、図１の場合と同
様に、簡単なハードウェアで高速サンプリングデータ３
にフェージング特性をもたせたフェージング信号７を生
成することができる。
ＲＡＭ１８から読み出されたフェージングパラメータと
を乗算して、図１と同様に高速サンプリングデータ３に
フェージング特性をもたせたフェージング７を生成して
出力する。このように、図２の場合も、図１の場合と同
様に、簡単なハードウェアで高速サンプリングデータ３
にフェージング特性をもたせたフェージング信号７を生
成することができる。
【００３１】
【発明の効果】この発明によるディジタル変調における
フェージング信号生成装置によれば、あらかじめフェー
ジングパラメータ記憶装置に記憶されているフェージン
グパラメータを直交変調信号をサンプリングする高速サ
ンプリング周波数と同期したクロック信号で読み出し
て、乗算器において高速サンプリングデータとこのフェ
ージングパラメータとを乗算することにより、高速サン
プリングデータにフェージング特性をもたせたフェージ
ング信号を生成するようにしたので、簡単なハードウェ
アで高速なフェージング特性をもつフェージング信号を
生成することができる。
フェージング信号生成装置によれば、あらかじめフェー
ジングパラメータ記憶装置に記憶されているフェージン
グパラメータを直交変調信号をサンプリングする高速サ
ンプリング周波数と同期したクロック信号で読み出し
て、乗算器において高速サンプリングデータとこのフェ
ージングパラメータとを乗算することにより、高速サン
プリングデータにフェージング特性をもたせたフェージ
ング信号を生成するようにしたので、簡単なハードウェ
アで高速なフェージング特性をもつフェージング信号を
生成することができる。
【図１】この発明のディジタル変調におけるフェージン
グ信号生成装置の第１の実施の形態の構成を示すブロッ
ク図である。
グ信号生成装置の第１の実施の形態の構成を示すブロッ
ク図である。
【図２】この発明のディジタル変調におけるフェージン
グ信号生成装置の第２の実施の形態の構成を示すブロッ
ク図である。
グ信号生成装置の第２の実施の形態の構成を示すブロッ
ク図である。
【図３】従来の直交変調回路の基本的な構成を示すブロ
ック図である。
ック図である。
【図４】従来のレイリーフェージング回路の基本的な構
成を示すブロック図である。
成を示すブロック図である。
【図５】図４の直交変調回路と図５のレイリーフェージ
ング回路とを組み合わせた従来のレイリーフェージング
回路の構成を示すブロック図である。
ング回路とを組み合わせた従来のレイリーフェージング
回路の構成を示すブロック図である。
【図６】乗算器を使用した従来のフェージング信号生成
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図７】ＤＳＰを使用した従来のフェージング信号生成
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
１ フェージング信号生成装置 ２，８〜１０，１４，１５ 乗算器 ３ 高速サンプリングデータ ４ フェージングパラメータ記憶装置 ５ クロック信号 １２，１３，１７ 加算器 １６ π／２移相器 １８ ＲＡＭ １９ Ａ／Ｄ変換器 ＦＳ フェージングシミユレーション回路 ＱＭ 直交変調回路
Claims (2)
- 【請求項１】 あらかじめ作成したフェージングパラメ
ータを記憶したフェージングパラメータ記憶装置(1)
と、 ディジタル変調信号を高速サンプリング周波数でサンプ
リングした高速サンプリングデータ(3) にフェージング
をかけるときに前記フェージングパラメータ記憶装置
(1) に記憶されたフェージングパラメータ(6) を順次読
み出して前記高速サンプリングデータ(3) に掛け合わせ
てフェージング信号(7) を生成する乗算器(2) と、を備
えることを特徴とするディジタル変調におけるフェージ
ング信号生成装置。 - 【請求項２】 請求項１記載のディジタル変調における
フェージング信号生成装置において、 前記フェージングパラメータ記憶装置(1) は、ＲＡＭ
(8) であることを特徴とするディジタル変調におけるフ
ェージング信号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094587A JPH10276103A (ja) | 1997-03-28 | 1997-03-28 | ディジタル変調におけるフェージング信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094587A JPH10276103A (ja) | 1997-03-28 | 1997-03-28 | ディジタル変調におけるフェージング信号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276103A true JPH10276103A (ja) | 1998-10-13 |
Family
ID=14114419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094587A Withdrawn JPH10276103A (ja) | 1997-03-28 | 1997-03-28 | ディジタル変調におけるフェージング信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8401830B2 (en) | 2005-01-12 | 2013-03-19 | Elektrobit System Test Oy | Method and device for performing channel simulation |
-
1997
- 1997-03-28 JP JP9094587A patent/JPH10276103A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8401830B2 (en) | 2005-01-12 | 2013-03-19 | Elektrobit System Test Oy | Method and device for performing channel simulation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040830 |
|
| A131 | Notification of reasons for refusal |
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Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041019 |