JPH1027477A - ゲート回路、半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号の立上がり時間（ｔｒ）、及び立下がり
時間（ｔｆ）を短縮を図ったゲート回路を提供すること
にある。 【解決手段】 入力論理に基づいて出力ノード（ＯＵ
Ｔ）を駆動するための第１トランジスタ（Ｑ８〜Ｑ１
０）と、クロック信号（ＣＫ，ＣＫ＊）に同期して上記
第１トランジスタに動作用電源を供給する第２トランジ
スタ（Ｑ１〜Ｑ４）と、イコライズ信号に同期して上記
電源電圧のほぼ１／２のプリチャージ電圧を論理出力前
に上記出力ノードに供給するための第３トランジスタ
（Ｑ５，Ｑ６）を設け、出力ノードからの出力信号の振
幅をほぼＶｄｄ／２に狭めることで、ゲート出力信号の
立上がり時間ｔｒ，信号の立下がり時間ｔｆの短縮を図
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート回路、さら
にはそれにおける高速化技術に関し、例えばＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）などの
半導体記憶装置及びデータ処理装置に関して有効な技術
に関する。

【０００２】

【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。

【０００３】ロウアドレスに基づいて一つのワード線が
選択レベルに駆動されると、それに結合される全てのメ
モリセルが、対応する相補データ線に結合される。それ
ぞれの相補データ線は、相補データ線に１対１で結合さ
れた複数個のカラム選択スイッチを含むカラム選択回路
を介して相補コモンデータ線に共通接続されている。複
数個のカラム選択スイッチは、カラムアドレスに基づい
て選択的にオンされる。

【０００４】ロウアドレスをデコードするデコーダや、
カラムアドレスをデコードするカラムアドレスデコーダ
は、ナンドゲートやノアゲート、及び複数のデコード線
の組合わせによって構成される。ナンドゲートやノアゲ
ートは、ＣＭＯＳスタティック構成とされ、低電位側電
源Ｖｓｓを基準とする高電位側電源Ｖｄｄが動作用電源
とされるとき、デコーダ内の信号振幅はこの電源電圧レ
ベルとされる。つまり、ローレベルが低電位側電源Ｖｓ
ｓレベルに等しく、ハイレベルが高電位側電源Ｖｄｄレ
ベルに等しくされる。

【０００５】一般に、デコーダのようにファンアウトが
多く、比較的負荷の重い回路では、信号振幅が大きい
と、信号の立上がり時間（ｔｒ）、及び立下がり時間
（ｔｆ）が遅くなる傾向にある。これは、デコーダ全体
の動作遅延を招き、メモリアクセス速度に影響する。

【０００６】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００７】

【発明が解決しようとする課題】半導体記憶装置におけ
るデコーダのようにファンアウトが多く、比較的負荷の
重い回路では、信号振幅が大きいと、信号の立上がり時
間（ｔｒ）、及び立下がり時間（ｔｆ）が遅くなる傾向
にある。そのように信号の立上がり時間（ｔｒ）、及び
立下がり時間（ｔｆ）が遅くなると、信号伝達系におけ
る信号遅延を招来し、例えば、それが半導体記憶装置に
おけるデコード回路等の場合には、ワード線選択タイミ
ングの遅延や、相補データ線を選択的に相補コモンデー
タ線に結合するタイミングの遅延などから、メモリアク
セス速度の低下を生ずる。

【０００８】本発明の目的は、信号の立上がり時間（ｔ
ｒ）、及び立下がり時間（ｔｆ）を短縮を図ったゲート
回路を提供することにある。

【０００９】本発明の別の目的は、信号の立上がり時間
（ｔｒ）、及び立下がり時間（ｔｆ）を短縮したゲート
回路をデコーダに使用することで高速動作可能な半導体
記憶装置、さらにはそれを備えたデータ処理装置を提供
することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、入力論理に基づいて出力ノード
（ＯＵＴ）を駆動するための第１トランジスタ（Ｑ７〜
Ｑ１０又はＱ１８〜Ｑ２０）と、クロック信号（ＣＫ，
ＣＫ＊）に同期して上記第１トランジスタに動作用電源
を供給する第２トランジスタ（Ｑ１〜Ｑ４又はＱ１１〜
Ｑ１４）と、イコライズ信号（ＥＱ，ＥＱ＊）を取込む
ための端子と、上記イコライズ信号に同期して上記電源
電圧のほぼ１／２のプリチャージ電圧を論理出力前に上
記出力ノードに供給するための第３トランジスタ（Ｑ
５，Ｑ６又はＱ１５，Ｑ１６）とを含んでゲート回路を
形成する。

【００１３】また、入力論理に基づいて出力ノード（Ｏ
ＵＴ）を駆動するための第１トランジスタ（Ｑ２４，Ｑ
２５）と、クロック信号（ＣＫ，ＣＫ＊）に同期して上
記第１トランジスタに動作用電源を供給する第２トラン
ジスタ（Ｑ２３，Ｑ２６）と、上記クロック信号に同期
して上記第１トランジスタへの動作用電源供給が遮断さ
れ期間に、上記出力ノードを上記電源電圧のほぼ１／２
にプリチャージするための第３トランジスタ（Ｑ２１，
Ｑ２２）とを含んでゲート回路を形成する。

【００１４】上記した手段によれば、第３トランジスタ
は、出力ノードＯＵＴをプリチャージして、出力ノード
ＯＵＴからの出力信号の振幅をほぼＶｄｄ／２に狭め
る。このことが、ゲート出力信号の立上がり時間ｔｒ，
信号の立下がり時間ｔｆの短縮化を達成する。

【００１５】さらに、半導体記憶装置において入力アド
レス信号をデコードするためのデコーダとして、上記ゲ
ート回路を適用することができる。また、そのような半
導体記憶装置を含んでデータ処理装置を形成することが
できる。

【００１６】

【発明の実施の形態】図９には、本発明にかかるデータ
処理装置の一例が示される。

【００１７】このデータ処理装置は、バスＢＵＳを介し
て、ＣＰＵ（中央処理装置）３１、ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）３３、ＲＯＭ（リ
ード・オンリ・メモリ）３４、周辺装置制御部３５、表
示制御系３６などが、互いに信号のやり取り可能に結合
され、予め定められたプログラムに従って所定のデータ
処理を行うコンピュータシステムとして構成される。上
記ＣＰＵ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読出しと書込み、データの
演算、命令のシーケンス、割り込の受付け、記憶装置と
入出力装置との情報交換の起動等の機能を有し、演算制
御部や、バス制御部、メモリアクセス制御部などから構
成される。ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装
置として位置付けられている。そして、ＳＤＲＡＭ３２
やＳＲＡＭ３３には、ＣＰＵ３１での計算や制御に必要
なプログラムやデータが格納される。周辺装置制御部３
５によって、外部憶装置３８の動作制御や、キーボード
３９などからの情報入力制御が行われる。また、上記表
示制御系３６によって、ＣＲＴディスプレイ４０への情
報表示制御が行われる。

【００１８】図１０には本発明の一例であるＳＲＡＭが
示される。同図に示されるＳＲＡＭ３３は、特に制限さ
れないが、公知の半導体集積回路製造技術によって単結
晶シリコン基板などの一つの半導体基板に形成される。

【００１９】図１０において６は、複数個のスタティッ
ク型メモリセルをマトリクス配置して成るメモリセルア
レイであり、メモリセルの選択端子はロウ方向毎にワー
ド線に結合され、メモリセルのデータ入出力端子はカラ
ム方向毎に相補データ線に結合される。それぞれの相補
データ線は、相補データ線に１対１で結合された複数個
のカラム選択スイッチを含むカラム選択回路９を介して
相補コモンデータ線に共通接続されている。

【００２０】特に制限されないが、×３６ビット構成と
され、外部から入出力端子Ｉｏ０〜Ｉｏ３５に書込みデ
ータが与えられると、それが、入力バッファ１５を介し
て書込みアンプ１０に伝達される。そして、その書込み
データに従って相補コモンデータ線が駆動され、アドレ
ス信号によって選択された相補データ線を介して所定の
メモリセルに、そのデータに応ずる電荷情報が蓄積され
る。上記書込みアンプ１０は、書込みパルス生成回路１
２によって制御される。この書込みパルス生成回路１２
は、特に制限されないが、相補レベルの基本クロック信
号ＣＬＫに基づいて、書込みアンプを活性化するための
信号（書込みパルスＷＰ）を生成する。特に制限されな
いが、この書込みパルスＷＰがアサートされた場合に、
上記書込みアンプ１０へのデータ取込が可能とされ、そ
のとき、入出力端子Ｉｏ０〜Ｉｏ３５に与えられたデー
タが、入力バッファ１５、及び書込みアンプ１０を介し
て上記相補コモンデータ線に伝達される。メモリセルへ
の書込み時間は、この書込みパルスＷＰの幅で決定され
る。また、外部からの書込み指示のためのライトイネー
ブル信号ＷＥ＊（＊はロウアクティブ又は信号反転を意
味する）に基づいて書込み信号を生成するためのＷＥド
ライバ３が設けられ、外部端子から入力されたライトイ
ネーブル信号ＷＥ＊が、書込みパルス生成回路１２から
の書込みパルスＷＰに同期されるようになっている。

【００２１】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してロウデコーダ４に
伝達される。アドレス信号Ａｍ＋１〜Ａｎは、それに対
応して配置されたアドレスバッファ１−ｍ＋１〜１−ｍ
を介してカラムデコーダ８に伝達される。ロウドライバ
５はロウデコーダ４のデコード出力に基づいて、入力ア
ドレス信号に対応するワード線を選択レベルに駆動す
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。カラムドライバ２
は、カラムデコーダ８の出力信号に基づいて、対応する
カラム選択スイッチをオン動作させて、上記選択された
相補コモンデータ線に導通する。このとき相補コモンデ
ータ線の電位は、読出しアンプ１１で増幅され、出力バ
ッファ１４、及び入出力端子Ｉｏ０〜Ｉｏ３５を介して
外部出力可能とされる。特に制限されないが、データ入
出力系が、×３６ビット構成とされているため、読出し
アンプ１１、及び出力バッファ１４は、それぞれ入出力
端子Ｉｏ０〜Ｉｏ３５に対応する３６個のアンプ、及び
バッファから構成される。

【００２２】図７には、アドレスバッファ１−０〜１−
ｍ、ロウデコーダ４、及びロウドライバ５における主要
部の構成例が示される。

【００２３】アドレスバッファ１−０〜１−ｍは、互い
に同一構成とされる。アドレスＡ０に対応するアドレス
バッファ１−０の構成例が代表的に示されるように、複
数のアドレスバッファは、それぞれｐチャンネル型ＭＯ
ＳトランジスタＱ５６と、それに並列接続されたｎチャ
ンネル型ＭＯＳトランジスタＱ５７から成るＣＭＯＳト
ランスファゲートと、それの後段に配置されたインバー
タ４７，４８とを含んで成る。上記ＣＭＯＳトランスフ
ァゲートは、クロック信号ＣＫとそれをインバータ５２
で反転した信号とによって駆動され、オンされたときに
アドレスＡ０の内部取込みが行われる。

【００２４】上記インバータ４７，４８の出力信号は、
後段に配置されたデコード線７１に結合される。このデ
コード線７１には、複数のナンドゲート４９が結合され
る。複数のナンドゲート４９は、それぞれ２入力構成と
され、上記デコード線７１のナンド論理を後段のデコー
ド線７２に出力する。デコード線７２には、複数のノア
ゲート５０が結合される。この複数のノアゲート５０
は、それぞれ２入力構成とされ、上記デコード線７２の
ノア論理を後段のデコード線７３に出力する。

【００２５】上記デコード線７３には、メモリセルアレ
イ６のワード線に対応して配置された複数のワードドラ
イバ５１が結合される。図１０におけるロウドライバ５
は、この複数のワードドライバ５１によって形成され
る。複数のワードドライバ５１によって、デコード線７
３のナンド論理が求められ、このナンド論理出力に基づ
いて上記ワード線が選択レベルに駆動される。

【００２６】上記複数のナンドゲート４９は互いに同一
構成とされ、そのうちの一つの構成例が図１に示され
る。

【００２７】ｐチャンネル型ＭＯＳトランジスタＱ１と
ｎチャンネル型ＭＯＳトランジスタＱ２とが直列接続さ
れて、入力されたクロック信号ＣＫ＊を反転するための
インバータが形成される。また、ｐチャンネル型ＭＯＳ
トランジスタＱ３とｎチャンネル型ＭＯＳトランジスタ
Ｑ４とが直列接続されて、入力されたクロック信号ＣＫ
を反転するためのインバータが形成される。上記ｐチャ
ンネル型ＭＯＳトランジスタＱ１のソース電極は高電位
側電源Ｖｄｄに結合され、ｎチャンネル型ＭＯＳトラン
ジスタＱ４のソース電極には低電位側電源Ｖｓｓに結合
される。

【００２８】ｎチャンネル型ＭＯＳトランジスタＱ２の
ソース電極、及びｐチャンネル型ＭＯＳトランジスタＱ
３のソース電極には、プリチャージ電圧Ｖｄｄ／２（Ｖ
ｄｄレベルの１／２の電圧レベル）が印加される。

【００２９】ｐチャンネル型ＭＯＳトランジスタＱ５と
ｎチャンネル型ＭＯＳトランジスタＱ６とが並列接続さ
れてＣＭＯＳトランスファゲートが形成される。ｐチャ
ンネル型ＭＯＳトランジスタＱ５のゲート電極、及びｎ
チャンネル型ＭＯＳトランジスタＱ６のゲート電極に
は、それぞれ相補レベルのイコライズ信号ＥＱ＊，ＥＱ
が入力される。イコライズ信号ＥＱ，ＥＱ＊がアサート
されてｎチャンネル型ＭＯＳトランジスタＱ６，ｐチャ
ンネル型ＭＯＳトランジスタＱ５がオンされると、プリ
チャージ電圧Ｖｄｄ／２（Ｖｄｄレベルの１／２の電圧
レベル）が、出力ノードＯＵＴに印加されるようになっ
ている。

【００３０】上記ｐチャンネル型ＭＯＳトランジスタＱ
１、及びｎチャンネル型ＭＯＳトランジスタＱ２から成
るインバータの出力ノードには、ｐチャンネル型ＭＯＳ
トランジスタＱ７のソース電極、及びｐチャンネル型Ｍ
ＯＳトランジスタＱ８のソース電極が結合されて、クロ
ック信号ＣＫ＊の反転信号が伝達されるようになってい
る。ｐチャンネル型ＭＯＳトランジスタＱ８にはｎチャ
ンネル型ＭＯＳトランジスタＱ９，Ｑ１０が直列接続さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ８のゲート
電極、及びｎチャンネル型ＭＯＳトランジスタＱ９のゲ
ート電極には、入力データＩＮ１が入力されるようにな
っている。ｐチャンネル型ＭＯＳトランジスタＱ８，Ｑ
７のドレイン電極、及びｎチャンネル型ＭＯＳトランジ
スタＱ９のドレイン電極は出力ノードＯＵＴに結合され
る。ｐチャンネル型ＭＯＳトランジスタＱ８のゲート電
極とｎチャンネル型ＭＯＳトランジスタＱ１０のゲート
電極には、入力データＩＮ２が入力されるようになって
いる。また、ｎチャンネル型ＭＯＳトランジスタＱ１０
のソース電極には、上記ｐチャンネル型ＭＯＳトランジ
スタＱ３及びｎチャンネル型ＭＯＳトランジスタＱ４が
直列接続されて成るインバータの出力ノードが結合され
ることにより、クロック信号ＣＫの反転信号が伝達され
るようになっている。

【００３１】上記構成の動作について説明する。

【００３２】クロック信号ＣＫがハイレベル（ＣＫ＊は
ローレベル）で、イコライズ信号ＥＱがローレベル（Ｅ
Ｑ＊はハイレベル）のとき、図１に示される回路はナン
ドゲートとして機能し、入力データＩＮ１，ＩＮ２のナ
ンド論理が出力ノードＯＵＴから得られる。

【００３３】また、クロック信号ＣＫがローレベル（Ｃ
Ｋ＊はハイレベル）で、イコライズ信号ＥＱがハイレベ
ル（ＥＱ＊はローレベル）のとき、プリチャージ電圧Ｖ
ｄｄ／２が出力ノードＯＵＴに印加されて、この出力ノ
ードＯＵＴがＶｄｄ／２にプリチャージされる。

【００３４】クロック信号ＣＫ，ＣＫ＊の入力と同時又
はそれ以前に、イコライズ信号ＥＱはローレベルに、イ
コライズ信号ＥＱ＊はハイレベルに、それぞれネゲート
される。イコライズ信号ＥＱがローレベルにネゲートさ
れ、クロック信号ＣＫがハイレベルのときに、入力デー
タＩＮ１，ＩＮ２の信号論理に基づいて、出力ノードＯ
ＵＴが、高電位側電源Ｖｄｄレベル又は低電位側電源Ｖ
ｓｓレベル相当のハイレベル又はローレベルとされる。

【００３５】このように、出力ノードＯＵＴは、イコラ
イズ信号ＥＱ，ＥＱ＊に基づいてプリチャージされるこ
とにより、常にＶｄｄ／２レベルからハイレベル（Ｖｄ
ｄレベル）、又はローレベル（Ｖｓｓレベル）に変化さ
れるため、出力ノードＯＵＴからの出力信号の振幅はほ
ぼＶｄｄ／２になる。出力振幅がＶｄｄ／２とされるこ
とで、ゲート出力信号の立上がり時間ｔｒ，信号の立下
がり時間ｔｆは、出力振幅がＶｄｄの場合に比べて短く
なるから、ナンドゲートの動作の高速化を図ることがで
きる。

【００３６】図２には上記複数のノアゲート５０のうち
の一つの構成例が示される。

【００３７】ｐチャンネル型ＭＯＳトランジスタＱ１１
とｎチャンネル型ＭＯＳトランジスタＱ１２とが直列接
続されて、入力されたクロック信号ＣＫ＊を反転するた
めのインバータが形成される。また、ｐチャンネル型Ｍ
ＯＳトランジスタＱ１３とｎチャンネル型ＭＯＳトラン
ジスタＱ１４とが直列接続されて、入力されたクロック
信号ＣＫを反転するためのインバータが形成される。上
記ｐチャンネル型ＭＯＳトランジスタＱ１１のソース電
極は高電位側電源Ｖｄｄに結合され、ｎチャンネル型Ｍ
ＯＳトランジスタＱ１４のソース電極には低電位側電源
Ｖｓｓに結合される。

【００３８】ｎチャンネル型ＭＯＳトランジスタＱ１２
のソース電極、及びｐチャンネル型ＭＯＳトランジスタ
Ｑ１３のソース電極には、プリチャージ電圧Ｖｄｄ／２
（Ｖｄｄレベルの１／２の電圧レベル）が印加される。

【００３９】ｐチャンネル型ＭＯＳトランジスタＱ１５
とｎチャンネル型ＭＯＳトランジスタＱ１６とが並列接
続されてＣＭＯＳトランスファゲートが形成される。ｐ
チャンネル型ＭＯＳトランジスタＱ１５のゲート電極、
及びｎチャンネル型ＭＯＳトランジスタＱ１６のゲート
電極には、それぞれ相補レベルのイコライズ信号ＥＱ
＊，ＥＱが入力される。イコライズ信号ＥＱ＊がローレ
ベルにアサートされてｐチャンネル型ＭＯＳトランジス
タＱ５がオンされ、イコライズ信号ＥＱがハイレベルに
アサートされてｎチャンネル型ＭＯＳトランジスタＱ６
がオンされると、プリチャージ電圧Ｖｄｄ／２（Ｖｄｄ
レベルの１／２の電圧レベル）が、出力ノードＯＵＴに
印加されるようになっている。

【００４０】上記ｐチャンネル型ＭＯＳトランジスタＱ
１１、及びｎチャンネル型ＭＯＳトランジスタＱ１２か
ら成るインバータの出力ノードには、ｐチャンネル型Ｍ
ＯＳトランジスタＱ８のソース電極が結合されて、クロ
ック信号ＣＫ＊の反転信号が伝達されるようになってい
る。ｐチャンネル型ＭＯＳトランジスタＱ１８にはｎチ
ャンネル型ＭＯＳトランジスタＱ１９，Ｑ２０が直列接
続される。ｐチャンネル型ＭＯＳトランジスタＱ１８の
ゲート電極、及びｎチャンネル型ＭＯＳトランジスタＱ
２０のゲート電極には、入力データＩＮ１が入力される
ようになっている。ｐチャンネル型ＭＯＳトランジスタ
Ｑ１９のドレイン電極、及びｎチャンネル型ＭＯＳトラ
ンジスタＱ２０のドレイン電極は出力ノードＯＵＴに結
合される。ｐチャンネル型ＭＯＳトランジスタＱ１９の
ゲート電極とｎチャンネル型ＭＯＳトランジスタＱ１７
のゲート電極には、入力データＩＮ２が入力されるよう
になっている。また、ｎチャンネル型ＭＯＳトランジス
タＱ２０のソース電極には、上記ｐチャンネル型ＭＯＳ
トランジスタＱ１３及びｎチャンネル型ＭＯＳトランジ
スタＱ１４が直列接続されて成るインバータの出力ノー
ドが結合されることにより、クロック信号ＣＫの反転信
号が伝達されるようになっている。

【００４１】上記構成の動作を説明する。

【００４２】クロック信号ＣＫがハイレベル（ＣＫ＊は
ローレベル）で、イコライズ信号ＥＱがローレベル（Ｅ
Ｑ＊はハイレベル）のとき、図２に示される回路はノア
ゲートとして機能し、入力データＩＮ１，ＩＮ２のノア
論理が出力ノードＯＵＴから得られる。

【００４３】また、クロック信号ＣＫがローレベル（Ｃ
Ｋ＊はハイレベル）で、イコライズ信号ＥＱがハイレベ
ル（ＥＱ＊はローレベル）のとき、プリチャージ電圧Ｖ
ｄｄ／２が出力ノードＯＵＴに印加されて、この出力ノ
ードＯＵＴがＶｄｄ／２レベルにプリチャージされる。

【００４４】このように、出力ノードＯＵＴは、上記し
たプリチャージにより常にＶｄｄ／２レベルからハイレ
ベル（Ｖｄｄレベル）、又はローレベル（Ｖｓｓレベ
ル）に変化されるため、出力ノードＯＵＴからの出力信
号の振幅はほぼＶｄｄ／２になる。出力振幅がＶｄｄ／
２とされることで、ゲート出力信号の立上がり時間ｔ
ｒ，信号の立下がり時間ｔｆが出力振幅がＶｄｄの場合
に比べて短くなるから、その分ノアゲートの動作の高速
化を図ることができる。

【００４５】図８には上記複数のワードドライバ５１の
うちの一つの構成例が示される。

【００４６】デコード線７３からの入力信号ｉｎ１を取
込むためのｐチャンネル型ＭＯＳトランジスタＱ５１、
及びｎチャンネル型ＭＯＳトランジスタＱ５０が設けら
れ、それの後段に、ｐチャンネル型ＭＯＳトランジスタ
Ｑ５２，Ｑ５４、及びｎチャンネル型ＭＯＳトランジス
タＱ５３，Ｑ５４が設けられる。ｐチャンネル型ＭＯＳ
トランジスタＱ５２とｎチャンネル型ＭＯＳトランジス
タＱ５３が直列接続されて成る第１インバータと、ｐチ
ャンネル型ＭＯＳトランジスタＱ５４とｎチャンネル型
ＭＯＳトランジスタＱ５５とが直列接続されて成る第２
インバータとが並列接続されており、この第１インバー
タ及び第２インバータによって、出力端子ｏｕｔに結合
されるワード線が駆動される。

【００４７】図１３にはロウデコーダ４のシミュレーシ
ョン結果が示される。縦軸はロウデコーダ４にアドレス
信号が入力されてからワード線が駆動されるまでの時間
で、単位はｐｓ（ピコ秒）、横軸はパワーで単位はｍＷ
（ミリワット）である。

【００４８】図７に示されるナンドゲート４９、及びノ
アゲート５０として、図１１に示されるナンドゲート、
及び図１２に示されるノアゲートをそれぞれ適用した場
合のアドレス信号入力からワード線駆動までの時間は、
特性曲線１３１で示されるようにパワーが１６ｍＷを越
えてもあまり短くならない。しかしながら、図７に示さ
れるナンドゲート４９、及びノアゲート５０として、図
１に示されるナンドゲート、及び図２に示されるノアゲ
ートをそれぞれ適用した場合のアドレス信号入力からワ
ード線駆動までの時間は、特性曲線１３２で示されるよ
うにパワー増大に伴い急激に短縮され、パワーが２４ｍ
Ｗを越える場合に、図１１に示されるナンドゲート、及
び図１２に示されるノアゲートを適用した場合より短く
なり、出力ノードＯＵＴのＶｄｄ／２プリチャージの効
果が顕著に現れる。

【００４９】上記の例によれば、以下の作用効果を得る
ことができる。

【００５０】ナンドゲート４９、及びノアゲート５０と
して、図１に示されるナンドゲート、及び図２に示され
るノアゲートをそれぞれ適用した場合には、出力ノード
ＯＵＴがプリチャージにより常にＶｄｄ／２レベルから
ハイレベル（Ｖｄｄレベル）、又はローレベル（Ｖｓｓ
レベル）に変化されるため、出力ノードＯＵＴからの出
力信号の振幅はほぼＶｄｄ／２になり、ゲート出力信号
の立上がり時間ｔｒ，信号の立下がり時間ｔｆが出力振
幅がＶｄｄの場合に比べて短くなるから、アドレス入力
からワード線駆動までの時間の短縮を図ることができ
る。また、それによって、ＣＰＵ３１によるＳＲＡＭ３
３のアクセス時間の短縮を図ることができるので、デー
タ処理の高速化を図ることができる。

【００５１】次に、ロウデコーダ４の他の構成例につい
て説明する。

【００５２】図７に示される構成では複数のナンドゲー
ト４９、及び複数のノアゲート５０を適用したが、図１
４に示されるように、上記ナンドゲート４９、及び上記
ノアゲート５０に代えて、複数のアンドゲート４９１，
５０１や複数のオアゲート４９２，５０２を適用するこ
とができる。この場合の一つのアンドゲートは、高速動
作を可能とするため、図３や図５に示されるように構成
することができる。

【００５３】図３に示されるアンドゲートについて説明
する。

【００５４】入力データＩＮ１，ＩＮ２を取込む２入力
ナンド回路４５が設けられ、このナンド回路４５の後段
に、当該ナンド回路４５の出力信号をバッファリングす
るためのｐチャンネル型ＭＯＳトランジスタＱ２４、及
びｎチャンネル型ＭＯＳトランジスタＱ２５が配置され
る。ｐチャンネル型ＭＯＳトランジスタＱ２４、及びｎ
チャンネル型ＭＯＳトランジスタＱ２５は互いに直列接
続されており、その直列接続箇所がこのナンドゲートの
出力ノードとされる。

【００５５】上記ｐチャンネル型ＭＯＳトランジスタＱ
２４のソース電極と高電位側電源Ｖｄｄとの間にｐチャ
ンネル型ＭＯＳトランジスタＱ２３が設けられる。クロ
ック信号ＣＫ＊に同期して高電位側電源Ｖｄｄをｐチャ
ンネル型ＭＯＳトランジスタＱ２４に供給するため、ｐ
チャンネル型ＭＯＳトランジスタＱ２３のゲート電極に
はクロック信号ＣＫ＊が入力されるようになっている。
また、上記ｎチャンネル型ＭＯＳトランジスタＱ２５の
ソース電極と低電位側電源Ｖｓｓとの間には、クロック
信号ＣＫに同期して低電位側電源Ｖｓｓをｎチャンネル
型ＭＯＳトランジスタＱ２５に供給するため、ｎチャン
ネル型ＭＯＳトランジスタＱ２６が設けられる。このｎ
チャンネル型ＭＯＳトランジスタＱ２６のゲート電極に
はクロック信号ＣＫが入力されるようになっている。

【００５６】そして、ｎチャンネル型ＭＯＳトランジス
タＱ２１と、ｐチャンネル型ＭＯＳトランジスタＱ２２
とが並列接続されて、ＣＭＯＳトランスファゲートが形
成され、このＣＭＯＳトランスファゲートを介してＶｄ
ｄ／２が出力ノードＯＵＴに印加されるようになってい
る。

【００５７】上記ナンド回路４５は、図１１に示される
ように、ｐチャンネル型ＭＯＳトランジスタＱ５７，Ｑ
５８，Ｑ５９が直列接続され、ｐチャンネル型ＭＯＳト
ランジスタＱ５７にｐチャンネル型ＭＯＳトランジスタ
Ｑ５６が並列接続されて成る。ｐチャンネル型ＭＯＳト
ランジスタＱ５７のソース電極、及びｐチャンネル型Ｍ
ＯＳトランジスタＱ５６のソース電極が高電位側電源Ｖ
ｄｄに結合され、ｎチャンネル型ＭＯＳトランジスタＱ
５９のソース電極が低電位側電源Ｖｓｓに結合される。
ｐチャンネル型ＭＯＳトランジスタＱ５７のゲート電
極、及びｎチャンネル型ＭＯＳトランジスタＱ５８のゲ
ート電極に入力データＩＮ１が伝達され、ｐチャンネル
型ＭＯＳトランジスタＱ５６のゲート電極、及びｎチャ
ンネル型ＭＯＳトランジスタＱ５９のゲート電極に入力
データＩＮ２が伝達される。

【００５８】上記の構成において、クロック信号ＣＫが
ローレベル（ＣＫ＊はハイレベル）のとき、ｐチャンネ
ル型ＭＯＳトランジスタＱ２３及びｎチャンネル型ＭＯ
ＳトランジスタＱ２６がオフされることにより、ｐチャ
ンネル型ＭＯＳトランジスタＱ２４、ｎチャンネル型Ｍ
ＯＳトランジスタＱ２５への電源供給が停止され、この
電源停止期間において、ｎチャンネル型ＭＯＳトランジ
スタＱ２１、ｐチャンネル型ＭＯＳトランジスタＱ２２
がオンされることで、出力ノードＯＵＴがＶｄｄ／２レ
ベルにプリチャージされる。そして、クロック信号ＣＫ
がハイレベル（ＣＫ＊はローレベル）のとき、ｐチャン
ネル型ＭＯＳトランジスタＱ２３及びｎチャンネル型Ｍ
ＯＳトランジスタＱ２６がオンされて、入力データＩＮ
１，ＩＮ２に基づく論理出力が出力ノードＯＵＴから得
られる。このとき、ｎチャンネル型ＭＯＳトランジスタ
Ｑ２１、ｐチャンネル型ＭＯＳトランジスタＱ２２はオ
フされて、出力ノードＯＵＴへのプリチャージ電圧Ｖｄ
ｄ／２の供給が停止される。

【００５９】このように、プリチャージ電圧Ｖｄｄ／２
が出力ノードＯＵＴに印加されて、この出力ノードＯＵ
ＴがＶｄｄ／２レベルにプリチャージされるから、上記
構成例の場合と同様に、ゲート出力信号の立上がり時間
ｔｒ，信号の立下がり時間ｔｆは、出力振幅がＶｄｄの
場合に比べて短くなるので、ゲート回路の動作の高速化
を図ることができる。

【００６０】また、ナンド回路４５の後段に、ｐチャン
ネル型ＭＯＳトランジスタＱ２４、及びｎチャンネル型
ＭＯＳトランジスタＱ２５から成るバッファが配置され
ているため、ナンド回路４５を形成するＭＯＳトランジ
スタのゲートサイズを小さくすることができる。それに
よって、ナンド回路４５の入力容量を小さく抑えること
ができるので、入力データＩＮ１，ＩＮ２の立上がり、
立下がりの高速化を図ることができる。

【００６１】図５に示されるアンドゲートについて説明
する。

【００６２】図５に示される構成では、図３に示される
ナンド回路４５がクロック同期式に変更されている。

【００６３】すなわち、ｐチャンネル型ＭＯＳトランジ
スタＱ３２、ｎチャンネル型ＭＯＳトランジスタＱ３
３，３４が直列接続され、また、ｐチャンネル型ＭＯＳ
トランジスタＱ３２にｐチャンネル型ＭＯＳトランジス
タＱ３０が並列接続されることで、基本的なナンド論理
７０が形成され、クロック信号ＣＫ，ＣＫ＊に同期し
て、上記基本的なナンド論理７０に電源を供給するため
のｎチャンネル型ＭＯＳトランジスタＱ３５、及びｐチ
ャンネル型ＭＯＳトランジスタＱ３１が設けられてい
る。また、クロック信号ＣＫ，ＣＫ＊に同期して上記基
本的なナンド論理７０の出力ノード７４に、プリチャー
ジ電圧Ｖｄｄ／２を供給するためのＣＭＯＳトランスフ
ァゲートとして、ｎチャンネル型ＭＯＳトランジスタＱ
２８及びｐチャンネル型ＭＯＳトランジスタＱ２９が設
けられている。

【００６４】このように、ナンド論理７０がクロック同
期型とされ、クロック信号ＣＫ，ＣＫ＊に同期してナン
ド論理７０への電源供給が制御される回路構成を採用し
た場合には、図３に示される構成に比べて、出力ノード
７４へのプリチャージ電圧Ｖｄｄ／２の供給時におい
て、ｐチャンネル型ＭＯＳトランジスタＱ３２やｎチャ
ンネル型ＭＯＳトランジスタＱ３３に貫通電流が流れな
いで済むという利点がある。

【００６５】図１４に示されるオアゲート４９２，５０
２は、図４や図６に示されるように構成することができ
る。

【００６６】図４に示されるオアゲートについて説明す
る。

【００６７】図４に示されるノアゲートは、基本的には
図３においてナンド論理４５がノア論理４６に置換えら
れたものである。

【００６８】ノア論理４６は、図１２に示されるよう
に、ｐチャンネル型ＭＯＳトランジスタＱ６１，Ｑ６
２、及びｎチャンネル型ＭＯＳトランジスタＱ６３が直
列接続され、ｎチャンネル型ＭＯＳトランジスタＱ６３
にｎチャンネル型ＭＯＳトランジスタＱ６０が並列接続
されて成る。入力データＩＮ１は、ｐチャンネル型ＭＯ
ＳトランジスタＱ６１及びｎチャンネル型ＭＯＳトラン
ジスタＱ６３のゲート電極に伝達され、入力データＩＮ
２は、ｐチャンネル型ＭＯＳトランジスタＱ６２及びｎ
チャンネル型ＭＯＳトランジスタＱ６０のゲート電極に
伝達される。

【００６９】図４に示される構成においても、ｐチャン
ネル型ＭＯＳトランジスタＱ２４のソース電極と高電位
側電源Ｖｄｄとの間にｐチャンネル型ＭＯＳトランジス
タＱ２３が設けられ、このｐチャンネル型ＭＯＳトラン
ジスタＱ２３のゲート電極にはクロック信号ＣＫ＊が入
力され、また、ｎチャンネル型ＭＯＳトランジスタＱ２
５のソース電極と低電位側電源Ｖｓｓとの間にｎチャン
ネル型ＭＯＳトランジスタＱ２６が設けられ、このｎチ
ャンネル型ＭＯＳトランジスタＱ２６のゲート電極には
クロック信号ＣＫが入力されるようになっており、さら
に、ｎチャンネル型ＭＯＳトランジスタＱ２１と、ｐチ
ャンネル型ＭＯＳトランジスタＱ２２とが並列接続され
て、ＣＭＯＳトランスファゲートが形成され、このＣＭ
ＯＳトランスファゲートを介してＶｄｄ／２が出力ノー
ドＯＵＴに印加されるようになっている。従って、プリ
チャージ電圧Ｖｄｄ／２が出力ノードＯＵＴに供給され
て、この出力ノードＯＵＴがＶｄｄ／２レベルにプリチ
ャージされるから、上記構成例の場合と同様に、ゲート
出力信号の立上がり時間ｔｒ，信号の立下がり時間ｔｆ
は、出力振幅がＶｄｄの場合に比べて短くなるので、ゲ
ート回路の動作の高速化を図ることができる。

【００７０】図６に示されるオアゲートについて説明す
る。

【００７１】図６に示される構成では、図４に示される
ノア回路４６がクロック同期式に変更されている。

【００７２】すなわち、ｐチャンネル型ＭＯＳトランジ
スタＱ４６，Ｑ４７、ｎチャンネル型ＭＯＳトランジス
タＱ４８が直列接続され、また、ｎチャンネル型ＭＯＳ
トランジスタＱ４８にｎチャンネル型ＭＯＳトランジス
タＱ４４が並列接続されることで、基本的なオア論理７
５が形成され、クロック信号ＣＫ，ＣＫ＊に同期して、
上記基本的なオア論理７５に電源を供給するためのｎチ
ャンネル型ＭＯＳトランジスタＱ４９、及びｐチャンネ
ル型ＭＯＳトランジスタＱ４５が設けられている。ま
た、クロック信号ＣＫ，ＣＫ＊に同期して上記基本的な
オア論理７５の出力ノード７６に、プリチャージ電圧Ｖ
ｄｄ／２を供給するためのＣＭＯＳトランスファゲート
として、ｎチャンネル型ＭＯＳトランジスタＱ４２及び
ｐチャンネル型ＭＯＳトランジスタＱ４３の並列回路が
設けられている。

【００７３】このように、オア論理７５がクロック同期
型とされ、クロック信号ＣＫ，ＣＫ＊に同期してオア論
理７５への電源供給が制御される回路構成を採用した場
合には、図４に示される構成に比べて、出力ノード７６
へのプリチャージ電圧Ｖｄｄ／２供給時において、ｐチ
ャンネル型ＭＯＳトランジスタＱ４６，Ｑ４７やｎチャ
ンネル型ＭＯＳトランジスタＱ４８に貫通電流が流れな
いで済むという利点がある。

【００７４】図３に示されるアンドゲートや図４に示さ
れるオアゲートの組合わせを使った場合のシミュレーシ
ョン結果は、図１３の曲線１３３で示される。パワーを
２８ｍＷ以上とすることで曲線１３１より良好な結果が
得られる。また、図５に示されるアンドゲートや図６に
示されるオアゲートの組合わせを使った場合のシミュレ
ーション結果は、図１３の曲線１３４で示される。パワ
ーを１６ｍＷ以上とした場合に曲線１３１よりも良好な
結果が得られる。

【００７５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００７６】例えば、上記の説明ではロウデコーダ４を
形成するゲートについて説明したが、カラムデコーダ８
を形成するゲートについても上記と同様に適用すること
ができる。

【００７７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００７８】本発明は、少なくとも入力論理に基づく論
理出力を得るための出力ノードを備えることを条件に適
用することができる。

【００７９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８０】すなわち、クロック信号に同期して上記第
１トランジスタに動作用電源を供給する第２トランジス
タと、イコライズ信号に同期して電源電圧のほぼ１／２
のプリチャージ電圧を論理出力前に出力ノードに供給す
るための第３トランジスタを含んでゲート回路を形成す
ることにより、また、クロック信号に同期して第１トラ
ンジスタに動作用電源を供給する第２トランジスタと、
クロック信号に同期して上記第１トランジスタへの動作
用電源供給が遮断され期間に、出力ノードを電源電圧の
ほぼ１／２にプリチャージするための第３トランジスタ
とを含んでゲート回路を形成することにより、出力ノー
ドＯＵＴをプリチャージして、出力ノードからの出力信
号の振幅をほぼＶｄｄ／２にすることができるので、ゲ
ート出力信号の立上がり時間ｔｒ，信号の立下がり時間
ｔｆの短縮化を図ることができる。そのようなゲート回
路を半導体記憶装置のデコーダに採用することにより、
半導体記憶装置において、アドレス入力からワード線駆
動までの時間の短縮を図ることができる。そのような半
導体記憶装置を含むデータ処理装置においては、メモリ
アクセス時間の短縮を図ることができるので、データ処
理の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかるＳＲＡＭにおけるロウデコーダ
に含まれるナンドゲートの一例回路図である。

【図２】上記ＳＲＡＭにおけるロウデコーダに含まれる
ノアゲートの一例回路図である。

【図３】上記ＳＲＡＭにおけるロウデコーダに含まれる
アンドゲートの一例回路図である。

【図４】上記ＳＲＡＭにおけるロウデコーダに含まれる
オアゲートの一例回路図である。

【図５】上記ＳＲＡＭにおけるロウデコーダに含まれる
アンドゲートの一例回路図である。

【図６】上記ＳＲＡＭにおけるロウデコーダに含まれる
オアゲートの一例回路図である。

【図７】上記ＳＲＡＭにおけるロウデコーダの主要部の
一例回路図である。

【図８】上記ＳＲＡＭにおけるワードドライバの構成例
回路回路図である。

【図９】上記ＳＲＡＭを含むデータ処理装置の一例ブロ
ック図である。

【図１０】上記ＳＲＡＭの全体的な構成例ブロック図で
ある。

【図１１】上記ＳＲＡＭにおけるロウデコーダに適用可
能なナンド回路の構成例回路図である。

【図１２】上記ＳＲＡＭにおけるロウデコーダに適用可
能なノア回路の構成例回路図である。

【図１３】上記ＳＲＡＭにおけるロウデコーダについて
のシミュレーション結果の特性図である。

【図１４】上記ＳＲＡＭにおけるロウデコーダについて
の他の構成例回路図である。

【符号の説明】

１−０〜１−ｎ アドレスバッファ ２ カラムドライバ ３ ＷＥドライバ ４ ロウデコーダ ５ ロウドライバ ６ メモリセルアレイ ８ カラムデコーダ ９ カラム選択回路 １０ 書込みアンプ １１ 読出しアンプ １２ 書込みパルス生成回路 １４ 出力バッファ １５ 入力バッファ ３１ ＣＰＵ ３２ ＳＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御系 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ４９ ナンドゲート ５０ ノアゲート ５１ ワードドライバ Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ８，Ｑ１１，Ｑ１３，Ｑ１
５，Ｑ１８，Ｑ１９，Ｑ２２，Ｑ２３，Ｑ２４，Ｑ２
９，Ｑ３０，Ｑ３１，Ｑ３２，Ｑ４３，Ｑ４５，Ｑ４
６，Ｑ４７，Ｑ５１，Ｑ５２，Ｑ５４，Ｑ５６，Ｑ６
１，Ｑ６２ ｐチャンネル型ＭＯＳトランジスタ Ｑ２，Ｑ４，Ｑ６，Ｑ９，Ｑ１０，Ｑ１２，Ｑ１４，Ｑ
１６，Ｑ１７，Ｑ２０，Ｑ２１，Ｑ２５，Ｑ２６，Ｑ２
８，Ｑ３３，Ｑ３４，Ｑ３５，Ｑ４２，Ｑ４８，Ｑ４
９，Ｑ２１，Ｑ２５，Ｑ２６，Ｑ５０，Ｑ５３，Ｑ５
５，Ｑ５８，Ｑ５９，Ｑ６０，Ｑ６３，Ｑ５７ ｎチャ
ンネル型ＭＯＳトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力論理に基づく論理出力を得るための
   出力ノードと、上記出力ノードを駆動するための第１ト
   ランジスタとを含むゲート回路において、 クロック信号に同期して上記第１トランジスタに動作用
   電源を供給する第２トランジスタと、 イコライズ信号に同期して上記電源電圧のほぼ１／２の
   プリチャージ電圧を論理出力前に上記出力ノードに供給
   するための第３トランジスタと、 を含むことを特徴とするゲート回路。
2. 【請求項２】 入力論理に基づく論理出力を得るための
   出力ノードと、上記出力ノードを駆動するための第１ト
   ランジスタとを含むゲート回路において、 出力ノードを駆動するための第１トランジスタと、 クロック信号に同期して上記第１トランジスタに動作用
   電源を供給する第２トランジスタと、 上記クロック信号に同期して上記第１トランジスタへの
   動作用電源供給が遮断され期間に、上記出力ノードを上
   記電源電圧のほぼ１／２のレベルにプリチャージするた
   めの第３トランジスタと、 を含むことを特徴とするゲート回路。
3. 【請求項３】 入力アドレス信号をデコードするための
   デコーダと、上記デコーダの出力信号に基づいて、対応
   するメモリセルからのデータ読出し、又は対応するメモ
   リセルへのデータ書込みを可能とする半導体記憶装置に
   おいて、 上記デコーダは、請求項１又は２記載のゲート回路を含
   んで成る請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 請求項２記載の半導体記憶装置と、それ
   をアクセス可能な中央処理装置とを含んで成るデータ処
   理装置。