JPH10268005A - 半導体試験装置のタイミング発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 次周期のタイミングパルスまでの間隔に何ら
制限が設けられないモードが要求された場合、１ピン当
りに２個のタイミングジェネレータが必要となり、タイ
ミング発生装置が大形化し価格も上昇するという問題点
があった。 【解決手段】 １ピン当り１個のタイミングジェネレー
タ２およびフォーマッタ３とし、イネーブル回路５、イ
ネーブル信号作成回路８およびインターリーブ制御回路
９を備える。そして、特に上述のモードでは、周期毎に
順次異なるタイミングジェネレータ（例えば２１）を選
択して当該タイミングジェネレータ２１のみを動作可能
状態としかつその出力をフォーマッタ３１、３２へ並列
に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＳＩ試験装置
などの半導体試験装置の、特にそのタイミング信号を作
成するタイミング発生装置に関するものである。

【０００２】

【従来の技術】図１５は、例えば、オーム社発行ＬＳＩ
ハンドブックＰ．６５１に記載された一般的なＬＳＩ試
験装置の回路構成を一部省略して示した図である。本装
置を使用してＬＳＩの機能試験を行う場合の動作の概略
を示すと次の通りである。

【０００３】即ち、ＣＰＵからの信号により、タイミン
グジェネレータはタイミング信号を作成し、パターン発
生器は入力パターン信号を作成する。これらタイミング
信号と入力パターン信号とを入力してマオーマッタ（フ
ォーマットコントローラ）が波形整形を行う。この波形
整形された試験パターンは、ピンエレクトロニクス部の
ドライバで電圧レベルが定められて、被測定デバイスの
入力ピンに印加される。そして、被測定デバイスからの
出力信号は、ピンエレクトニクス部の比較器（コンパレ
ータ）で高レベルか低レベルかのレベル比較が行われ、
この比較結果の信号はパターン比較器により期待値パタ
ーンとの論理比較が行われる。この比較を行うタイミン
グは、タイミングジェネレータからのストローブ信号を
入力して指定される。

【０００４】本願は、図１５で示すＬＳＩ試験装置にお
いて、被測定デバイスへの出力波形を整形するフォーマ
ッタへの、波形の立上りや立下りを規定するためのタイ
ミング信号や、パターン比較器へのストローブ信号を作
成するタイミングジェレータを構成要素の中心とするタ
イミング発生装置に関するもので、以下、この範囲の構
成および動作について説明する。

【０００５】図１６はＬＳＩ試験装置における従来のタ
イミング発生装置の一例を示す構成図である。図におい
て、１は基準信号発生部で、図１５ではＣＰＵに内蔵さ
れており、ＬＳＩ試験装置の内部基準信号（周期など）
を形成する。２１、２２、・・・２ＮはＮ個のタイミン
グジェネレータで、基準信号発生部１からの基準信号お
よび図示はしないがＣＰＵからの制御信号に基づきタイ
ミング信号を作成する。３１、３２、・・・３ＮはＮ個
のフォーマッタで、タイミングジェネレータ２１等から
のタイミング信号と図示しない制御パターンに基づき必
要な波形整形を行い被測定デバイスの入出力端子である
ピン４１、４２、・・・４Ｎへ信号を出力する。以上の
ように、図１６に示す回路では、１個のピン４（４１、
４２、・・・４Ｎの総称）に対して、それぞれ１個のタ
イミングジェネレータ２（２１、２２、・・・２Ｎの総
称）および１個のフォーマッタ３（３１、３２、・・・
３Ｎの総称）を備えている。

【０００６】ところで、被測定デバイスとしては、マイ
コン等のデバイス、メモリ等のデバイス、また、マイコ
ン付メモリ等のデバイス等があるが、一般に、マイコン
等ではピン数が多いが、メモリ等ではピン数が少なく、
複数のデバイスに同時に信号を入力して試験する場合も
ある。また、タイミング信号は、読み込み、書き込みな
どの１つの処理単位を１周期として出力される。そし
て、試験パターンとして各周期におけるタイミング信号
のパルスの発生タイミングが変化しない場合もあるが、
このタイミングをリアルタイムに変化させる（タイミン
グオンザフライと称す）場合もある。前者の、タイミン
グが変化しない場合は、各タイミングジェネレータ２は
周期毎に所望のタイミング信号を発生し、特に問題は生
じない。しかし、後者の、タイミングが変化する場合は
問題が生じ得る。

【０００７】即ち、タイミングジェネレータ２では、制
御信号等を入力してラッチ回路等を含む構成で指令され
たタイミング設定を行うが、これらの内部処理演算のた
めに必要な時間遅れＴＤが発生する。従って、周期毎の
パルスのタイミングの変化によっては、図１７に示すよ
うに、周期ｉのタイミングパルスの出力処理が終了した
後、周期ｉ＋１で要求されるタイミングパルスのタイミ
ング迄の時間が上述の時間遅れＴＤに相当する時間より
短くなる範囲では周期ｉ＋１でのタイミングパルスのタ
イミング設定が不可能となる。即ち、同図にハッチング
で示すように、タイミングジェネレータ２の設定処理待
ち時間分のタイミング設定禁止領域（タイミングデッド
ゾーン）が生じる。勿論、周期毎にパルスのタイミング
が変化しても、パルスの間隔が上述の時間遅れＴＤを越
える範囲であれば、問題はない。

【０００８】図１８は上述したタイミングデッドゾーン
の問題を解消するべく考案されたタイミング発生装置の
構成図である。ここでは、１個のピン４（フォーマッタ
３）に対して一対の２個のタイミングジェネレータ２
ａ、２ｂを設けている。５（５１ａ、５１ｂ、・・・５
Ｎａ、５Ｎｂの総称）は入力されるイネーブル信号のレ
ベルによってタイミングジェネレータ２の動作可能状態
／動作停止状態の切換を行うイネーブル回路、６（６
１、・・・６Ｎの総称）は各一対のタイミングジェネレ
ータ２の切換を行うインターリーブ回路である。

【０００９】図１８のタイミング発生装置では、基準信
号発生部１からのチェンジ（Change）信号に基づき、動
作可能状態とするタイミングジェネレータ２として、周
期毎に２ａ、２ｂの一方を交互に切り換える。これによ
って、個々のタイミングジェネレータ２は、次に発生す
べきパルスのタイミングまでに少なくとも１周期分の時
間が確保されることになるので、タイミングデッドゾー
ンの問題が解消される訳である。

【００１０】

【発明が解決しようとする課題】従来の場合、図１６に
示すタイミング発生装置では、タイミングジェネレータ
２の必要数を１ピンに対して１個にとどめることができ
るが、タイミングオンザフライで、次周期のタイミング
パルスまでの間隔に何ら制限が設けられない場合には、
タイミングデッドゾーンの存在のために、所望のタイミ
ング設定が不可能となる。一方、上記問題を解消する図
１８に示すタイミング発生装置では、１ピン当り、２個
のタイミングジェネレータ２が必要となり、装置の基板
の実装部品数が増加して消費電力の増加、基板サイズの
増大を引き起こすとともに、装置の価格も上昇するとい
う問題点があった。

【００１１】この発明は以上のような問題点を解消する
ためになされたもので、１ピン当りのタイミングジェネ
レータを１個とした構成で、一定の範囲でのタイミング
オンザフライによるタイミング設定を可能とするタイミ
ング発生装置を得ることを目的とする。

【００１２】

【課題を解決するための手段】請求項１に係る半導体試
験装置のタイミング発生装置は、周期毎に所望のタイミ
ングパルスを発生するＮ（Ｎは２以上の整数）個のタイ
ミングジェネレータ、上記タイミングジェネレータ毎に
設けられ上記タイミングジェネレータからのタイミング
パルスを入力し所望の波形を形成して出力ピンに送出す
るＮ個のフォーマッタ、および上記タイミングパルスの
タイミングが上記周期毎に変化しないかまたは次周期の
タイミングパルスまでの間隔が所定の値以上となる範囲
で変化する第１のモードでは、上記全タイミングジェネ
レータを動作可能状態としかつ上記各タイミングジェネ
レータの出力を対応する各１個のフォーマッタへのみ送
出し、上記タイミングパルスのタイミングが次周期のタ
イミングパルスまでの間隔に何ら制限されることなく上
記周期毎に変化する第２のモードでは、上記周期毎に順
次異なるタイミングジェネレータを選択して当該１個の
タイミングジェネレータのみを動作可能状態としかつ上
記当該１個のタイミングジェネレータの出力を上記全フ
ォーマッタへ並列に送出する切換制御装置を備えたもの
である。

【００１３】また、請求項２に係る半導体試験装置のタ
イミング発生装置は、請求項１において、その切換制御
装置は、タイミングジェネレータ毎に設けられイネーブ
ル信号の入力によって当該タイミングジェネレータを動
作可能状態とするイネーブル回路、第１のモードと第２
のモードとでそのレベルが変化するモード信号を発生す
るモード信号発生回路、周期毎にそのレベルが変化する
チェンジ信号を発生するチェンジ信号発生回路、上記モ
ード信号が第１のモードのレベルのときは上記全イネー
ブル回路にイネーブル信号を送出し、上記モード信号が
第２のモードのレベルのときは上記チェンジ信号のレベ
ルの変化毎に順次異なるイネーブル回路を選択し当該１
個のイネーブル回路にイネーブル信号を順次送出するイ
ネーブル信号作成回路、および上記タイミングジェネレ
ータ毎に接続され一方の入力端に当該タイミングジェネ
レータからの出力が入力され他方の入力端に上記モード
信号が入力されるＮ個のオア回路と上記タイミングジェ
ネレータ毎に接続され１個の入力端に当該タイミングジ
ェネレータからの出力が入力され残りの入力端に当該タ
イミングジェネレータを除く残りのタイミングジェネレ
ータに接続された上記オア回路からの出力が入力され出
力端が当該タイミングジェネレータに対応するフォーマ
ッタに接続されたＮ個のアンド回路とからなるインター
リーブ制御回路を備えたものである。

【００１４】また、請求項３に係る半導体試験装置のタ
イミング発生装置は、請求項２において、タイミングジ
ェネレータ毎に設けられ当該タイミングジェネレータと
上記当該タイミングジェネレータに対応するフォーマッ
タとの間に挿入接続されたＮ個の第２のオア回路を備え
たものである。

【００１５】また、請求項４に係る半導体試験装置のタ
イミング発生装置は、請求項１のＮが３以上の場合にお
いて、切換制御装置は、タイミングジェネレータ毎に設
けられイネーブル信号の入力によって当該タイミングジ
ェネレータを動作可能状態とするイネーブル回路、第１
のモードと第２のモードとでそのレベルが変化するモー
ド信号を発生するモード信号発生回路、周期毎にそのレ
ベルが変化するチェンジ信号を発生するチェンジ信号発
生回路、上記モード信号が第１のモードのレベルのとき
は上記全イネーブル回路にイネーブル信号を送出し、上
記モード信号が第２のモードのレベルのときは上記チェ
ンジ信号のレベルの変化毎に順次異なるイネーブル回路
を選択し当該１個のイネーブル回路にイネーブル信号を
順次送出するイネーブル信号作成回路、および第ｎ（ｎ
は１からＮまで変化する整数）番目を除く残り（Ｎ−
１）個の上記タイミングジェネレータからの出力が入力
されるＮ個の第１のアンド回路と上記第１のアンド回路
毎に設けられ一方の入力端に当該第１のアンド回路から
の出力が入力され他方の入力端に上記モード信号が入力
されるＮ個のオア回路と上記タイミングジェネレータ毎
に接続され一方の入力端に当該タイミングジェネレータ
からの出力が入力され他方の入力端に上記当該タイミン
グジェネレータからの出力がその入力から除かれている
上記第１のアンド回路に接続された上記オア回路からの
出力が入力され出力端が当該タイミングジェネレータに
対応するフォーマッタに接続されたＮ個の第２のアンド
回路とからなるインターリーブ制御回路を備えたもので
ある。

【００１６】また、請求項５に係る半導体試験装置のタ
イミング発生装置は、請求項４において、タイミングジ
ェネレータ毎に設けられ当該タイミングジェネレータと
上記当該タイミングジェネレータに対応するフォーマッ
タとの間に挿入接続された、その入力端が互いに並列に
接続されたＮ個の第３のアンド回路および上記各第３の
アンド回路と直列に接続されたＮ個の第２のオア回路を
備えたものである。

【００１７】

【発明の実施の形態】

実施の形態１．図１はこの発明の実施の形態１における
タイミング発生装置を示す構成図である。図は２ピンに
出力するもので、従来と同一部分には同一符号を付すこ
とで個々の説明は省略する。図において、７は図示はし
ていないが、ＣＰＵからの制御信号に基づき第１のモー
ドか第２のモードかのモード信号を発生するモード信号
発生回路である。ここで、第１のモードは、モード信号
の”Ｈ”レベルが相当し、タイミングパルスのタイミン
グが周期毎に変化しないかまたは次周期のタイミングパ
ルスまでの間隔が所定の値（既述したＴＤが相当）以上
となる範囲で変化する場合が該当する。第２のモード
は、モード信号の”Ｌ”レベルが相当し、タイミングパ
ルスのタイミングが次周期のタイミングパルスまでの間
隔に何ら制限されることなく周期毎に変化する場合が該
当する。

【００１８】８は、基準信号発生部１からのChange信号
（周期毎に”Ｈ”レベルと”Ｌ”レベルを交互に繰り返
す）とモード信号発生回路７からのモード信号とに基づ
き各イネーブル回路５１、５２にイネーブル信号を送出
するイネーブル信号作成回路で、ＮＯＴ回路８０１およ
びＮＯＲ回路８０２、８０３を備えている。９はＯＲ回
路９０１、９０２、９０３、９０４およびＡＮＤ回路９
０５、９０６からなるインターリーブ制御回路で、モー
ド信号発生回路７からのモード信号に基づき、タイミン
グジェネレータ２１、２２からのタイミングパルスをそ
のままそれぞれフォーマッタ３１、３２へ送出するイン
ターリーブＯＦＦの信号伝送形態と、タイミングジェネ
レータ２１、２２のいずれかからのタイミングパルスを
両方のフォーマッタ３１、３２へ送出するインターリー
ブＯＮの信号伝送形態との切換えを行う。

【００１９】次に動作について説明する。先ず、第１の
モードで処理される場合の動作を図２、図３に基づいて
説明する。この場合、モード信号発生回路７からのモー
ド信号は第１のモードに該当する”Ｈ”レベルに固定さ
れる（図３（ａ）、また図２では点線で示す）。また、
イネーブル回路５はその入力信号が”Ｌ”レベルのとき
該当のタイミングジェネレータ２を動作可能状態（図２
ではＴＧＯＮと表示）とする構成となっている。従っ
て、図３（ｃ）（ｄ）に示すように、この第１のモード
においては、イネーブル信号作成回路８はChange信号の
如何にかかわらず、両イネーブル回路５１、５２へは常
に”Ｌ”レベル信号を送出し、両タイミングジェネレー
タ２１、２２を常時動作可能状態としている。また、イ
ンターリーブ制御回路９では、そのＯＲ回路９０１、９
０２はいずれもその一方の入力端が”Ｈ”レベルに保た
れるので、両ＯＲ回路９０１、９０２の出力端は”Ｈ”
レベルに保たれる。

【００２０】ところで、各タイミングジェネレータ２
１、２２からのタイミング信号は、常時”Ｈ”レベル
で、パルスの部分が”Ｌ”レベルになる波形を設定して
いる。従って、図３に示すように、タイミングジェネレ
ータ２１（ＴＧ ＮＯ．１）から出力されたタイミング
パルスはそのままフォーマッタ３１に伝達され（図３
（ｇ））、このフォーマッタ３１で波形整形された信号
がピン４１に送出される。また、タイミングジェネレー
タ２２（ＴＧ ＮＯ．２）から出力されたタイミングパ
ルスはそのままフォーマッタ３２に伝達され（図３
（ｈ））、このフォーマッタ３２で波形整形された信号
がピン４２に送出される。そして、各タイミングジェネ
レータ２１、２２の出力は、互いに独立で、それぞれ独
自の異なる（勿論、同一でもよい）タイミングでの処理
が可能となる。

【００２１】次に、第２のモードで処理される場合の動
作を図４、図５に基づいて説明する。この場合、モード
信号発生回路７からのモード信号は第２のモードに該当
する”Ｌ”レベルに固定される（図５（ａ））。従っ
て、図５（ｃ）（ｄ）に示すように、イネーブル信号作
成回路８はChange信号に応答し、周期毎に、イネーブル
回路５１と５２とへ送出するイネーブル信号を交互に”
Ｌ”レベルとするので、タイミングジェネレータ２１と
２２とが１周期づれてＯＮ／ＯＦＦの状態を繰り返す。

【００２２】図５に示す周期１では、タイミングジェネ
レータ２１（ＴＧ ＮＯ．１）がＯＮ、タイミングジェ
ネレータ２２（ＴＧ ＮＯ．２）がＯＦＦの状態にあ
る。ここで、ＴＧ ＮＯ．１がタイミングパルスを出力
すると（図５（ｅ））、インターリーブ制御回路９の回
路構成からそのパルスはＴＧ ＮＯ．１−ＯＲ回路９０
３−ＡＮＤ回路９０５のルートでフォーマッタ３１へ送
出される（図５（ｇ））と同時に、ＴＧ ＮＯ．１−Ｏ
Ｒ回路９０１−ＡＮＤ回路９０６のルートでフォーマッ
タ３２へ送出される（図５（ｈ））。即ち、周期１では
１個のタイミングジェネレータ２１からのタイミングパ
ルスが２個のフォーマッタ３１、３２に同時に送出され
る。同様の要領で、周期２では、ＯＮ状態である１個の
タイミングジェネレータ２２からのタイミングパルスが
２個のフォーマッタ３１、３２に同時に送出される。周
期３以降も同様の動作を繰り返す。

【００２３】従って、図５の特に周期１と２とで示すよ
うに、既述したタイミングオンザフライにより、発生す
べきタイミングパルスの間隔が必要な時間（ＴＤ）より
短くなる場合においても、個々のタイミングジェネレー
タ２１または２２から見れば必要な処理時間が確保され
ているので、所望のタイミングのパルスを発生させるこ
とができる。換言すれば、既述したタイミングデッドゾ
ーンが存在しない、自由度の高いタイミング設定が可能
となる。以上のように、この発明では、第２のモードに
おいて、両フォーマッタ３１、３２（ピン４１、４２）
に同一タイミングのパルスを送出することができる。な
お、このように、ＬＳＩ試験において、両ピン４１、４
２に同一タイミングのタイミング信号を送出するケース
としては、２個の被測定デバイスを同時に試験する場合
で両デバイスの同一ピンに信号を供給する場合や、メモ
リ等のデバイスにおけるアドレス信号用のＸ、Ｙ一対の
ピンに信号を供給する場合等、多々存在し、本願発明は
これらのケースに活用されることになる。

【００２４】ところで、従来の１個のピン当り１個のタ
イミングジェネレータ２を設けてそれぞれ独立に処理す
る場合、即ち、本願発明では図２に示したインターリー
ブＯＦＦとした状態に相当するが、２ピンに同一タイミ
ングのパルスを送出しようとしても、既述したタイミン
グデッドゾーンの問題があり、タイミングパルスの発生
間隔に制限のない第２のモードでは所望の処理ができな
い。図６はこの様子を参考までに示したものである。ハ
ッチングの部分はタイミングデッドゾーンを示す。

【００２５】なお、以上ではインターリーブ制御回路９
のＯＲ回路９０３、９０４について特に説明をしなかっ
たが、特に、インターリーブＯＮ時、いずれか一方のタ
イミングジェネレータ２からのパルスが、当該タイミン
グジェネレータ２に対応するフォーマッタ３へ伝達され
るまでの時間遅れと他方のフォーマッタ３へ伝達される
までの時間遅れとを厳密に一致させるために挿入するも
のである。

【００２６】実施の形態２．図７はこの発明の実施の形
態２におけるタイミング発生装置を示す構成図で、３ピ
ンに対応したものである。先の実施の形態１の場合と同
一または相当する部分については、同一符号を付して詳
細な説明は省略する。なお、３ピン構成が必要となるの
は以下の事情による。即ち、近年の被測定デバイスは、
高速動作の傾向にあり、ＬＳＩ試験装置によるテストを
行う上で、周期の最小時間は増々小さくなる傾向にあ
る。従って、既述したタイミングデッドゾーンの時間帯
より周期が小さく設定するケースが生じ、このような場
合に３ピン構成が必要となる。

【００２７】図において、１０はチェンジ信号発生回路
で、基準信号発生部１からのＤ₀（周期）信号に基づき
３個のChange信号Ｑ１、Ｑ２、Ｑ３を作成してイネーブ
ル信号作成回路８へ送出する。図８はこのチェンジ信号
発生回路１０の内部構成図で、３個のフリップフロップ
回路、２個のＡＮＤ回路およびＯＲ回路からなり、図９
に示すように、周期が進むにつれて、その”Ｈ”レベル
が順次ずれていくように、３個のChange信号Ｑ１、Ｑ
２、Ｑ３を発生する。

【００２８】また、イネーブル信号作成回路８は３個の
ＮＯＲ回路８０４〜８０６から構成されている。更に、
インターリーブ制御回路９は６個のＯＲ回路９０７〜９
１２、および９個のＡＮＤ回路９１３〜９２１から構成
されている。なお、この内、ＡＮＤ回路９１６〜９１８
およびＯＲ回路９１０〜９１２は遅れ時間調整用であ
る。

【００２９】次に動作について説明する。先ず、第１の
モードでは、図１０、図１１（ａ）に示すように、モー
ド信号発生回路７からのモード信号が”Ｈ”レベルに固
定される。従って、Change信号Ｑ１、Ｑ２、Ｑ３のレベ
ルの如何にかかわらず、イネーブル信号作成回路８から
のイネーブル信号は”Ｌ”レベルとなり、各タイミング
ジェネレータ２１、２２、２３はいずれもＯＮとなる
（図１１（ｅ）〜（ｇ））。また、インターリーブ制御
回路９では、そのＯＲ回路９０７、９０８、９０９はい
ずれもその一方の入力端が”Ｈ”レベルに保たれるの
で、それらＯＲ回路９０７、９０８、９０９の出力端
は”Ｈ”レベルに保たれる。

【００３０】従って、タイミングジェネレータ２１（Ｔ
Ｇ ＮＯ．１）からのタイミングパルスはそのままフォ
ーマッタ３１に伝達され（図１１（ｋ））、タイミング
ジェネレータ２２（ＴＧ ＮＯ．２）からのタイミング
パルスはそのままフォーマッタ３２に伝達され（図１１
（ｌ））、またタイミングジェネレータ２３（ＴＧＮ
Ｏ．３）からのタイミングパルスはそのままフォーマッ
タ３３に伝達される（図１１（ｍ））。以上のように、
３個のタイミングジェネレータ２１、２２、２３の出力
は互いに独立で、それぞれ独自の異なるタイミングでの
処理が可能となる。

【００３１】次に第２のモードでは、図１２、図１３
（ａ）に示すように、モード信号発生回路７からのモー
ド信号が”Ｌ”レベルに固定される。この結果、イネー
ブル信号作成回路８においては、チェンジ信号発生回路
１０からChange信号が”Ｈ”レベルとなる出力に接続さ
れたイネーブル回路５へのイネーブル信号が”Ｌ”レベ
ルとなり、当該イネーブル回路５のタイミングジェネレ
ータ２が動作可能状態（ＯＮ）となる。

【００３２】従って、図１３に示す周期１では、ＴＧ
ＮＯ．１がＯＮ、ＴＧ ＮＯ．２、ＮＯ．３がＯＦＦの
状態にある。ここで、ＴＧ ＮＯ．１がタイミングパル
スを出力すると（図１３（ｈ））、インターリーブ制御
回路９の回路構成からそのパルスはＴＧ ＮＯ．１−Ａ
ＮＤ回路９１６−ＯＲ回路９１０−ＡＮＤ回路９１９の
ルートでフォーマッタ３１へ送出される（図１３
（ｋ））。そして、それと同時に、ＴＧ ＮＯ．１−Ａ
ＮＤ回路９１３−ＯＲ回路９０７−ＡＮＤ回路９２０の
ルートでフォーマッタ３２へ送出され（図１３
（ｌ））、また、ＴＧ ＮＯ．１−ＡＮＤ回路９１５−
ＯＲ回路９０９−ＡＮＤ回路９２１のルートでフォーマ
ッタ３３へ送出される（図１３（ｍ））。即ち、周期１
では、１個のタイミングジェネレータ２１からのタイミ
ングパルスが３個のフォーマッタ３１、３２、３３に同
時に送出される。同様の要領で、周期２では、ＯＮ状態
である１個のタイミングジェネレータ２２からのタイミ
ングパルスが、また、周期３では、ＯＮ状態にある１個
のタイミングジェネレータ２３からのタイミングパルス
がそれぞれ３個のフォーマッタ３１、３２、３３に同時
に送出される。

【００３３】従って、図１３に例示するように、タイミ
ングオンサフライにより、発生すべきタイミングパルス
の間隔が必要な時間（ＴＤ）より短くなる場合において
も、個々のタイミングジェネレータ２１、２２または２
３から見れば必要な処理時間が確保されているので、所
望のタイミングパルスを発生させることができる。換言
すれば、既述したタイミングデッドゾーンが存在せず自
由度の高い、３ピン同一タイミングの設定が可能となる
訳である。なお、図１４は、インターリーブＯＦＦのモ
ードで３ピンに同一タイミングのパルスを発生しようと
すると、いわゆるタイミングデッドゾーンが存在するこ
とを説明するもので、図６と同様の趣旨のものであり、
それ以上の説明は省略する。

【００３４】なお、以上の実施の形態例では、それぞれ
２ピンまたは３ピンへタイミング信号を出力するタイミ
ング発生装置について説明したが、それより多いピン数
を備えたものへの適用も可能である。即ち、図１のタイ
ミング発生装置をＮ個のピン４１〜４Ｎへ出力可能なも
のに拡張するには、タイミングジェネレータ２、イネー
ブル回路５、フォーマッタ３をそれぞれＮ個備えるとと
もに、イネーブル信号作成回路８としては、第１のモー
ドでは全タイミングジェネレータ２をＯＮ状態とし、第
２のモードでは周期毎に順次異なるタイミングジェネレ
ータ２をＯＮ状態とさせるイネーブル信号を発生するも
のとする。そして、インターリーブ制御回路９として
は、タイミングジェネレータ２毎に接続され一方の入力
端に当該タイミングジェネレータ２からの出力が入力さ
れ他方の入力端にモード信号が入力されるＮ個のＯＲ回
路（図１では９０１、９０２が該当する）と、タイミン
グジェネレータ２毎に接続され１個の入力端に当該タイ
ミングジェネレータ２からの出力が入力され残りの入力
端に当該タイミングジェネレータ２を除く残りのタイミ
ングジェネレータ２に接続されたＯＲ回路からの出力が
入力され出力端が当該タイミングジェネレータ２に対応
するフォーマッタ３に接続されたＮ個のＡＮＤ回路（図
１では９０５、９０６が該当する）とを備えたものとす
ればよい。

【００３５】また、図７のタイミング発生装置をＮ個の
ピン４１〜４Ｎへ出力可能なものに拡張するには、上記
したと同様のタイミングジェネレータ２、イネーブル回
路５、フォーマッタ３およびイネーブル信号作成回路８
を備えるとともに、インターリーブ制御回路９として、
第ｎ（ｎは１からＮまで変化する整数）番目を除く残り
（Ｎ−１）個のタイミングジェネレータ２からの出力が
入力されるＮ個の第１のＡＮＤ回路（図７では９１３〜
９１５が該当する）と、第１のＡＮＤ回路毎に設けられ
一方の入力端に当該第１のＡＮＤ回路からの出力が入力
され他方の入力端にモード信号が入力されるＮ個のＯＲ
回路（図７では９０７〜９０９が該当する）と、タイミ
ングジェネレータ２毎に接続され一方の入力端に当該タ
イミングジェネレータ２からの出力が入力され他方の入
力端に当該タイミングジェネレータ２からの出力がその
入力から除かれている第１のＡＮＤ回路に接続されたＯ
Ｒ回路からの出力が入力され出力端が当該タイミングジ
ェネレータ２に対応するフォーマッタ３に接続されたＮ
個の第２のＡＮＤ回路（図７では９１９〜９２１が該当
する）とを備えたものとすればよい。

【００３６】

【発明の効果】以上のように、請求項１に係る半導体試
験装置のタイミング発生装置は、周期毎に所望のタイミ
ングパルスを発生するＮ（Ｎは２以上の整数）個のタイ
ミングジェネレータ、上記タイミングジェネレータ毎に
設けられ上記タイミングジェネレータからのタイミング
パルスを入力し所望の波形を形成して出力ピンに送出す
るＮ個のフォーマッタ、および上記タイミングパルスの
タイミングが上記周期毎に変化しないかまたは次周期の
タイミングパルスまでの間隔が所定の値以上となる範囲
で変化する第１のモードでは、上記全タイミングジェネ
レータを動作可能状態としかつ上記各タイミングジェネ
レータの出力を対応する各１個のフォーマッタへのみ送
出し、上記タイミングパルスのタイミングが次周期のタ
イミングパルスまでの間隔に何ら制限されることなく上
記周期毎に変化する第２のモードでは、上記周期毎に順
次異なるタイミングジェネレータを選択して当該１個の
タイミングジェネレータのみを動作可能状態としかつ上
記当該１個のタイミングジェネレータの出力を上記全フ
ォーマッタへ並列に送出する切換制御装置を備えたの
で、上記第１のモードでは、タイミングが相互に独立し
たＮ個のタイミング信号を各出力ピンへ送出することが
でき、上記第２のモードでは、タイミングデッドゾーン
が存在せず、自由な設定時間で同一タイミングのタイミ
ング信号をＮ個の各出力ピンへ送出することができる。

【００３７】また、請求項２に係る半導体試験装置のタ
イミング発生装置の切換制御装置は、タイミングジェネ
レータ毎に設けられイネーブル信号の入力によって当該
タイミングジェネレータを動作可能状態とするイネーブ
ル回路、第１のモードと第２のモードとでそのレベルが
変化するモード信号を発生するモード信号発生回路、周
期毎にそのレベルが変化するチェンジ信号を発生するチ
ェンジ信号発生回路、上記モード信号が第１のモードの
レベルのときは上記全イネーブル回路にイネーブル信号
を送出し、上記モード信号が第２のモードのレベルのと
きは上記チェンジ信号のレベルの変化毎に順次異なるイ
ネーブル回路を選択し当該１個のイネーブル回路にイネ
ーブル信号を順次送出するイネーブル信号作成回路、お
よび上記タイミングジェネレータ毎に接続され一方の入
力端に当該タイミングジェネレータからの出力が入力さ
れ他方の入力端に上記モード信号が入力されるＮ個のオ
ア回路と上記タイミングジェネレータ毎に接続され１個
の入力端に当該タイミングジェネレータからの出力が入
力され残りの入力端に当該タイミングジェネレータを除
く残りのタイミングジェネレータに接続された上記オア
回路からの出力が入力され出力端が当該タイミングジェ
ネレータに対応するフォーマッタに接続されたＮ個のア
ンド回路とからなるインターリーブ制御回路を備えたの
で、その具体的な回路を実現して確実な動作が得られ
る。

【００３８】また、請求項３に係る半導体試験装置のタ
イミング発生装置は、そのタイミングジェネレータ毎に
設けられ当該タイミングジェネレータと上記当該タイミ
ングジェネレータに対応するフォーマッタとの間に挿入
接続されたＮ個の第２のオア回路を備えたので、各フォ
ーマッタへの伝送時間の同一性がより確実となる。

【００３９】また、請求項４に係る半導体試験装置のタ
イミング発生装置は、Ｎが３以上の場合において、切換
制御装置は、タイミングジェネレータ毎に設けられイネ
ーブル信号の入力によって当該タイミングジェネレータ
を動作可能状態とするイネーブル回路、第１のモードと
第２のモードとでそのレベルが変化するモード信号を発
生するモード信号発生回路、周期毎にそのレベルが変化
するチェンジ信号を発生するチェンジ信号発生回路、上
記モード信号が第１のモードのレベルのときは上記全イ
ネーブル回路にイネーブル信号を送出し、上記モード信
号が第２のモードのレベルのときは上記チェンジ信号の
レベルの変化毎に順次異なるイネーブル回路を選択し当
該１個のイネーブル回路にイネーブル信号を順次送出す
るイネーブル信号作成回路、および第ｎ（ｎは１からＮ
まで変化する整数）番目を除く残り（Ｎ−１）個の上記
タイミングジェネレータからの出力が入力されるＮ個の
第１のアンド回路と上記第１のアンド回路毎に設けられ
一方の入力端に当該第１のアンド回路からの出力が入力
され他方の入力端に上記モード信号が入力されるＮ個の
オア回路と上記タイミングジェネレータ毎に接続され一
方の入力端に当該タイミングジェネレータからの出力が
入力され他方の入力端に上記当該タイミングジェネレー
タからの出力がその入力から除かれている上記第１のア
ンド回路に接続された上記オア回路からの出力が入力さ
れ出力端が当該タイミングジェネレータに対応するフォ
ーマッタに接続されたＮ個の第２のアンド回路とからな
るインターリーブ制御回路を備えたので、その具体的な
回路を実現して確実な動作が得られる。

【００４０】また、請求項５に係る半導体試験装置のタ
イミング発生装置は、そのタイミングジェネレータ毎に
設けられ当該タイミングジェネレータと上記当該タイミ
ングジェネレータに対応するフォーマッタとの間に挿入
接続された、その入力端が互いに並列に接続されたＮ個
の第３のアンド回路および上記各第３のアンド回路と直
列に接続されたＮ個の第２のオア回路を備えたので、各
フォーマッタへの伝送時間の同一性がより確実となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるタイミング
発生装置を示す構成図である。

【図２】 図１の装置の第１のモードの動作を説明する
図である。

【図３】 図２における動作波形を示すタイミングチャ
ートである。

【図４】 図１の装置の第２のモードの動作を説明する
図である。

【図５】 図４における動作波形を示すタイミングチャ
ートである。

【図６】 図１の装置において、インターリーブをＯＦ
Ｆした状態で各ピンに同一タイミングの信号を出力する
場合の動作波形を示すタイミングチャートである。

【図７】 この発明の実施の形態２におけるタイミング
発生装置を示す構成図である。

【図８】 図７のチェンジ信号発生回路１０の内部構成
を示す図である。

【図９】 図８のチェンジ信号発生回路１０の動作波形
を示すタイミングチャートである。

【図１０】 図７の装置の第１のモードの動作を説明す
る図である。

【図１１】 図１０における動作波形を示すタイミング
チャートである。

【図１２】 図７の装置の第２のモードの動作を説明す
る図である。

【図１３】 図１２における動作波形を示すタイミング
チャートである。

【図１４】 図７の装置において、インターリーブをＯ
ＦＦした状態で各ピンに同一タイミングの信号を出力す
る場合の動作波形を示すタイミングチャートである。

【図１５】 従来からの一般的なＬＳＩ試験装置の回路
構成を示す図である。

【図１６】 従来のタイミング発生装置を示す構成図で
ある。

【図１７】 タイミングデッドゾーンを説明するための
タイミングチャートである。

【図１８】 インターリーブ回路を用いた従来のタイミ
ング発生装置を示す構成図である。

【符号の説明】

１ 基準信号発生部、２．２１〜２Ｎ タイミングジェ
ネレータ、３．３１〜３Ｎ フォーマッタ、４．４１〜
４Ｎ ピン、５．５１〜５Ｎ イネーブル回路、７ モ
ード信号発生回路、８ イネーブル信号作成回路、９
インターリーブ制御回路、９０１，９０２，９０７〜９
０９ オア回路としてのＯＲ回路、９０３，９０４，９
１０〜９１２ 第２のオア回路としてのＯＲ回路、９０
５，９０６ アンド回路としてのＡＮＤ回路、９１３〜
９１５ 第１のアンド回路としてのＡＮＤ回路、９１９
〜９２１ 第２のアンド回路としてのＡＮＤ回路、９１
６〜９１８ 第３のアンド回路としてのＡＮＤ回路、１
０ チェンジ信号発生回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 周期毎に所望のタイミングパルスを発生
   するＮ（Ｎは２以上の整数）個のタイミングジェネレー
   タ、上記タイミングジェネレータ毎に設けられ上記タイ
   ミングジェネレータからのタイミングパルスを入力し所
   望の波形を形成して出力ピンに送出するＮ個のフォーマ
   ッタ、および上記タイミングパルスのタイミングが上記
   周期毎に変化しないかまたは次周期のタイミングパルス
   までの間隔が所定の値以上となる範囲で変化する第１の
   モードでは、上記全タイミングジェネレータを動作可能
   状態としかつ上記各タイミングジェネレータの出力を対
   応する各１個のフォーマッタへのみ送出し、上記タイミ
   ングパルスのタイミングが次周期のタイミングパルスま
   での間隔に何ら制限されることなく上記周期毎に変化す
   る第２のモードでは、上記周期毎に順次異なるタイミン
   グジェネレータを選択して当該１個のタイミングジェネ
   レータのみを動作可能状態としかつ上記当該１個のタイ
   ミングジェネレータの出力を上記全フォーマッタへ並列
   に送出する切換制御装置を備えた半導体試験装置のタイ
   ミング発生装置。
2. 【請求項２】 切換制御装置は、タイミングジェネレー
   タ毎に設けられイネーブル信号の入力によって当該タイ
   ミングジェネレータを動作可能状態とするイネーブル回
   路、第１のモードと第２のモードとでそのレベルが変化
   するモード信号を発生するモード信号発生回路、周期毎
   にそのレベルが変化するチェンジ信号を発生するチェン
   ジ信号発生回路、上記モード信号が第１のモードのレベ
   ルのときは上記全イネーブル回路にイネーブル信号を送
   出し、上記モード信号が第２のモードのレベルのときは
   上記チェンジ信号のレベルの変化毎に順次異なるイネー
   ブル回路を選択し当該１個のイネーブル回路にイネーブ
   ル信号を順次送出するイネーブル信号作成回路、および
   上記タイミングジェネレータ毎に接続され一方の入力端
   に当該タイミングジェネレータからの出力が入力され他
   方の入力端に上記モード信号が入力されるＮ個のオア回
   路と上記タイミングジェネレータ毎に接続され１個の入
   力端に当該タイミングジェネレータからの出力が入力さ
   れ残りの入力端に当該タイミングジェネレータを除く残
   りのタイミングジェネレータに接続された上記オア回路
   からの出力が入力され出力端が当該タイミングジェネレ
   ータに対応するフォーマッタに接続されたＮ個のアンド
   回路とからなるインターリーブ制御回路を備えたことを
   特徴とする請求項１記載の半導体試験装置のタイミング
   発生装置。
3. 【請求項３】 タイミングジェネレータ毎に設けられ当
   該タイミングジェネレータと上記当該タイミングジェネ
   レータに対応するフォーマッタとの間に挿入接続された
   Ｎ個の第２のオア回路を備えたことを特徴とする請求項
   ２記載の半導体試験装置のタイミング発生装置。
4. 【請求項４】 Ｎが３以上の場合において、切換制御装
   置は、タイミングジェネレータ毎に設けられイネーブル
   信号の入力によって当該タイミングジェネレータを動作
   可能状態とするイネーブル回路、第１のモードと第２の
   モードとでそのレベルが変化するモード信号を発生する
   モード信号発生回路、周期毎にそのレベルが変化するチ
   ェンジ信号を発生するチェンジ信号発生回路、上記モー
   ド信号が第１のモードのレベルのときは上記全イネーブ
   ル回路にイネーブル信号を送出し、上記モード信号が第
   ２のモードのレベルのときは上記チェンジ信号のレベル
   の変化毎に順次異なるイネーブル回路を選択し当該１個
   のイネーブル回路にイネーブル信号を順次送出するイネ
   ーブル信号作成回路、および第ｎ（ｎは１からＮまで変
   化する整数）番目を除く残り（Ｎ−１）個の上記タイミ
   ングジェネレータからの出力が入力されるＮ個の第１の
   アンド回路と上記第１のアンド回路毎に設けられ一方の
   入力端に当該第１のアンド回路からの出力が入力され他
   方の入力端に上記モード信号が入力されるＮ個のオア回
   路と上記タイミングジェネレータ毎に接続され一方の入
   力端に当該タイミングジェネレータからの出力が入力さ
   れ他方の入力端に上記当該タイミングジェネレータから
   の出力がその入力から除かれている上記第１のアンド回
   路に接続された上記オア回路からの出力が入力され出力
   端が当該タイミングジェネレータに対応するフォーマッ
   タに接続されたＮ個の第２のアンド回路とからなるイン
   ターリーブ制御回路を備えたことを特徴とする請求項１
   記載の半導体試験装置のタイミング発生装置。
5. 【請求項５】 タイミングジェネレータ毎に設けられ当
   該タイミングジェネレータと上記当該タイミングジェネ
   レータに対応するフォーマッタとの間に挿入接続され
   た、その入力端が互いに並列に接続されたＮ個の第３の
   アンド回路および上記各第３のアンド回路と直列に接続
   されたＮ個の第２のオア回路を備えたことを特徴とする
   請求項４記載の半導体試験装置のタイミング発生装置。