JPH10256905A - 位相同期回路装置 - Google Patents

位相同期回路装置

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JPH10256905A
JPH10256905A JP9061390A JP6139097A JPH10256905A JP H10256905 A JPH10256905 A JP H10256905A JP 9061390 A JP9061390 A JP 9061390A JP 6139097 A JP6139097 A JP 6139097A JP H10256905 A JPH10256905 A JP H10256905A
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Yasuhiko Kuriyama
保彦 栗山
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Abstract

(57)【要約】 【課題】高性能を維持しつつ電圧制御発振器の出力パワ
ーを小さくすることができる位相同期回路装置を提供す
る。 【解決手段】電圧制御発振器１０とその出力を分周する
分周器２９を含む位相同期回路装置において、電圧制御
発振器１０と分周器２９およびその周辺部分を同一のＭ
ＩＣチップ内に構成し、電圧制御発振器１０を構成する
トランジスタ１１のコレクタにオープン端が接続された
コレクタバイアス供給用ショートスタブ２２のショート
端近傍に、伝送線路２７および直流素子用キャパシタ２
８を介して分周器２９の入力端子を接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は位相同期回路装置に
係り、特にＧＨｚ帯以上の周波数を合成するシンセサイ
ザに好適な位相同期回路装置に関する。
【０００２】
【従来の技術】一般に、位相同期回路は種々の通信機器
において電圧制御発振器を用いて基準発振器の周波数を
基準とした任意の周波数を合成するシンセサイザとして
しばしば使用される。
【０００３】図８は、シンセサイザとして構成された位
相同期回路の基本構成であり、電圧基準発振器１の出力
を１／ｎに分周する分周器２の出力と高精度の基準発振
器３の出力を位相比較器４で比較し、この位相比較器４
から出力される分周器２と基準発振器３の出力信号の位
相差に応じた信号をローパスフィルタ５を介して電圧制
御発振器１に制御電圧として供給する構成となってい
る。この場合、電圧制御発振器１の出力から、基準発振
器１の発振周波数ｆと分周器２の分周比ｎで決まる周波
数ｎ・ｆの信号が得られる。なお、破線で示すように電
圧制御発振器１の出力をバッファアンプ６を介して出力
に取り出す場合もある。
【０００４】このような位相同期回路をＭＩＣ（マイク
ロ波集積回路）化する場合、一般に電圧制御発振器１と
分周器２を互いの特性が影響を受けないように最適化す
るために別々の集積回路チップで構成し、かつ電圧制御
発振器１の出力パワーを二分配して一方を出力側に導
き、他方を分周器２に入力する構成がとられる。このた
め、特にＧＨｚ帯以上の高周波で動作する位相同期回路
では、図９に示すように電圧制御発振器１の出力をハイ
ブリッド回路７またはパワーディバイダで出力側と分周
器２に分配し、さらに分周器２の入力側のパワー整合を
とっている。
【０００５】この構成では、電圧制御発振器１の出力パ
ワーを分周器２の入力にも分配する分だけ実際に出力と
して必要なパワーより大きく設定しなければならず、効
率が低下する。また、電圧制御発振器１の出力を出力側
と分周器２に分配する素子としてハイブリッド回路７を
使用すると素子サイズが大きくなり、パワーディバイダ
を使用するとパワーの損失が大きくなって電圧制御発振
器１の出力パワーをさらに大きくする必要が生じる。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の位相同期回路では電圧制御発振器の出力パワーを出力
側と分周器の両方に分配する必要があるため、電圧制御
発振器の出力パワーを大きくする必要があり、また分配
のためにハイブリッド回路を使用すると素子サイズが大
きくなり、さらにパワーディバイダを使用するとパワー
の損失が大きくなるという問題があった。本発明は、高
性能を維持しつつ電圧制御発振器の出力パワーを小さく
することができる分周回路を提供することを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る位相同期回路装置は、電圧制御発振器
および分周器を同一の集積回路チップ内に構成し、かつ
電圧制御発振器にオープン端が接続されたショートスタ
ブのショート端近傍、具体的には例えばショート端から
電圧制御発振器の発振中心周波数の波長の１／１６以下
の距離の位置に分周器の入力端子を接続したことを特徴
とする。このショートスタブは、電圧制御発振器へのバ
イアス供給ライン、例えば電圧制御発振器を構成するト
ランジスタへのコレクタバイアス供給用ショートスタブ
を兼ねることもできる。
【０００８】このように電圧制御発振器はショートスタ
ブのオープン端に接続されているため、電圧制御発振器
の出力はパワーとしては分周器側にはほとんど分配され
ないが、信号電圧はショートスタブを介して分周器の入
力に伝達される。従って、電圧制御発振器の出力パワー
は出力側にのみ供給されるので、必要なパワーは小さく
て済む。しかも、分周器の入力端子はショートスタブの
ショート端の近傍に接続されていることから、電圧制御
発振器は分周器の入力負荷の影響を受けないため、電圧
制御発振器を分周器とは独立して単体で設計できる。す
なわち、電圧制御発振器および分周器を共に最適化する
ことが可能である。
【０００９】また、分周器をダイナミック分周器とマス
タースレイブ型のスタティック分周器からなる２段構成
とし、初段のダイナミック分周器を入力電圧感度の高い
領域で使用すれば、分周器の動作に必要な入力電圧レベ
ルを下げることが可能であるため、上述のように電圧制
御発振器にオープン端が接続されたショートスタブのシ
ョート端近傍の電圧レベルの低い位置に分周器の入力端
子を接続しても、分周器は容易に分周動作を行うことが
できる。
【００１０】一方、電圧制御発振器の出力をバッファア
ンプを介して外部へ取り出すようにした位相同期回路装
置においては、電圧制御発振器と分周器およびバッファ
アンプを同一の集積回路チップ内に構成し、バッファア
ンプへのバイアス供給用ショートスタブ、例えばバッフ
ァアンプを構成するトランジスタのコレクタバイアス供
給用ショートスタブのショート端近傍に分周器の入力端
子を接続してもよい。この場合、電圧制御発振器の出力
信号電圧はバッファアンプへのバイアス供給用スタブを
介して分周器に伝達される。また、分周器の入力端子は
バイアス供給用ショートスタブのショート端の近傍に接
続されていることから、電圧制御発振器は分周器の入力
負荷の影響を受けず、分周器と独立して単体での設計が
可能である。
【００１１】さらに、本発明においては電圧制御発振器
および分周器さらにはバッファアンプを同一の集積回路
チップ内に構成した上で、分周器の入力端子を電圧制御
発振器またはバッファアンプにインダクタンス素子を介
して接続してもよい。このように構成しても、分周器に
対して電圧制御発振器の出力パワーは伝達されず、信号
電圧のみが伝達されるようにできるため、電圧制御発振
器に必要な出力パワーを下げ、かつ電圧制御発振器が分
周器の入力負荷の影響を受けないようにすることができ
る。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （第１の実施形態）図１は、本発明の実施形態に係る位
相同期回路装置のうち電圧制御発振器（以下、ＶＣＯと
いう）とその出力を分周する分周器およびその周辺部の
構成を示している。この位相同期回路装置は、少なくと
もＶＣＯと分周器が同一のマイクロ波集積回路（ＭＩ
Ｃ）チップ内に構成される。ＭＩＣは、一つの誘電体基
板上に回路を構成するモノリシックＩＣや伝送線路およ
び各種ディスクリート素子等を実装した集積回路であ
る。
【００１３】同図において、ＶＣＯ１０はトランジスタ
１１と、このトランジスタ１１のベースに一端が接続さ
れた誘導性の伝送線路１２および伝送線路１２の他端に
直流阻止用キャパシタ１３を介して接続されたバラクタ
ダイオード１４を主体として構成された直列帰還型発振
器であり、伝送線路１２とバラクタダイオード１４は共
振器を構成している。
【００１４】バラクタダイオード１４のカソードは接地
され、アノードはバラクタバイアス供給用ショートスタ
ブ１５のオープン端に接続されている。バラクタバイア
ス供給用ショートスタブ１５の長さは、ＶＣＯ１０の発
振中心周波数での波長をλとすると、例えばλ／４に設
定される。バラクタバイアス供給用ショートスタブ１５
のショート端は、接地用キャパシタ１６を介して接地さ
れるとともに、制御電圧入力端子１７に接続されてい
る。制御電圧入力端子１７には、例えば図１中のローパ
スフィルタ５から出力される制御電圧Ｖｃｏｎｔが入力
される。この制御電圧Ｖｃｏｎｔによりバラクタダイオ
ード１４の静電容量が変化し、ＶＣＯ１０の発振周波数
が変化することになる。
【００１５】トランジスタ１１のベースには、伝送線路
１２の一部およびベースバイアス供給用ショートスタブ
１８を介してベースバイアス電圧Ｖｂが供給される。ベ
ースバイアス供給用ショートスタブ１８の長さも、例え
ばλ／４に設定される。ベースバイアス供給用ショート
スタブ１８は、オープン端が伝送線路１２の途中に接続
され、ショート端が接地用キャパシタ１９を介して接地
されるとともにベースバイアス電源端子２０に接続され
ている。
【００１６】トランジスタ１１のエミッタは、トランジ
スタ１１の負性抵抗を大きくするための容量性ショート
スタブ２１を介して接地されている。容量性ショートス
タブ２１の長さは、例えば３λ／８に設定される。
【００１７】トランジスタ１１のコレクタには、コレク
タバイアス供給用ショートスタブ２２を介してコレクタ
バイアス電圧Ｖｃが供給される。コレクタバイアス供給
用ショートスタブ２２の長さも、例えばλ／４に設定さ
れる。コレクタバイアス供給用ショートスタブ２２は、
オープン端がトランジスタ１１のコレクタに接続され、
ショート端は接地用キャパシタ２３を介して接地される
とともにコレクタバイアス電源端子２４に接続されてい
る。また、トランジスタ１１のコレクタはＶＣＯ１０の
出力取り出し用の伝送線路２５を介して出力端子２６に
接続され、この出力端子２６からＶＣＯ１０の出力Ｖｏ
ｕｔが取り出される。
【００１８】そして、コレクタバイアス供給用ショート
スタブ２２のショート端の近傍に、伝送線路２７および
直流阻止用キャパシタ２８を介して分周器２９の入力端
子が接続される。この分周器２９の出力端子３０から、
ＶＣＯ１０の発振周波数ｆの１／ｎの周波数ｆ／ｎの信
号が取り出される。直流阻止用キャパシタ２８は、例え
ばＭＩＭキャパシタにより構成される。ここで、コレク
タバイアス供給用ショートスタブ２２における伝送線路
２７および直流阻止用キャパシタ２８を介して分周器２
９の入力端子が接続される位置は、分周器２９を動作さ
せるに十分な信号電圧が現れる範囲でショート端にでき
るだけ近いことが望ましく、具体的にはショート端から
λ／１６以下の距離の位置が好ましい。
【００１９】分周器２９は、例えば初段がダイナミック
分周器、次段がマスタースレイブ型のスタティック分周
器からなる２段の分周器であり、ＶＣＯ１０の出力を１
／４に分周する。初段のダイナミック分周器の例を図２
に示す。このダイナミック分周器は、エミッタ結合差動
トランジスタ対からなる基本ゲートを２段用いてリング
発振器構成とした１／２分周器である。
【００２０】すなわち、抵抗Ｒ１，Ｒ２をコレクタ負荷
とする第１のエミッタ結合差動トランジスタ対Ｑ１，Ｑ
２で１段目の基本ゲートＧ１が構成され、同様に抵抗Ｒ
３，Ｒ４をコレクタ負荷とする第２のエミッタ結合差動
トランジスタ対Ｑ３，Ｑ４で２段目の基本ゲートＧ２が
構成されている。２段目の基本ゲートＧ２のエミッタ結
合差動トランジスタ対Ｑ３，Ｑ４のコレクタ出力は、１
段目の基本ゲートＧ１のエミッタ結合差動トランジスタ
対Ｑ１，Ｑ２のベースに帰還されており、１周期で信号
の位相が反転するようになっている。
【００２１】１段目のエミッタ結合差動トランジスタ対
Ｑ１，Ｑ２および２段目のエミッタ結合差動トランジス
タ対Ｑ３，Ｑ４の各々の共通エミッタは、第３のエミッ
タ結合差動トランジスタ対Ｑ５，Ｑ６の各々のコレクタ
に接続され、エミッタ結合差動トランジスタ対Ｑ５，Ｑ
６の共通エミッタは、トランジスタＱ７と抵抗Ｒ７で構
成される電流源に接続されている。
【００２２】そして、第３のエミッタ結合差動トランジ
スタ対Ｑ５，Ｑ６のベースに、トランジスタＱ１１，Ｑ
１２と、そのエミッタに負荷として接続されたトランジ
スタＱ１３，Ｑ１４および抵抗Ｒ１３，Ｒ１４からなる
電流源とで構成されたエミッタフォロワが入力バッファ
として接続され、入力端子ＩＮからの信号が直流阻止用
キャパシタＣおよび入力バッファを介して入力され、２
段目の基本ゲートＧ２における第２のエミッタ結合差動
トランジスタ対Ｑ３，Ｑ４のコレクタから、１／２分周
された信号が出力端子ＯＵＴに取り出される。エミッタ
フォロワを構成するトランジスタＱ１１，Ｑ１２のベー
スは、ベース電流供給用の抵抗Ｒ１１，Ｒ１２をそれぞ
れ介して電源Ｖｃｃに接続されている。
【００２３】図３に、このダイナミック分周器における
分周周波数（分周すべき入力信号の周波数）に対する入
力電圧感度の特性を示す。この特性によれば、最も高感
度の入力電圧は０．０１Ｖ以下であり、入力電圧が０．
１Ｖ以上であれば広い周波数範囲に対して分周が可能で
ある。
【００２４】図１中の分周器２９の初段を図２のダイナ
ミック分周器で構成したとき、その入力として０．１Ｖ
以上の電圧を印加する場合は、コレクタバイアス供給用
ショートスタブ２２の長さをλ／４とし、トランジスタ
１１のコレクタ電圧振幅を３Ｖp-p とすると、このショ
ートスタブ２２への分周器２９の入力端子の接続位置
（伝送線路２７の接続位置）はショートスタブ２２のシ
ョート端からλ／１００程度の距離に設定すればよい。
このようにすると、コレクタバイアス供給用ショートス
タブ２２と分周器２９の入力端子を伝送線路２７および
直流阻止用キャパシタ２８を介して接続した場合、集積
回路パターン上、伝送線路２７の配線が長くなることに
より分周器２９の入力負荷（浮遊容量や浮遊インダクタ
ンス）が増大しても、ＶＣＯ１０の特性が影響を受ける
ことはほとんどない。
【００２５】上述したように本実施形態の位相同期回路
装置では、ＶＣＯ１０と分周器２９を同一の集積回路チ
ップ上に構成するとともに、ＶＣＯ１０の出力端子であ
るトランジスタ１１のコレクタにオープン端が接続され
たコレクタバイアス供給用ショートスタブ２２のショー
ト端の近傍に、分周器２９の入力端子を接続している。
【００２６】このように構成すると、ＶＣＯ１０の出力
はパワーとしては分周器２９側にはほとんど分配されな
いが、信号電圧はコレクタバイアス供給用ショートスタ
ブ２２を介して分周器２９の入力に伝達され、ＶＣＯ１
０の出力パワーはほとんど出力端子２６側にのみ供給さ
れるので、必要なパワーは小さくて済む。
【００２７】また、ＶＣＯ１０は分周器２９の入力負荷
の影響を受けないため、分周器２９に関係なく単体で設
計でき、ＶＣＯ１０および分周器２９を共に最適化する
ことが可能となり、位相同期回路装置の特性向上に寄与
することができる。
【００２８】しかも、本実施形態ではＶＣＯ１０におけ
るトランジスタ１１のコレクタバイアス供給用ショート
スタブ２２がＶＣＯ１０の出力端子と分周器２９の入力
端子との結合のためのショートスタブを兼ねているた
め、新たにショートスタブを追加する必要がなく、チッ
プ面積の増大を避けることが可能である。
【００２９】さらに、分周器２９を２段構成として、第
１段目にダイナミック分周器、第２段目にマスタースレ
イブ型のスタティック分周器を配置すれば、第１段目の
ダイナミック分周器を図３に示したように入力電圧感度
の高い領域で使用することによって、分周器２０の動作
に必要な入力電圧レベルを下げることができる。これに
より、コレクタバイアス供給用ショートスタブ２２のシ
ョート端近傍の電圧レベルの低い位置に分周器２９の入
力端子を接続しても、分周器２９は正しく分周動作を行
うことができる。
【００３０】次に、本発明の他の実施形態を説明する。
なお、以下の実施形態では図１と同一部分に同一符号を
付して第１の実施形態との相違点のみを述べる。 （第２の実施形態）図４に、本発明の第２の実施形態に
係る位相同期回路装置におけるＶＣＯとその出力を分周
する分周器およびその周辺部の構成を示す。本実施形態
においても、少なくともＶＣＯと分周器が同一のＭＩＣ
チップ内に構成される。
【００３１】本実施形態では、分周器２９の入力端子が
伝送線路２７および直流阻止用キャパシタ２８を介し
て、トランジスタ１１の負性抵抗を大きくするための容
量性ショートスタブ２１のショート端（接地端）の近傍
に接続されている点が第１の実施形態と異なっている。
ＶＣＯ１０の出力は容量性ショートスタブ２１にも一部
現れるので、分周器２９をこのように接続しても分周器
２９はＶＣＯ１０の出力を分周することができる。
【００３２】本実施形態の構成によっても、第１の実施
形態と同様の効果が得られる。すなわち、ＶＣＯ１０の
出力はパワーとしては分周器２９側にはほとんど分配さ
れないが、信号電圧は容量性ショートスタブ２１を介し
て分周器２９の入力に伝達されるので、ＶＣＯ１０の出
力に必要なパワーは最小限で済み、またＶＣＯ１０は分
周器２９の入力負荷の影響を受けないため、分周器２９
に関係なく単体で設計でき、ＶＣＯ１０および分周器２
９を共に最適化することができる。
【００３３】しかも、ＶＣＯ１０におけめトランジスタ
１１のエミッタに接続された容量性ショートスタブ２１
がＶＣＯ１０と分周器２９の入力端子との結合のための
ショートスタブを兼ねているため、チップ面積の増大も
避けられる。
【００３４】さらに、分周器２９を第１の実施形態と同
様に、第１段目にダイナミック分周器、第２段目にマス
タースレイブ型のスタティック分周器を配置した２段構
成とした上で、第１段目のダイナミック分周器を図３に
示したように入力電圧感度の高い領域で使用すれば、分
周器２０の動作に必要な入力電圧レベルを下げることが
でき、容量性ショートスタブ２１のショート端近傍の電
圧レベルの低い位置に分周器２９の入力端子を接続して
も、分周器２９は正しく分周動作を行うことができる。
【００３５】（第３の実施形態）図５は、本発明の第３
の実施形態に係る位相同期回路装置におけるＶＣＯとそ
の出力を分周する分周器およびその周辺部の構成を示す
図であり、第１および第２の実施形態と同様に少なくと
もＶＣＯと分周器が同一のＭＩＣチップ内に構成され
る。
【００３６】本実施形態では、図１におけるバラクタバ
イアス供給用ショートスタブ１５、トランジスタ１１へ
のベースバイアス供給用ショートスタブ１８、トランジ
スタ１１のエミッタに接続された容量性ショートスタブ
２１およびトランジスタ１１へのコレクタバイアス供給
用ショートスタブ２２がスパイラルインダクタ３１，３
２，３３および３４にそれぞれ置き換えられている。
【００３７】また、本実施形態ではトランジスタ１１の
エミッタに接続されたスパイラルインダクタ３３はトラ
ンジスタ１１の負性抵抗を大きくする効果を持たないた
め、トランジスタ１１のエミッタをキャパシタ３５を介
して接地することにより、トランジスタ１１の負性抵抗
を大きくしている。さらに、コレクタバイアス供給用ス
パイラルインダクタ３４と接地用キャパシタ２３および
バイアス電源端子２４との間には、伝送線路３６が挿入
されている。そして、分周器２９の入力端子はコレクタ
バイアス供給用スパイラルインダクタ３４と伝送線路３
５との接続点に伝送線路２７および直流阻止用キャパシ
タ２８を介して接続されている。
【００３８】このようにショートスタブをスパイラルイ
ンダクタのようなインダクタンス素子に置き換えた構成
の場合にも、本発明を適用することができる。すなわ
ち、本実施形態によると分周器２９の入力端子をインダ
クタンス素子であるコレクタバイアス供給用スパイラル
インダクタ３４を介してＶＣＯ１０に接続することによ
り、第１の実施形態と同様の効果を得ることができる。
【００３９】なお、図５におけるトランジスタ１１のエ
ミッタに接続されたスパイラルインダクタ３３と接地間
に短い伝送線路を挿入し、この伝送線路とスパイラルイ
ンダクタ３３との接続点に、伝送線路２７および直流素
子用キャパシタ２８を介して分周器２９の入力端子を接
続するようにしてもよい。
【００４０】（第４の実施形態）図６は、本発明の第４
の実施形態を示す図であり、図５におけるコレクタバイ
アス供給用スパイラルインダクタ３４と接地用キャパシ
タ２３およびバイアス電源端子２４との間に挿入された
伝送線路３６をスパイラルインダクタ３７に置き換えた
例である。この場合、スパイラルインダクタ３７のイン
ダクタンスをコレクタバイアス供給用スパイラルインダ
クタ３４のインダクタンスに比べて１桁以上小さくする
ことにより、第３の実施形態と同様の効果が得られる。
【００４１】（第５の実施形態）図７は、図８中に破線
で示したようにＶＣＯ１の出力側にバッファアンプ６を
挿入した構成に本発明を適用した実施形態であり、ＶＣ
Ｏとその出力を分周する分周器およびＶＣＯの出力側に
設けられたバッファアンプの部分の構成を示している。
本実施形態においては、少なくともＶＣＯと分周器およ
びバッファアンプが同一のＭＩＣチップ内に構成され
る。
【００４２】図７において、バッファアンプ４０はトラ
ンジスタ４１を主体として構成されており、トランジス
タ４１のベースは直流阻止用キャパシタ４２および伝送
線路４３を介してＶＣＯ１０の出力端子に接続される。
すなわち、直流阻止用キャパシタ４２の伝送線路４３と
反対側の端は、ＶＣＯ１０におけるトランジスタ１１の
コレクタに一端が接続されたＶＣＯの出力取り出し用の
伝送線路２５の他端に接続されている。
【００４３】伝送線路４３の途中に、ここから分岐する
ようにベースバイアス供給用ショートスタブ４４のオー
プン端が接続され、このベースバイアス供給用ショート
スタブ４４のショート端は接地用キャパシタ４５を介し
て接地されるとともに、ベースバイアス電源端子４６に
接続される。また、トランジスタ４１のエミッタは接地
され、コレクタはバッファアンプの出力取り出し用の伝
送線路４７をおよび直流阻止用キャパシタ４８を介して
出力端子２６に接続される。伝送線路４７の途中に、こ
こから分岐するようにコレクタバイアス供給用ショート
スタブ５０のオープン端が接続され、このコレクタバイ
アス供給用ショートスタブ５０のショート端は接地用キ
ャパシタ５１を介して接地されるとともに、コレクタバ
イアス電源端子５２に接続される。
【００４４】そして、バッファアンプ４０を構成するト
ランジスタ４１のベースバイアス供給用ショートスタブ
４４のショート端の近傍に、伝送線路２７および直流阻
止用キャパシタ２８を介して分周器２９の入力端子が接
続され、この分周器２９の出力端子３０からＶＣＯ１０
の発振周波数ｆの１／ｎの周波数ｆ／ｎの信号が取り出
されるようになっている。
【００４５】このように本実施形態ではＶＣＯ１０と分
周器２９およびバッファアンプ４０を同一の集積回路チ
ップ上に構成するとともに、バッファアンプ４０におけ
るトランジスタ４１へのベースバイアス供給用ショート
スタブ４４のショート端近傍に、分周器２９の入力端子
を接続している。
【００４６】このように構成することによって、先の実
施形態と同様の効果が得られる。すなわち、ＶＣＯ１０
の出力はパワーとしては分周器２９側にはほとんど分配
されないが、信号電圧はバッファアンプ４０におけるト
ランジスタ４１へのベースバイアス供給用ショートスタ
ブ４４を介して分周器２９の入力に伝達され、ＶＣＯ１
０の出力パワーはバッファアンプ４０を出力端子４９側
にのみ供給されることになるので、ＶＣＯ１０の出力に
必要なパワーは小さくて済む。しかも、ＶＣＯ１０は分
周器２９の入力負荷の影響を受けないため、分周器２９
に関係なく単体で設計でき、ＶＣＯ１０および分周器２
９を共に最適化することが可能となり、位相同期回路装
置の特性向上に寄与することができ、またバッファアン
プ４０のトランジスタ４１へのベースバイアス供給用シ
ョートスタブ４４が分周器２９への入力経路を兼ねてい
るため、チップ面積の増大も避けられる。
【００４７】さらに、分周器２９を２段構成として、第
１段目にダイナミック分周器、第２段目にマスタースレ
イブ型のスタティック分周器を配置すれば、第１段目の
ダイナミック分周器を図３に示したように入力電圧感度
の高い領域で使用することによって、分周器２０の動作
に必要な入力電圧レベルを下げることができる。これに
より、ベースバイアス供給用ショートスタブ４４のショ
ート端近傍の電圧レベルの低い位置に分周器２９の入力
端子を接続しても、分周器２９は正しく分周動作を行う
ことができる。
【００４８】本発明のさらに別の実施形態として、分周
器の入力電圧感度特性を可変とし、ＶＣＯの発振周波数
と分周器の最も高感度の分周周波数を合わせるようにす
ることも可能である。これにより分周器に必要な入力電
圧を小さくし、さらに分周器の入力電圧感度特性を自由
に変えることによって、広い周波数範囲で同様の手法を
適用でき、また分周器の入力電圧感度特性が設計から大
きくずれても対応することができる。
【００４９】
【発明の効果】以上説明したように、本発明の位相同期
回路装置によれば、電圧制御発振器および分周器さらに
はバッファアンプを同一の集積回路チップ内に構成し、
かつ電圧制御発振器にオープン端が接続されたショート
スタブのショート端近傍の位置に分周器の入力端子を接
続するか、または電圧制御発振器にインダクタンス素子
を介して分周器の入力端子を接続するか、あるいはバッ
ファアンプへのバイアス供給用ショートスタブのショー
ト端近傍に分周器の入力端しを接続することにより、高
性能を維持しつつ電圧制御発振器の出力パワーを小さく
することができ、また電圧制御発振器の出力パワーを出
力側と分周器側に分配するためのハイブリッド回路やパ
ワーディバイダが不要となる。
【００５０】すなわち、本発明の構成によると電圧制御
発振器の出力はパワーとしては分周器側にはほとんど分
配されないが、信号電圧は分周器の入力に確実に伝達さ
れるので、電圧制御発振器の出力パワーを大きくするこ
となく分周器を動作させることができる。
【００５１】また、電圧制御発振器が分周器の入力負荷
の影響を受けないため、電圧制御発振器を分周器とは独
立して単体で設計でき、電圧制御発振器および分周器を
共に最適化して位相同期回路装置の性能向上を図ること
ができる。
【００５２】さらに、分周器を２段構成のダイナミック
分周器やマスタースレイブ型のスタティック分周器で構
成し、ダイナミック分周器を初段に用いて入力電圧感度
の高い領域で使用すれば、分周器の動作に必要な入力電
圧レベルを下げることが可能であるため、本発明のよう
に分周器に入力端子を電圧レベルの低い位置に接続した
場合でも、分周器は容易に分周動作を行うことができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る位相同期回路装
置の要部の構成を示す図
【図２】本発明における分周器の初段に用いるダイナミ
ック分周器の一構成例を示す回路図
【図３】図２のダイナミック分周器の入力電圧感度特性
を示す図
【図４】本発明の第２の実施形態に係る位相同期回路装
置の要部の構成を示す図
【図５】本発明の第３の実施形態に係る位相同期回路装
置の要部の構成を示す図
【図６】本発明の第４の実施形態に係る位相同期回路装
置の要部の構成を示す図
【図７】本発明の第５の実施形態に係る位相同期回路装
置の要部の構成を示す図
【図８】位相同期回路の基本構成を示すブロック図
【図９】従来の高周波用位相同期回路の構成を示すブロ
ック図
【符号の説明】
１０…ＶＣＯ（電圧制御発振器） １１…ＶＣＯのトランジスタ １２…伝送線路 １３…直流阻止用キャパシタ １４…バラクタダイオード １５…バラクタバイアス供給用ショートスタブ １６…接地用キャパシタ １７…制御電圧入力端子 １８…ベースバイアス供給用ショートスタブ １９…接地用キャパシタ ２０…ベースバイアス電源端子 ２１…容量性ショートスタブ ２２…コレクタバイアス供給用ショートスタブ ２３…接地用キャパシタ ２４…コレクタバイアス電源端子 ２５…ＶＣＯの出力取り出し用伝送線路 ２６…ＶＣＯの出力端子 ２７…伝送線路 ２８…直流阻止用キャパシタ ２９…分周器 ３０…分周器の出力端子 ３１，３２，３３，３４，３７…スパイラルインダクタ ３５…キャパシタ ３６…伝送線路 ４０…バッファアンプ ４１…バッファアンプのトランジスタ ４２…直流阻止用キャパシタ ４３…伝送線路 ４４…ベースバイアス供給用ショートスタブ ４５…接地用キャパシタ ４６…ベースバイアス電源端子 ４７…バッファアンプの出力取り出し用伝送線路 ４８…直流阻止用キャパシタ ４９…バッファアンプの出力端子 ５０…コレクタバイアス供給用ショートスタブ ５１…接地用キャパシタ ５２…コレクタバイアス電源端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】電圧制御発振器と、該電圧制御発振器の出
    力を分周する分周器と、該分周器の出力と基準信号の位
    相を比較する位相比較器と、該位相比較器の出力に基づ
    いて前記電圧制御発振器の発振周波数を制御する制御手
    段とを有する位相同期回路装置において、 前記電圧制御発振器および分周器を同一の集積回路チッ
    プ内に構成し、かつ該電圧制御発振器にオープン端が接
    続されたショートスタブのショート端近傍に該分周器の
    入力端子を接続したことを特徴とする位相同期回路装
    置。
  2. 【請求項２】電圧制御発振器と、該電圧制御発振器の出
    力を分周する分周器と、該分周器の出力と基準信号の位
    相を比較する位相比較器と、該位相比較器の出力に基づ
    いて前記電圧制御発振器の発振周波数を制御する制御手
    段とを有し、さらに前記電圧制御発振器の出力をバッフ
    ァアンプを介して外部へ取り出すようにした位相同期回
    路装置において、 前記電圧制御発振器と分周器およびバッファアンプを同
    一の集積回路チップ内に構成し、かつ該バッファアンプ
    へのバイアス供給用ショートスタブのショート端近傍に
    該分周器の入力端子を接続したことを特徴とする位相同
    期回路装置。
  3. 【請求項３】電圧制御発振器と、該電圧制御発振器の出
    力を分周する分周器と、該分周器の出力と基準信号の位
    相を比較する位相比較器と、該位相比較器の出力に基づ
    いて前記電圧制御発振器の発振周波数を制御する制御手
    段とを有する位相同期回路装置において、 前記電圧制御発振器および分周器を同一の集積回路チッ
    プ内に構成し、かつ該分周器の入力端子を該電圧制御発
    振器にインダクタンス素子を介して接続したことを特徴
    とする位相同期回路装置。
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