JPH10255189A - テレメータ装置 - Google Patents

テレメータ装置

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JPH10255189A
JPH10255189A JP6075597A JP6075597A JPH10255189A JP H10255189 A JPH10255189 A JP H10255189A JP 6075597 A JP6075597 A JP 6075597A JP 6075597 A JP6075597 A JP 6075597A JP H10255189 A JPH10255189 A JP H10255189A
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JP
Japan
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data
circuit
signal
memory
memory circuit
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JP6075597A
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English (en)
Inventor
Koji Takenami
宏治 武南
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 地上装置の受信状態の不良やフェージングな
どの外乱により数秒間程度通信不能となった場合、その
間のデータを地上装置で計測できない問題があった。 【解決手段】 リアルタイムの計測データの編集を行う
一方で、編集した計測データをバッファ用のメモリ回路
に蓄積し、予めフレームフォーマットに挿入した再送デ
ータ編集位置を示す固定アドレスを検出した場合メモリ
回路から順次データを読み出し再度送出することによ
り、リアルタイムの計測データと再送データが混合した
フレームフォーマットデータを生成し、地上装置で計測
不能であった時間のデータを取得することが可能とな
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、例えばディジタ
ルデータを収集・編集し、地上装置等にデータを送るこ
とを目的にした飛しょう体に搭載するテレメータ装置に
関するものである。
【0002】
【従来の技術】図15は、従来のテレメータ装置の構成
図を示すもので、外部装置から入力される信号をパラレ
ルのディジタル信号として説明する。外部装置から入力
されるディジタル信号において、1は連続して入力され
るクロック信号、2は連続的に入力されるパラレルのデ
ータ信号、3は上記データ信号のフレームの先頭位置を
示す先頭フラグ信号である。尚、クロック信号1とパラ
レルのデータ信号2と先頭フラグ信号3は時間的に同期
関係にあるものとする。
【0003】外部装置から入力された上記クロック信号
1と上記パラレルのデータ信号2と上記先頭フラグ信号
3は、レシーバ回路4にて波形整形及びレベル変換等を
必要に応じ実施する。
【0004】図15において、ライトメモリ選択回路5
は先頭フラグ信号3によりカウントしたライトメモリ選
択信号6を生成し、データの書き込み及び読み出しを行
うメモリを選択する。上記ライトメモリ選択回路5で第
1のメモリ回路7が選択された場合、上記ライトメモリ
選択信号6によって上記第1のメモリ回路7はデータの
書き込みをまた第2のメモリ回路8はデータの読み出し
を行うよう制御される。さらに第1のライトアドレス制
御回路9においてクロック信号1でカウントした第1の
ライトアドレス信号10を各々のメモリ回路に出力する
ことにより、ライトメモリとして選択された上記第1の
メモリ回路7の所定アドレスへのデータの書き込みが行
われる。
【0005】またフレーム編集回路11は、上記先頭フ
ラグ信号3により初期化し発振回路12から出力される
リードクロック信号13に同期したリードアドレス信号
14を各々のメモリ回路に対して供給し、リードメモリ
として選択された上記第2のメモリ回路8から所定のリ
ードアドレスに従ってデータを読み出し計測データ15
を得る。
【0006】再び外部装置より上記先頭フラグ信号3が
入力された場合、上記ライトメモリ選択回路5は上記ラ
イトメモリ選択信号6をカウントし逆論理の制御を経由
して上記第2のメモリ回路8に対しデータの書き込み
を、また第1のメモリ回路7に対しデータの読み出しを
行うよう制御する。これらの動作により書き込みと読み
出しを行うメモリの切り換えが交互に行われ、各々のメ
モリ回路7、8に対してフレーム単位で順次データが書
き込まれる。
【0007】またデータの読み出しが完了した場合、上
記フレーム編集回路11は上記計測データ15の編集を
停止し、データの内容は特に規定しない一定パターンの
ダミーデータへの切り換え動作を行うため、ダミーデー
タ発生回路16より発生するダミーデータ信号17を選
択する第1の選択信号18を生成し、第1のセレクタ回
路19に出力する。上記第1の選択信号18を入力した
上記第1のセレクタ回路19は、上記ダミーデータ信号
17を選択し編集ディジタルデータ20として第2のセ
レクタ回路21に出力する。このダミーデータへの切り
換え動作はデータの書き込みが完了するまで行われ、再
び外部装置より上記先頭フラグ信号3が入力された後上
記計測データ15の編集を再開する。
【0008】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターン発生回路22の出力
信号である同期パターンデータ23を多重化しフレーム
フォーマットの先頭に上記同期パターンデータ23を挿
入するため第2のセレクタ回路21に対して第2の選択
信号24を出力する。これにより上記第2のセレクタ回
路21はフレームフォーマットパラレルデータ25を出
力する。上記フレームフォーマットパラレルデータ25
は、P/S(Parallel/Serial)変換回
路26の入力信号となり、上記フレーム編集回路11の
制御信号27及び伝送レートを決定するレートクロック
信号28によりシリアルデータに変換され、規定のフレ
ームフォーマットに形成された本装置の出力信号29と
なる。
【0009】また図16は、以上の動作に基づいて生成
された本装置の出力信号の1フレーム分のデータ系列を
時間軸で表したものであり、30は同期パターンデー
タ、31は規定のフレームフォーマットに従って編集さ
れたリアルタイムの計測データを示す。従来の装置では
図16に示すようにリアルタイムの計測データのみを編
集し地上装置にデータを送出していた。
【0010】
【発明が解決しようとする課題】従来の装置においては
編集単位でデータを収集及び編集しリアルタイムに順次
地上装置にデータを送出していたため、地上装置の受信
状態の不良やフェージングなどの外乱により数秒間程度
通信不能となった場合、その間のデータを地上装置で計
測できない問題が生じた。
【0011】この発明は上記のような問題を解決するた
めになされたもので、一度編集した計測データをメモリ
に蓄積し一定時間後に再度データを送出することによ
り、地上装置で計測不能の間のデータを取得可能とする
ことを目的とする。
【0012】
【課題を解決するための手段】第1の発明のテレメータ
装置は、従来の装置と同様リアルタイムの計測データの
編集を行う一方で、編集したすべての計測データをバッ
ファ用のメモリ回路に蓄積し、予めフレームフォーマッ
トに挿入した再送データ編集位置を示す固定アドレスを
検出した場合バッファ用のメモリ回路から順次データを
読み出し再度送出することにより、リアルタイムの計測
データと再送データが混合したフレームフォーマットデ
ータを生成し、地上装置で計測不能であった時間のデー
タを取得することを可能とするものである。
【0013】また、第2の発明のテレメータ装置は、従
来の装置と同様リアルタイムの計測データの編集を行う
一方で、編集した計測データの中で指定したデータを選
択してバッファ用のメモリ回路に蓄積し、予めフレーム
フォーマットに挿入した再送データ編集位置を示す固定
アドレスを検出した場合メモリ回路から順次データを読
み出し再度送出することにより、リアルタイムの計測デ
ータと再送データが混合したフレームデータを生成し、
地上装置で計測不能であった時間の指定したデータを取
得することを目的とするものである。
【0014】また、第3の発明のテレメータ装置は、従
来の装置と同様リアルタイムの計測データの編集を行う
一方で、編集した計測データを2編集単位あたり1回バ
ッファ用のメモリ回路に蓄積し、予めフレームフォーマ
ットに挿入した再送データ編集位置を示す固定アドレス
を検出した場合メモリ回路から順次データを読み出し再
度送出することにより、リアルタイムの計測データと再
送データが混合したフレームデータを生成し、地上装置
で計測不能であった時間のデータを半分のサンプルレー
トで取得することを可能とするものである。
【0015】また、第4の発明のテレメータ装置は、従
来の装置と同様リアルタイムの計測データの編集を行う
一方で、編集したすべての計測データをバッファ用のメ
モリ回路に蓄積し、従来時間補正のため挿入していた一
定パターンのダミーデータの代わりに蓄積したデータを
再度送出する制御を行うことにより、リアルタイムの計
測データと再送データのフレームフォーマットデータを
別々に生成し、地上装置で計測不能であった時間のデー
タを取得することを可能とするものである。
【0016】また、第5の発明のテレメータ装置は、従
来の装置と同様リアルタイムの計測データの編集を行う
一方で、編集した計測データの中で指定したデータを選
択してバッファ用のメモリ回路に蓄積し、従来時間補正
のため挿入していた一定パターンのダミーデータの代わ
りに蓄積したデータを再度送出する制御を行うことによ
り、リアルタイムの計測データと再送データのフレーム
フォーマットデータを別々に生成し、地上装置で計測不
能であった時間の指定したデータを取得することを可能
とするものである。
【0017】また、第6の発明のテレメータ装置は、従
来の装置と同様リアルタイムの計測データの編集を行う
一方で、編集した計測データを2編集単位あたり1回バ
ッファ用のメモリ回路に蓄積し、従来時間補正のため挿
入していた一定パターンのダミーデータの代わりに蓄積
したデータを再度送出する制御を行うことにより、リア
ルタイムの計測データと再送データのフレームフォーマ
ットデータを別々に生成し、地上装置で計測不能であっ
た時間のデータを半分のサンプルレートで取得すること
を可能とするものである。
【0018】
【発明の実施の形態】
実施の形態1 図1はこの発明の実施の形態1を示す構成図であり、図
1において1から29は、従来の装置と同一のものであ
る。ただし第1のリードアドレス信号14は、第1のメ
モリ回路7または第2のメモリ回路8からフレームフォ
ーマットに従いパラレルのデータ信号2を読み出すため
の所定アドレス値と一定時間後に再送するデータのフレ
ームフォーマット挿入位置を示す既定の固定アドレス値
とから構成される。
【0019】また第3のメモリ回路33は編集した計測
データを一定時間後に再度送出するためのバッファであ
り、再送するまでの時間及び再送するデータ数に対応し
た容量を有する。第2のライトアドレス制御回路34は
リードクロック信号13でカウントしたライトアドレス
データ及びライトイネーブル信号を生成し、上記第3の
メモリ回路33に出力するとともに、上記第3のメモリ
回路33に書き込まれたデータを一定時間後に再送デー
タとして読み出すため既定のライトアドレス値でリード
アドレス用のリセット信号35を生成する。第1のデー
タ検出回路36は第1のリードアドレス信号14から再
送データのフレームフォーマット挿入位置を示す固定ア
ドレス値を検出した場合に再送データを読み出すタイミ
ングを示す再送位置検出信号37を生成する。カウンタ
回路38は上記リセット信号35で初期化し上記再送位
置検出信号でカウントしたリードアドレスデータを第3
のメモリ回路33に出力し再送データの読み出しを行
う。第3のセレクタ回路39は上記再送位置検出信号3
7により再送データを出力すると判定した場合、計測デ
ータ15の代わりに再送データを選択する制御を行う。
【0020】図1において、第1のライトアドレス制御
回路9とライトメモリ選択回路5は従来の装置と同様外
部装置からのクロック信号1と先頭フラグ信号3を取り
込み、第1のメモリ回路7と第2のメモリ回路8へ交互
にパラレルのデータ信号2を書き込む制御を行う。ま
た、フレーム編集回路11で生成される第1のリードア
ドレス信号14が所定アドレス値の場合、上記ライトメ
モリ選択回路5により選択された上記第1のメモリ回路
7または上記第2のメモリ回路8から所定のリードアド
レスに従ってデータを読み出し従来の装置と同様に計測
データ15を得る。
【0021】一方第2のライトアドレス制御回路34は
リードクロック信号13でカウントした第2のライトア
ドレス信号40を第3のメモリ回路33に出力し、第1
のメモリ回路7または第2のメモリ回路8から読み出さ
れた計測データ15を一定時間後にフレームフォーマッ
トに挿入するために上記第3のメモリ回路33に順次書
き込む制御を行う。
【0022】また第1のリードアドレス信号14が再送
データのフレームフォーマット挿入位置を示す固定アド
レス値の場合、第1のデータ検出回路36は再送位置検
出信号37を上記第2のライトアドレス制御回路34に
逆論理で出力し上記第2のライトアドレス信号40のカ
ウント及び第3のメモリ回路33へのデータの書き込み
を停止するとともに、上記再送位置検出信号37をカウ
ンタ回路38と第3のセレクタ回路39に出力し蓄積し
たデータの読み出しを行うタイミングを通知する。上記
カウンタ回路38は上記リセット信号35で初期化し上
記再送位置検出信号37でカウントした第2のリードア
ドレス信号41を上記第3のメモリ回路33に出力し再
送データ42の読み出しを行う。さらに上記再送位置検
出信号37を入力した上記第3のセレクタ回路39は計
測データ15の代わりに上記再送データ42を選択しパ
ラレルのディジタル信号43として第1のセレクタ回路
19に出力する。
【0023】また上記第1のメモリ回路7または上記第
2のメモリ回路8からデータの読み出しが完了した場
合、上記フレーム編集回路11は上記第3のセレクタ回
路39の出力信号であるパラレルのディジタル信号43
の編集を停止しダミーデータへの切り換え動作を行うた
め、ダミーデータ信号17を選択する第1の選択信号1
8を生成し第1のセレクタ回路19に出力するととも
に、上記第2のライトアドレス制御回路34に逆論理で
出力し上記第2のライトアドレス信号40のカウント及
び第3のメモリ回路33へのデータの書き込みを停止す
る。上記第1の選択信号18を入力した上記第1のセレ
クタ回路19は、上記ダミーデータ信号17を選択し編
集ディジタルデータ20として第2のセレクタ回路21
に出力する。このダミーデータへの切り換え動作は上記
第1のメモリ回路7または上記第2のメモリ回路8への
データの書き込みが完了するまで行われ、再び上記先頭
フラグ信号3が入力された次のフレームの先頭から上記
パラレルのディジタル信号43の編集を再開する。
【0024】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターンデータ23を多重化
しフレームフォーマットの先頭に上記同期パターンデー
タ23を挿入するため第2のセレクタ回路21に対して
第2の選択信号24を出力する。これにより第2のセレ
クタ回路21はフレームフォーマットパラレルデータ2
5を出力する。上記フレームフォーマットパラレルデー
タ25は、P/S変換回路26の入力信号となり、上記
フレーム編集回路11の第2の制御信号27及び伝送レ
ートを決定するレートクロック信号28によりシリアル
データに変換され、規定のフレームフォーマットに形成
された本装置の出力信号29となる。
【0025】また図7は、第3のメモリ回路33に対す
る書き込みと読み出しの制御について時間軸で示した図
であり、44は第1のメモリ回路7または第2のメモリ
回路8の所定アドレス値、45は再送データのフレーム
フォーマット挿入位置を示す固定アドレス値、46は第
2のリードアドレス信号41のリセットのタイミングを
示す。ここでは、第2のライトアドレス信号40及び第
2のリードアドレス信号41の最大カウンタ値を5、ま
た第2のリードアドレス信号41が初期化されるライト
アドレス値を3として説明する。第2のライトアドレス
信号40は第1のリードアドレス信号14が所定アドレ
ス値の場合にカウントアップされ、その際上記第3のメ
モリ回路33にデータが書き込まれる。また第2のリー
ドアドレス信号41は第1のリードアドレス信号14が
固定アドレス値の場合にカウントアップされ、その際上
記第3のメモリ回路33からデータが読み出される。ラ
イトアドレス値が3のときリードアドレス値を初期化す
ることにより、ライトアドレス値1に書き込まれたデー
タはライトアドレス値が3のときにフレームフォーマッ
トに挿入され、一定時間後に再送データとして出力する
ことが可能となる。なお図9に示した各数値の指定はな
いが、上記第3のメモリ回路33からデータが読み出さ
れる前にデータが上書きされることを防ぐために上記第
2のリードアドレス信号41を初期化するライトアドレ
ス値は、最大カウンタ値から1フレームあたりの再送す
るデータ数を引いた値以下に設定する必要がある。
【0026】さらに図8は、以上の動作に基づいて動作
した場合の本装置の出力信号29の1フレーム分のデー
タ系列を時間軸で表した図であり、30と31は従来の
装置と同様、47は上記第3のメモリ回路33から読み
出される再送データを示す。計測するすべての信号を再
送するため1フレームあたりの計測データ31のデータ
数と再送データ47のデータ数を同じとするようフレー
ムフォーマットを規定する。また図8より本装置の出力
信号29の各データ系列は、従来の装置と比較して同じ
時間内で再送データ分だけ冗長してデータを地上に伝送
するため、伝送レートは2倍程度高くなる。
【0027】実施の形態2 図2はこの発明の実施の形態2を示す構成図であり、図
2において1から29は、従来の装置と同一のものであ
る。ただし第1のリードアドレス信号14は、第1のメ
モリ回路7または第2のメモリ回路8からフレームフォ
ーマットに従いパラレルのデータ信号2を読み出すため
の所定アドレス値と一定時間後に再送するデータのフレ
ームフォーマット挿入位置を示す既定の固定アドレス値
とから構成される。
【0028】また第3のメモリ回路33は編集した計測
データを一定時間後に再度送出するためのバッファであ
り、再送するまでの時間及び再送するデータ数に対応し
た容量を有する。第2のデータ検出回路48は第1のリ
ードアドレス信号14から予め再送するデータとして指
定したデータの所定アドレス値を検出した場合に計測デ
ータを書き込むタイミングを示す指定データアドレス検
出信号49を生成する。第2のライトアドレス制御回路
34は上記指定データアドレス検出信号49でカウント
したライトアドレスデータ及びライトイネーブル信号を
生成し、上記第3のメモリ回路33に出力するととも
に、上記第3のメモリ回路33に書き込まれたデータを
一定時間後に再送データとして読み出すため既定のライ
トアドレス値でリードアドレス用のリセット信号35を
生成する。第1のデータ検出回路36は第1のリードア
ドレス信号14から再送データのフレームフォーマット
挿入位置を示す固定アドレス値を検出した場合に再送デ
ータを読み出すタイミングを示す再送位置検出信号37
を生成する。カウンタ回路38は上記リセット信号35
で初期化し上記再送位置検出信号でカウントしたリード
アドレスデータを第3のメモリ回路33に出力し再送デ
ータの読み出しを行う。第3のセレクタ回路39は上記
再送位置検出信号37により再送データを出力すると判
定した場合、計測データ15の代わりに再送データを選
択する制御を行う。
【0029】図2において、第1のライトアドレス制御
回路9とライトメモリ選択回路5は従来の装置と同様外
部装置からのクロック信号1と先頭フラグ信号3を取り
込み、第1のメモリ回路7と第2のメモリ回路8へ交互
にパラレルのデータ信号2を書き込む制御を行う。ま
た、フレーム編集回路11で生成される第1のリードア
ドレス信号14が所定アドレス値の場合、上記ライトメ
モリ選択回路5により選択された上記第1のメモリ回路
7または上記第2のメモリ回路8から所定のリードアド
レスに従ってデータを読み出し従来の装置と同様に計測
データ15を得る。
【0030】一方第2のデータ検出回路48は第1のリ
ードアドレス信号14から予め再送するデータとして指
定したデータの所定アドレス値を検出した場合、指定デ
ータアドレス検出信号49を第2のライトアドレス制御
回路34に出力する。上記第2のライトアドレス制御回
路34は上記指定データアドレス検出信号49でカウン
トした第2のライトアドレス信号40を第3のメモリ回
路33に出力し、第1のメモリ回路7または第2のメモ
リ回路8から読み出された計測データ15を一定時間後
にフレームフォーマットに挿入するために上記第3のメ
モリ回路33に順次書き込む制御を行う。
【0031】また第1のリードアドレス信号14が再送
データのフレームフォーマット挿入位置を示す固定アド
レス値の場合、第1のデータ検出回路36は再送位置検
出信号37をカウンタ回路38と第3のセレクタ回路3
9に出力し蓄積したデータの読み出しを行うタイミング
を通知する。上記カウンタ回路38は上記リセット信号
35で初期化し上記再送位置検出信号37でカウントし
た第2のリードアドレス信号41を上記第3のメモリ回
路33に出力し再送データ42の読み出しを行う。さら
に上記再送位置検出信号37を入力した上記第3のセレ
クタ回路39は計測データ15の代わりに上記再送デー
タ42を選択しパラレルのディジタル信号43として第
1のセレクタ回路19に出力する。
【0032】また上記第1のメモリ回路7または上記第
2のメモリ回路8からデータの読み出しが完了した場
合、上記フレーム編集回路11は上記第3のセレクタ回
路39の出力信号であるパラレルのディジタル信号43
の編集を停止しダミーデータへの切り換え動作を行うた
め、ダミーデータ信号17を選択する第1の選択信号1
8を生成し第1のセレクタ回路19に出力する。上記第
1の選択信号18を入力した上記第1のセレクタ回路1
9は、上記ダミーデータ信号17を選択し編集ディジタ
ルデータ20として第2のセレクタ回路21に出力す
る。このダミーデータへの切り換え動作は上記第1のメ
モリ回路7または上記第2のメモリ回路8へのデータの
書き込みが完了するまで行われ、再び上記先頭フラグ信
号3が入力された次のフレームの先頭から上記パラレル
のディジタル信号43の編集を再開する。
【0033】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターンデータ23を多重化
しフレームフォーマットの先頭に上記同期パターンデー
タ23を挿入するため第2のセレクタ回路21に対して
第2の選択信号24を出力する。これにより第2のセレ
クタ回路21はフレームフォーマットパラレルデータ2
5を出力する。上記フレームフォーマットパラレルデー
タ25は、P/S変換回路26の入力信号となり、上記
フレーム編集回路11の第2の制御信号27及び伝送レ
ートを決定するレートクロック信号28によりシリアル
データに変換され、規定のフレームフォーマットに形成
された本装置の出力信号29となる。
【0034】また図9は、第3のメモリ回路33に対す
る書き込みと読み出しの制御について時間軸で示した図
であり、50は指定したデータの第1のメモリ回路7ま
たは第2のメモリ回路8の所定アドレス値、44は再送
をしないデータの所定アドレス値、45は再送データの
フレームフォーマット挿入位置を示す固定アドレス値、
46は第2のリードアドレス信号41のリセットのタイ
ミングを示す。ここでは、第2のライトアドレス信号4
0及び第2のリードアドレス信号41の最大カウンタ値
を5、また第2のリードアドレス信号41が初期化され
るライトアドレス値を3として説明する。第2のライト
アドレス信号40は第1のリードアドレス信号14が指
定したデータの所定アドレス値の場合にカウントアップ
され、その際上記第3のメモリ回路33にデータが書き
込まれる。また第2のリードアドレス信号41は第1の
リードアドレス信号14が固定アドレス値の場合にカウ
ントアップされ、その際上記第3のメモリ回路33から
データが読み出される。ライトアドレス値が3のときリ
ードアドレス値を初期化することにより、ライトアドレ
ス値1に書き込まれたデータはライトアドレス値が3の
ときにフレームフォーマットに挿入され、一定時間後に
再送データとして出力することが可能となる。なお図9
に示した各数値の指定はないが、上記第3のメモリ回路
33からデータが読み出される前にデータが上書きされ
ることを防ぐために上記第2のリードアドレス信号41
を初期化するライトアドレス値は、最大カウンタ値から
1フレームあたりの指定した再送するデータ数を引いた
値以下に設定する必要がある。
【0035】さらに図10は、以上の動作に基づいて動
作した場合の本装置の出力信号29の1フレーム分のデ
ータ系列を時間軸で表した図であり、30と31は従来
の装置と同様、47は上記第3のメモリ回路33から読
み出される再送データを示す。計測したデータの中で予
め指定されたデータのみを再送するため、指定されたデ
ータ50の数と再送データ47のデータ数を同じとする
ようフレームフォーマットを規定する。図10より本装
置の出力信号29の各データ系列は、従来の装置と比較
して同じ時間内で再送データ分だけ冗長してデータを地
上に伝送するため伝送レートは高くなるが、再送するデ
ータ数を少なく設定することにより伝送レートを減少す
ることが可能である。
【0036】実施の形態3 図3はこの発明の実施の形態3を示す構成図であり、図
3において1から29は、従来の装置と同一のものであ
る。ただし第1のリードアドレス信号14は、第1のメ
モリ回路7または第2のメモリ回路8からフレームフォ
ーマットに従いパラレルのデータ信号2を読み出すため
の所定アドレス値と一定時間後に再送するデータのフレ
ームフォーマット挿入位置を示す既定の固定アドレス値
とから構成される。
【0037】また第3のメモリ回路33は編集した計測
データを一定時間後に再度送出するためのバッファであ
り、再送するまでの時間及び再送するデータ数に対応し
た容量を有する。クロック信号制御回路51は先頭フラ
グ信号3により交互にリードクロック信号13のオンオ
フ切り換えしたバーストリードクロック信号52を生成
する。第2のライトアドレス制御回路34は上記バース
トリードクロック信号52でカウントしたライトアドレ
スデータ及びライトイネーブル信号を生成し、上記第3
のメモリ回路33に出力するとともに、上記第3のメモ
リ回路33に書き込まれたデータを一定時間後に再送デ
ータとして読み出すため既定のライトアドレス値でリー
ドアドレス用のリセット信号35を生成する。第1のデ
ータ検出回路36は第1のリードアドレス信号14から
再送データのフレームフォーマット挿入位置を示す固定
アドレス値を検出した場合に再送データを読み出すタイ
ミングを示す再送位置検出信号37を生成する。カウン
タ回路38は上記リセット信号35で初期化し上記再送
位置検出信号でカウントしたリードアドレスデータを第
3のメモリ回路33に出力し再送データの読み出しを行
う。第3のセレクタ回路39は上記再送位置検出信号3
7により再送データを出力すると判定した場合、計測デ
ータ15の代わりに再送データを選択する制御を行う。
【0038】図3において、第1のライトアドレス制御
回路9とライトメモリ選択回路5は従来の装置と同様外
部装置からのクロック信号1と先頭フラグ信号3を取り
込み、第1のメモリ回路7と第2のメモリ回路8へ交互
にパラレルのデータ信号2を書き込む制御を行う。ま
た、フレーム編集回路11で生成される第1のリードア
ドレス信号14が所定アドレス値の場合、上記ライトメ
モリ選択回路5により選択された上記第1のメモリ回路
7または上記第2のメモリ回路8から所定のリードアド
レスに従ってデータを読み出し従来の装置と同様に計測
データ15を得る。
【0039】一方クロック信号制御回路51は先頭フラ
グ信号3により交互にリードクロック信号13のオンオ
フ切り換えしたバーストリードクロック信号52を生成
する。第2のライトアドレス制御回路34は上記バース
トリードクロック信号52でカウントした第2のライト
アドレス信号40を第3のメモリ回路33に出力し、第
1のメモリ回路7または第2のメモリ回路8から読み出
された計測データ15を一定時間後にフレームフォーマ
ットに挿入するために上記第3のメモリ回路33に順次
書き込む制御を行う。
【0040】また第1のリードアドレス信号14が再送
データのフレームフォーマット挿入位置を示す固定アド
レス値の場合、第1のデータ検出回路36は再送位置検
出信号37を上記第2のライトアドレス制御回路34に
逆論理で出力し上記第2のライトアドレス信号40のカ
ウント及び第3のメモリ回路33へのデータの書き込み
を停止するとともに、上記再送位置検出信号37をカウ
ンタ回路38と第3のセレクタ回路39に出力し蓄積し
たデータの読み出しを行うタイミングを通知する。上記
カウンタ回路38は上記リセット信号35で初期化し上
記再送位置検出信号37でカウントした第2のリードア
ドレス信号41を上記第3のメモリ回路33に出力し再
送データ42の読み出しを行う。さらに上記再送位置検
出信号37を入力した上記第3のセレクタ回路39は計
測データ15の代わりに上記再送データ42を選択しパ
ラレルのディジタル信号43として第1のセレクタ回路
19に出力する。
【0041】また上記第1のメモリ回路7または上記第
2のメモリ回路8からデータの読み出しが完了した場
合、上記フレーム編集回路11は上記第3のセレクタ回
路39の出力信号であるパラレルのディジタル信号43
の編集を停止しダミーデータへの切り換え動作を行うた
め、ダミーデータ信号17を選択する第1の選択信号1
8を生成し第1のセレクタ回路19に出力するととも
に、上記第2のライトアドレス制御回路34に逆論理で
出力し上記第2のライトアドレス信号40のカウント及
び第3のメモリ回路33へのデータの書き込みを停止す
る。上記第1の選択信号18を入力した上記第1のセレ
クタ回路19は、上記ダミーデータ信号17を選択し編
集ディジタルデータ20として第2のセレクタ回路21
に出力する。このダミーデータへの切り換え動作は上記
第1のメモリ回路7または上記第2のメモリ回路8への
データの書き込みが完了するまで行われ、再び上記先頭
フラグ信号3が入力された次のフレームの先頭から上記
パラレルのディジタル信号43の編集を再開する。
【0042】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターンデータ23を多重化
しフレームフォーマットの先頭に上記同期パターンデー
タ23を挿入するため第2のセレクタ回路21に対して
第2の選択信号24を出力する。これにより上記第2の
セレクタ回路21はフレームフォーマットパラレルデー
タ25を出力する。上記フレームフォーマットパラレル
データ25は、P/S変換回路26の入力信号となり、
上記フレーム編集回路11の第2の制御信号27及び伝
送レートを決定するレートクロック信号28によりシリ
アルデータに変換され、規定のフレームフォーマットに
形成された本装置の出力信号29となる。
【0043】また図11は、第3のメモリ回路33に対
する書き込みと読み出しの制御について時間軸で示した
図であり、44は第1のメモリ回路7または第2のメモ
リ回路8の所定アドレス値、45は再送データのフレー
ムフォーマット挿入位置を示す固定アドレス値、46は
第2のリードアドレス信号41のリセットのタイミン
グ、53は先頭フラグ信号3の入力タイミングを示す。
ここでは、第2のライトアドレス信号40及び第2のリ
ードアドレス信号41の最大カウンタ値を5、また第2
のリードアドレス信号41が初期化されるライトアドレ
ス値を3として説明する。第2のライトアドレス信号4
0は第1のリードアドレス信号14が所定アドレス値の
場合にカウントアップされ、その際上記第3のメモリ回
路33にデータが書き込まれる。次にクロック信号制御
回路51に先頭フラグ信号3が入力された場合バースト
リードクロック信号52はオフとなり、上記第3のメモ
リ回路33へのデータの書き込みを停止する。また第2
のリードアドレス信号41は第1のリードアドレス信号
14が固定アドレス値の場合にカウントアップされ、そ
の際上記第3のメモリ回路33からデータが読み出され
る。ライトアドレス値が3のときリードアドレス値を初
期化することにより、ライトアドレス値1に書き込まれ
たデータはライトアドレス値が3のときにフレームフォ
ーマットに挿入され、一定時間後に再送データとして出
力することが可能となる。なお図11に示した各数値の
指定はないが、上記第3のメモリ回路33からデータが
読み出される前にデータが上書きされることを防ぐため
に上記第2のリードアドレス信号41を初期化するライ
トアドレス値は、最大カウンタ値から1フレームあたり
のデータ数の1/2を引いた値以下に設定する必要があ
る。
【0044】さらに図10は、以上の動作に基づいて動
作した場合の本装置の出力信号29の1フレーム分のデ
ータ系列を時間軸で表した図であり、30と31は従来
の装置と同様、47は上記第3のメモリ回路33から読
み出される再送データを示す。計測した信号を2編集単
位に1回の割合で再送するため1フレームあたりの計測
データ31のデータ数1/2と再送データ47のデータ
数を同じとするようフレームフォーマットを規定する。
また図10より本装置の出力信号29の各データ系列
は、従来の装置と比較して同じ時間内で再送データ分だ
け冗長してデータを地上に伝送するため、伝送レートは
1.5倍程度高くなる。
【0045】実施の形態4 図4はこの発明の実施の形態4を示す構成図であり、図
4において1から15、20から29は、従来の装置と
同一のものである。ただしフレーム編集回路11はフレ
ームフォーマットを生成するための従来の動作と同時
に、第1のメモリ回路7または第2のメモリ回路8のデ
ータの読み出しが完了した場合、再送データ編集信号5
4を生成する。
【0046】また第3のメモリ回路33は編集した計測
データを一定時間後に再度送出するためのバッファであ
り、再送するまでの時間及び再送するデータ数に対応し
た容量を有する。第2のライトアドレス制御回路34は
上記再送データ編集信号54が低レベルの場合にリード
クロック信号13でカウントしたライトアドレスデータ
及びライトイネーブル信号を生成し、上記第3のメモリ
回路33に出力する。カウンタ回路38は上記再送デー
タ編集信号54の立ち上がりを検出した時、第2のライ
トアドレス制御回路34の出力データに初期化したのち
上記リードクロック信号13をカウントすることにより
第2のリードアドレス信号41を生成し第3のメモリ回
路33に対する再送データの読み出しを行う。第4のセ
レクタ回路55は上記再送データ編集信号54の入力に
より上記第3のメモリ回路33の出力信号を選択する。
【0047】図4において、第1のライトアドレス制御
回路9とライトメモリ選択回路5は従来の装置と同様外
部装置からのクロック信号1と先頭フラグ信号3を取り
込み、第1のメモリ回路7と第2のメモリ回路8へ交互
にパラレルのデータ信号2を書き込む制御を行う。ま
た、フレーム編集回路11で生成される第1のリードア
ドレス信号14が所定アドレス値の場合、上記ライトメ
モリ選択回路5により選択された上第1のメモリ回路7
または上記第2のメモリ回路8から所定のリードアドレ
スに従ってデータを読み出し従来の装置と同様に計測デ
ータ15を得る。
【0048】一方第2のライトアドレス制御回路34は
リードクロック信号13でカウントした第2のライトア
ドレス信号40を第3のメモリ回路33に出力し、第1
のメモリ回路7または第2のメモリ回路8から読み出さ
れた計測データ15を一定時間後にフレームフォーマッ
トに挿入するために上記第3のメモリ回路33に順次書
き込む制御を行う。
【0049】次に上記第1のメモリ回路7または上記第
2のメモリ回路8のデータの読み出しが完了した場合、
上記フレーム編集回路11は計測データ15の編集を停
止し第3のメモリ回路33から読み出される再送データ
42への切り換え動作を行うため、再送データの読み出
しを通知する再送データ編集信号54を生成し第4のセ
レクタ回路55に出力するとともに、上記第2のライト
アドレス制御回路34に負論理で出力し上記第2のライ
トアドレス信号40のカウント及び第3のメモリ回路3
3へのデータの書き込みを停止する。さらにカウンタ回
路38は上記第3のメモリ回路33のデータの書き込み
が完了した次のアドレスからデータを読み出す制御を行
うため、上記再送データ編集信号54により再送データ
42への切り換え動作の開始が通知された場合上記第2
のライトアドレス制御回路34の出力データに初期化し
たのち上記リードクロック信号13でカウントした第2
のリードアドレス信号41を生成し上記第3のメモリ回
路33に出力する。上記再送データ42は上記第4のセ
レクタ回路55経由で編集ディジタルデータ20として
第2のセレクタ回路21に出力される。この再送データ
への切り換え動作は上記第1のメモリ回路7または上記
第2のメモリ回路8へのデータの書き込みが完了するま
で行われ、再び上記先頭フラグ信号3が入力された次の
フレームの先頭から上記計測データ15の編集を再開す
る。
【0050】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターンデータ23を多重化
しフレームフォーマットの先頭に上記同期パターンデー
タ23を挿入するため第2のセレクタ回路21に対して
第2の選択信号24を出力する。これにより第2のセレ
クタ回路21はフレームフォーマットパラレルデータ2
5を出力する。上記フレームフォーマットパラレルデー
タ25は、P/S変換回路26の入力信号となり、上記
フレーム編集回路11の第2の制御信号27及び伝送レ
ートを決定するレートクロック信号28によりシリアル
データに変換され、規定のフレームフォーマットに形成
された本装置の出力信号29となる。
【0051】また図12は、第3のメモリ回路33に対
する書き込みと読み出しの制御について時間軸で示した
図であり、56は計測データの読み出しを示す再送デー
タ編集信号54が低レベルの状態、57は再送データの
読み出しを示す再送データ編集信号54が高レベルの状
態、58は再送データ編集信号54の立ち上がり時に第
2のリードアドレス信号のアドレス値の初期化を行うタ
イミング、59は第3のメモリ回路33からデータが読
み出されている状態を示す。ここでは、第2のライトア
ドレス信号40及び第2のリードアドレス信号41の最
大カウンタ値を6、編集単位あたりの再送するデータ数
を3として説明する。第2のライトアドレス信号40は
再送データ編集信号54が低レベルの場合カウントアッ
プされ、その際上記第3のメモリ回路33にデータが書
き込まれる。また第2のリードアドレス信号41は再送
データ編集信号54が高レベルの場合にカウントアップ
され、その際上記第3のメモリ回路33からデータが読
み出される。さらに再送データ編集信号54の立ち上が
り時にリードアドレス値をライトアドレスの値に初期化
することにより、第3のメモリ回路33で最後に書き込
まれたデータから順次読み出し再送データとして出力す
ることが可能となる。ただし第2のリードアドレス信号
41のアドレス値1のデータは時間補正のための不定デ
ータとして取り扱う。また図12に示した各数値がいず
れの場合でも同様の動作が行われる。
【0052】さらに図13は、以上の動作に基づいて動
作した場合の本装置の出力信号29の1フレーム分のデ
ータ系列として計測データフレーム及び再送データフレ
ームを時間軸で表した図であり、30と31は従来の装
置と同様、47は上記第3のメモリ回路33から読み出
される再送データを示す。計測するすべての信号を再度
送出するため再送データフレーム数は計測データフレー
ム数以上必要である。また図13より本装置の出力信号
29の各データ系列は、従来の装置と比較して同じ時間
内で再送データ分だけ冗長してデータを地上に伝送する
ため、伝送レートは2倍程度高くなる。
【0053】実施の形態5 図5はこの発明の実施の形態5を示す構成図であり、図
5において1から15、20から29は、従来の装置と
同一のものである。ただしフレーム編集回路11はフレ
ームフォーマットを生成するための従来の動作と同様
に、第1のメモリ回路7または第2のメモリ回路8のデ
ータの読み出しが完了した場合、再送データ編集信号5
4を生成する。
【0054】また第3のメモリ回路33は編集した計測
データを一定時間後に再度送出するためのバッファであ
り、再送するまでの時間及び再送するデータ数に対応し
た容量を有する。第2のデータ検出回路48は第1のリ
ードアドレス信号14から予め再送するデータとして指
定したデータの所定アドレス値を検出した場合に計測デ
ータを書き込むタイミングを示す指定データアドレス検
出信号49を生成する。第2のライトアドレス制御回路
34は上記指定データアドレス検出信号49でカウント
したライトアドレスデータ及びライトイネーブル信号を
生成し、上記第3のメモリ回路33に出力する。カウン
タ回路38は上記再送データ編集信号54の立ち上がり
を検出した時、第2のライトアドレス制御回路34の出
力データに初期化したのち上記リードクロック信号13
をカウントすることにより第2のリードアドレス信号4
1を生成し第3のメモリ回路33に対する再送データの
読み出しを行う。第4のセレクタ回路55は上記再送デ
ータ編集信号54の入力により上記第3のメモリ回路3
3の出力信号を選択する。
【0055】図5において、第1のライトアドレス制御
回路9とライトメモリ選択回路5は従来の装置と同様外
部装置からのクロック信号1と先頭フラグ信号3を取り
込み、第1のメモリ回路7と第2のメモリ回路8へ交互
にパラレルのデータ信号2を書き込む制御を行う。ま
た、フレーム編集回路11で生成される第1のリードア
ドレス信号14が所定アドレス値の場合、上記ライトメ
モリ選択回路5により選択された上記第1のメモリ回路
7または上記第2のメモリ回路8から所定のリードアド
レスに従ってデータを読み出し従来の装置と同様に計測
データ15を得る。
【0056】一方第2のデータ検出回路48は第1のリ
ードアドレス信号14から予め再送するデータとして指
定したデータの所定アドレス値を検出した場合、指定デ
ータアドレス検出信号49を第2のライトアドレス制御
回路34に出力する。上記第2のライトアドレス制御回
路34は上記指定データアドレス検出信号49でカウン
トした第2のライトアドレス信号40を第3のメモリ回
路33に出力し、第1のメモリ回路7または第2のメモ
リ回路8から読み出された計測データ15を一定時間後
にフレームフォーマットに挿入するために上記第3のメ
モリ回路33に順次書き込む制御を行う。
【0057】次に上記第1のメモリ回路7または上記第
2のメモリ回路8のデータの読み出しが完了した場合、
上記フレーム編集回路11は計測データ15の編集を停
止し上記第3のメモリ回路33から読み出される再送デ
ータ42への切り換え動作を行うため、再送データの読
み出しを通知する再送データ編集信号54を生成し第4
のセレクタ回路55に出力するとともに、上記第2のラ
イトアドレス制御回路34に負論理で出力し上記第2の
ライトアドレス信号40のカウント及び第3のメモリ回
路33へのデータの書き込みを停止する。さらにカウン
タ回路38は上記第3のメモリ回路33のデータの書き
込みが完了した次のアドレスからデータを読み出す制御
を行うため、上記再送データ編集信号54により再送デ
ータ42への切り換え動作の開始が通知された場合上記
第2のライトアドレス制御回路34の出力データに初期
化したのち上記リードクロック信号13でカウントした
第2のリードアドレス信号41を生成し上記第3のメモ
リ回路33に出力する。上記再送データ42は上記第4
のセレクタ回路55経由で編集ディジタルデータ20と
して第2のセレクタ回路21に出力される。この再送デ
ータへの切り換え動作は上記第1のメモリ回路7または
上記第2のメモリ回路8へのデータの書き込みが完了す
るまで行われ、再び上記先頭フラグ信号3が入力された
次のフレームの先頭から上記計測データ15の編集を再
開する。
【0058】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターンデータ23を多重化
しフレームフォーマットの先頭に上記同期パターンデー
タ23を挿入するため第2のセレクタ回路21に対して
第2の選択信号24を出力する。これにより上記第2の
セレクタ回路21はフレームフォーマットパラレルデー
タ25を出力する。上記フレームフォーマットパラレル
データ25は、P/S変換回路26の入力信号となり、
上記フレーム編集回路11の第2の制御信号27及び伝
送レートを決定するレートクロック信号28によりシリ
アルデータに変換され、規定のフレームフォーマットに
形成された本装置の出力信号29となる。
【0059】また図12は、第3のメモリ回路33に対
する書き込みと読み出しの制御について時間軸で示した
図であり、56は計測データの読み出しを示す再送デー
タ編集信号54が低レベルの状態、57は再送データの
読み出しを示す再送データ編集信号54が高レベルの状
態、58は再送データ編集信号54の立ち上がり時に第
2のリードアドレス信号のアドレス値の初期化を行うタ
イミング、59は第3のメモリ回路33からデータが読
み出されている状態を示す。ここでは、第2のライトア
ドレス信号40及び第2のリードアドレス信号41の最
大カウンタ値を6、編集単位あたりの再送するデータ数
を3として説明する。第2のライトアドレス信号40は
再送データ編集信号54が低レベルの場合カウントアッ
プされ、その際上記第3のメモリ回路33にデータが書
き込まれる。また第2のリードアドレス信号41は再送
データ編集信号54が高レベルの場合にカウントアップ
され、その際上記第3のメモリ回路33からデータが読
み出される。さらに再送データ編集信号54の立ち上が
り時にリードアドレス値をライトアドレスの値に初期化
することにより、第3のメモリ回路33で最後に書き込
まれたデータから順次読み出し再送データとして出力す
ることが可能となる。ただし第2のリードアドレス信号
41のアドレス値1のデータは時間補正のための不定デ
ータとして取り扱う。また図12に示した各数値がいず
れの場合でも同様の動作が行われる。
【0060】さらに図14は、以上の動作に基づいて動
作した場合の本装置の出力信号29の1フレーム分のデ
ータ系列として計測データフレーム及び再送データフレ
ームを時間軸で表した図であり、30と31は従来の装
置と同様、47は上記第3のメモリ回路33から読み出
される再送データを示す。図14より本装置の出力信号
29の各データ系列は、従来の装置と比較して同じ時間
内で再送データ分だけ冗長してデータを地上に伝送する
ため、伝送レートは高くなるが、再送するデータの種類
を少なく設定することにより伝送レートを減少すること
が可能である。
【0061】実施の形態6 図6はこの発明の実施の形態6を示す構成図であり、図
6において1から15、20から29は、従来の装置と
同一のものである。ただしフレーム編集回路11はフレ
ームフォーマットを生成するための従来の動作と同様
に、第1のメモリ回路7または第2のメモリ回路8のデ
ータの読み出しが完了した場合、再送データ編集信号5
4を生成する。
【0062】また第3のメモリ回路33は編集した計測
データを一定時間後に再度送出するためのバッファであ
り、再送するまでの時間及び再送するデータ数に対応し
た容量を有する。クロック信号制御回路51は先頭フラ
グ信号3により交互にリードクロック信号13のオンオ
フ切り換えを行いバーストリードクロック信号52を生
成する。第2のライトアドレス制御回路34は上記再送
データ編集信号54が低レベルの場合に上記バーストリ
ードクロック信号52でカウントしたライトアドレスデ
ータ及びライトイネーブル信号を生成し、上記第3のメ
モリ回路33に出力する。カウンタ回路38は上記再送
データ編集信号54の立ち上がりを検出した時、第2の
ライトアドレス制御回路34の出力データに初期化した
のち上記リードクロック信号13をカウントすることに
より第2のリードアドレス信号41を生成し第3のメモ
リ回路33に対する再送データの読み出しを行う。第4
のセレクタ回路55は上記再送データ編集信号54の入
力により上記第3のメモリ回路33の出力信号を選択す
る。
【0063】図6において、第1のライトアドレス制御
回路9とライトメモリ選択回路5は従来の装置と同様外
部装置からのクロック信号1と先頭フラグ信号3を取り
込み、第1のメモリ回路7と第2のメモリ回路8へ交互
にパラレルのデータ信号2を書き込む制御を行う。ま
た、フレーム編集回路11で生成される第1のリードア
ドレス信号14が所定アドレス値の場合、上記ライトメ
モリ選択回路5により選択された上記第1のメモリ回路
7または上記第2のメモリ回路8から所定のリードアド
レスに従ってデータを読み出し従来の装置と同様に計測
データ15を得る。
【0064】一方クロック信号制御回路51は先頭フラ
グ信号3により交互にリードクロック信号13のオンオ
フ切り換えを行いバーストリードクロック信号52を生
成する。第2のライトアドレス制御回路34は上記バー
ストリードクロック信号52でカウントした第2のライ
トアドレス信号40を第3のメモリ回路33に出力し、
第1のメモリ回路7または第2のメモリ回路8から読み
出された計測データ15を一定時間後にフレームフォー
マットに挿入するために上記第3のメモリ回路33に順
次書き込む制御を行う。
【0065】次に上記第1のメモリ回路7または上記第
2のメモリ回路8のデータの読み出しが完了した場合、
上記フレーム編集回路11は計測データ15の編集を停
止し上記第3のメモリ回路33から読み出される再送デ
ータ42への切り換え動作を行うため、再送データの読
み出しを通知する再送データ編集信号54を生成し第4
のセレクタ回路55に出力するとともに、上記第2のラ
イトアドレス制御回路34に負論理で出力し上記第2の
ライトアドレス信号40のカウント及び第3のメモリ回
路33へのデータの書き込みを停止する。さらにカウン
タ回路38は上記第3のメモリ回路33のデータの書き
込みが完了した次のアドレスからデータを読み出す制御
を行うため、上記再送データ編集信号54により再送デ
ータ42への切り換え動作の開始が通知された場合上記
第2のライトアドレス制御回路34の出力データに初期
化したのち上記リードクロック信号13でカウントした
第2のリードアドレス信号41を生成し上記第3のメモ
リ回路33に出力する。上記再送データ42は上記第4
のセレクタ回路55経由で編集ディジタルデータ20と
して第2のセレクタ回路21に出力される。この再送デ
ータへの切り換え動作は上記第1のメモリ回路7または
上記第2のメモリ回路8へのデータの書き込みが完了す
るまで行われ、再び上記先頭フラグ信号3が入力された
次のフレームの先頭から上記計測データ15の編集を再
開する。
【0066】上記フレーム編集回路11は、上記編集デ
ィジタルデータ20と同期パターンデータ23を多重化
しフレームフォーマットの先頭に上記同期パターンデー
タ23を挿入するため第2のセレクタ回路21に対して
第2の選択信号24を出力する。これにより上記第2の
セレクタ回路21はフレームフォーマットパラレルデー
タ25を出力する。上記フレームフォーマットパラレル
データ25は、P/S変換回路26の入力信号となり、
上記フレーム編集回路11の第2の制御信号27及び伝
送レートを決定するレートクロック信号28によりシリ
アルデータに変換され、規定のフレームフォーマットに
形成された本装置の出力信号29となる。
【0067】また図12は、第3のメモリ回路33に対
する書き込みと読み出しの制御について時間軸で示した
図であり、56は計測データの読み出しを示す再送デー
タ編集信号54が低レベルの状態、57は再送データの
読み出しを示す再送データ編集信号54が高レベルの状
態、58は再送データ編集信号54の立ち上がり時に第
2のリードアドレス信号のアドレス値の初期化を行うタ
イミング、59は第3のメモリ回路33からデータが読
み出されている状態を示す。ここでは、第2のライトア
ドレス信号40及び第2のリードアドレス信号41の最
大カウンタ値を6、編集単位あたりの再送するデータ数
を3として説明する。第2のライトアドレス信号40は
再送データ編集信号54が低レベルの場合カウントアッ
プされ、その際上記第3のメモリ回路33にデータが書
き込まれる。また第2のリードアドレス信号41は再送
データ編集信号54が高レベルの場合にカウントアップ
され、その際上記第3のメモリ回路33からデータが読
み出される。さらに再送データ編集信号54の立ち上が
り時にリードアドレス値をライトアドレスの値に初期化
することにより、第3のメモリ回路33で最後に書き込
まれたデータから順次読み出し再送データとして出力す
ることが可能となる。ただし第2のリードアドレス信号
41のアドレス値1のデータは時間補正のための不定デ
ータとして取り扱う。また図12に示した各数値がいず
れの場合でも同様の動作が行われる。
【0068】さらに図14は、以上の動作に基づいて動
作した場合の本装置の出力信号29の1フレーム分のデ
ータ系列として計測データフレーム及び再送データフレ
ームを時間軸で表した図であり、30と31は従来の装
置と同様、47は上記第3のメモリ回路33から読み出
される再送データを示す。図14より本装置の出力信号
29の各データ系列は、従来の装置と比較して同じ時間
内で再送データ分だけ冗長してデータを地上に伝送する
ため、伝送レートは1.5倍程度高くなる。
【0069】
【発明の効果】第1の発明によればデータを多重化し地
上に伝送する装置において、編集したすべての計測デー
タを蓄積するバッファ用のメモリ回路を用いることによ
り、リアルタイムの計測データと再送データが混合した
フレームフォーマットデータを生成し、リアルタイムの
データ計測を妨げることなしに地上装置で計測不能であ
った時間のデータを取得可能とする装置を提案するもの
である。
【0070】また、第2の発明によればデータを多重化
し地上に伝送する装置において、編集した計測データの
中で特に重要なデータを蓄積するバッファ用のメモリ回
路を用いることにより、リアルタイムの計測データと再
送データが混合したフレームフォーマットデータを生成
し、リアルタイムのデータ計測を妨げることなしに地上
装置で計測不能であった時間のデータの中で指定したデ
ータの取得が可能であり、かつ第1の発明と比較してバ
ッファ用のメモリ回路の容量と本装置の伝送レートの低
減が可能な装置を提案するものである。
【0071】また、第3の発明によればデータを多重化
し地上に伝送する装置において、編集した計測データの
サンプルレートを半減させたデータを蓄積するバッファ
用のメモリ回路を用いることにより、リアルタイムの計
測データと再送データが混合したフレームフォーマット
データを生成し、リアルタイムのデータ計測を妨げるこ
となしに地上装置で計測不能であった時間のデータをサ
ンプルレートが半減した再送データにより取得が可能で
あり、かつ第1の発明と比較してバッファ用のメモリ回
路の容量と本装置の伝送レートの低減が可能な装置を提
案するものである。
【0072】また、第4の発明によればデータを多重化
し地上に伝送する装置において、編集したすべての計測
データを蓄積するバッファ用のメモリ回路を用いて従来
時間補正のために挿入していたダミーデータの代わりに
再送データを送出する制御を行うことにより、リアルタ
イムの計測データと再送データのフレームフォーマット
データを別々に生成し、リアルタイムのデータ計測を妨
げることなしに地上装置で計測不能であった時間のデー
タを取得が可能であり、かつ第1の発明と比較して装置
規模の削減が可能な装置を提案するものである。
【0073】また、第5の発明によればデータを多重化
し地上に伝送する装置において、編集した計測データの
中で特に重要なデータを蓄積するバッファ用のメモリ回
路を用いて従来時間補正のために挿入していたダミーデ
ータの代わりに再送データを送出する制御を行うことに
より、リアルタイムの計測データと再送データのフレー
ムフォーマットデータを別々に生成し、リアルタイムの
データ計測を妨げることなしに地上装置で計測不能であ
った時間のデータを取得が可能であり、かつ第4の発明
と比較してバッファ用のメモリ回路の容量と本装置の伝
送レートの低減が可能な装置を提案するものである。
【0074】また、第6の発明によればデータを多重化
し地上に伝送する装置において、編集した計測データの
サンプルレートを半減させたデータを蓄積するバッファ
用のメモリ回路を用いて従来時間補正のために挿入して
いたダミーデータの代わりに再送データを送出する制御
を行うことにより、リアルタイムの計測データと再送デ
ータのフレームフォーマットデータを別々に生成し、リ
アルタイムのデータ計測を妨げることなしに地上装置で
計測不能であった時間のデータをサンプルレートが半減
した再送データにより取得が可能であり、かつ第4の発
明と比較してバッファ用のメモリ回路の容量と本装置の
伝送レートの低減が可能な装置を提案するものである。
【図面の簡単な説明】
【図1】 この発明による実施の形態1のテレメータ装
置を示す図である。
【図2】 この発明による実施の形態2のテレメータ装
置を示す図である。
【図3】 この発明による実施の形態3のテレメータ装
置を示す図である。
【図4】 この発明による実施の形態4のテレメータ装
置を示す図である。
【図5】 この発明による実施の形態5のテレメータ装
置を示す図である。
【図6】 この発明による実施の形態6のテレメータ装
置を示す図である。
【図7】 この発明による実施の形態1の第3のメモリ
回路のアドレス制御を示した図である。
【図8】 この発明による実施の形態1の本装置の出力
信号の1フレーム分のデータ系列を時間軸で示した図で
ある。
【図9】 この発明による実施の形態2の第3のメモリ
回路のアドレス制御を示した図である。
【図10】 この発明による実施の形態2、実施の形態
3の本装置の出力信号の1フレーム分のデータ系列を時
間軸で示した図である。
【図11】 この発明による実施の形態3の第3のメモ
リ回路のアドレス制御を示した図である。
【図12】 この発明による実施の形態4、実施の形態
5、実施の形態6の第3のメモリ回路のアドレス制御を
示した図である。
【図13】 この発明による実施の形態4の本装置の出
力信号の1フレーム分のデータ系列を時間軸で示した図
である。
【図14】 この発明による実施の形態5、実施の形態
6の本装置の出力信号の1フレーム分のデータ系列を時
間軸で示した図である。
【図15】 従来のテレメータ装置を示す図である。
【図16】 従来のテレメータ装置における本装置の出
力信号の1フレーム分のデータ系列を時間軸で示した図
である。
【符号の説明】
1 クロック信号 2 パラレルのデータ信号 3 先頭フラグ信号 4 レシーバ回路 5 ライトメモリ選択回路 6 ライトメモリ選択信号 7 第1のメモリ回路 8 第2のメモリ回路 9 第1のライトアドレス制御回路 10 第1のライトアドレス信号 11 フレーム編集回路 12 発振回路 13 リードクロック信号 14 第1のリードアドレス信号 15 計測データ 16 ダミーデータ発生回路 17 ダミーデータ信号 18 第1の選択信号 19 第1のセレクタ回路 20 編集ディジタルデータ 21 第2のセレクタ回路 22 同期パターン発生回路 23 同期パターンデータ 24 第2の選択信号 25 フレームフォーマットパラレルデータ 26 P/S変換回路 27 制御信号 28 レートクロック信号 29 本装置の出力信号 30 同期パターンデータ位置 31 計測データ位置 32 計測データ挿入開始位置 33 第3のメモリ回路 34 第2のライトアドレス制御回路 35 リセット信号 36 第1のデータ検出回路 37 再送位置検出信号 38 カウンタ回路 39 第3のセレクタ回路 40 第2のライトアドレス信号 41 第2のリードアドレス信号 42 再送データ 43 パラレルのディジタル信号 44 所定アドレス値 45 固定アドレス値 46 第2のリードアドレス信号のリセットタイミング 47 再送データ位置 48 第2のデータ検出回路 49 指定データアドレス検出信号 50 指定データの所定アドレス値 51 クロック信号制御回路 52 バーストリードクロック信号 53 先頭フラグ信号の入力タイミング 54 再送データ編集信号 55 第4のセレクタ回路 56 低レベルの再送データ編集信号 57 高レベルの再送データ編集信号 58 第2のリードアドレス信号の初期化のタイミング 59 再送データ読み出し状態

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 外部装置から入力される連続したクロッ
    ク信号、同じく連続的に入力されるパラレルのデータ信
    号、及び上記データ信号のフレームの先頭位置を示す先
    頭フラグ信号を受信するレシーバ回路と、書き込みと読
    み出しを独立に制御でき、2ポートを有する第1のメモ
    リ回路と、上記第1のメモリ回路と同一構成の第2のメ
    モリ回路と、上記先頭フラグ信号をカウントしてライト
    メモリ選択信号を生成し、データの書き込み及び読み出
    しを行うメモリを選択するライトメモリ選択回路と、上
    記先頭フラグ信号により初期化したのち上記クロック信
    号をカウントしてライトアドレスデータ及びライトイネ
    ーブル信号を生成し、上記第1のメモリ回路及び第2の
    メモリ回路に出力する第1のライトアドレス制御回路
    と、テレメータ装置の出力信号の伝送レートを決定する
    ためのリードクロック信号を発生する発振回路と、規定
    のフレームフォーマットを生成するためセレクタに対し
    選択信号を、またメモリに対し、メモリ回路の所定アド
    レス値と再送するデータのフレームフォーマット挿入位
    置を示す固定アドレス値で構成されている第1のリード
    アドレス信号を出力するフレーム編集回路と、一定時間
    後に計測したデータを再送するために上記第1のメモリ
    回路と上記第2のメモリ回路の出力データを順次蓄積す
    る2ポートを有する第3のメモリ回路と、上記リードク
    ロック信号をカウントしてライトアドレスデータ及びラ
    イトイネーブル信号を生成し、上記第3のメモリ回路に
    出力するとともに、既定のライトアドレス値でリセット
    信号を生成する第2のライトアドレス制御回路と、上記
    第1のリードアドレス信号から固定アドレス値を検出
    し、再送位置検出信号を生成する第1のデータ検出回路
    と、上記リセット信号で初期化した上記再送位置検出信
    号をカウントして第2のリードアドレス信号を生成し、
    上記第3のメモリ回路に出力するカウンタ回路と、上記
    再送位置検出信号により上記第3のメモリ回路の出力デ
    ータを選択する第3のセレクタ回路と、上記第1のメモ
    リ回路または上記第2のメモリ回路のデータの読み出し
    が完了した場合、上記フレーム編集回路の制御により上
    記第3のセレクタ回路の出力信号を切り換えて出力する
    ための一定パターンのダミーデータを発生するダミーデ
    ータ発生回路と、上記フレーム編集回路の制御によりダ
    ミーデータを出力すると判定した場合上記ダミーデータ
    を選択する第1のセレクタ回路と、テレメータ装置出力
    の先頭データを示すための同期パターンを発生する同期
    パターン発生回路と、上記同期パターンデータと上記第
    1のセレクタ回路の出力信号を選択して規定のフレーム
    フォーマットを生成する第2のセレクタ回路と、上記第
    2のセレクタ回路の出力信号をパラレルデータからシリ
    アルデータに変換するP/S(Parallel/Se
    rial)変換回路とで構成したテレメータ装置。
  2. 【請求項2】 外部装置から入力される連続したクロッ
    ク信号、同じく連続的に入力されるパラレルのデータ信
    号、及び上記データ信号のフレームの先頭位置を示す先
    頭フラグ信号を受信するレシーバ回路と、書き込みと読
    み出しを独立に制御できる2ポートを有する第1のメモ
    リ回路と、上記第1のメモリ回路と同一構成の第2のメ
    モリ回路と、上記先頭フラグ信号をカウントしてライト
    メモリ選択信号を生成し、データの書き込み及び読み出
    しを行うメモリを選択するライトメモリ選択回路と、上
    記先頭フラグ信号により初期化したのち上記クロック信
    号をカウントしてライトアドレスデータ及びライトイネ
    ーブル信号を生成し、上記第1のメモリ回路及び第2の
    メモリ回路に出力する第1のライトアドレス制御回路
    と、テレメータ装置の出力信号の伝送レートを決定する
    ためのリードクロック信号を発生する発振回路と、規定
    のフレームフォーマットを生成するためセレクタに対し
    選択信号を、またメモリに対し、メモリ回路の所定アド
    レス値と再送するデータのフレームフォーマット挿入位
    置を示す固定アドレス値で構成されている第1のリード
    アドレス信号を出力するフレーム編集回路と、一定時間
    後に計測したデータを再送するために上記第1のメモリ
    回路と上記第2のメモリ回路の出力データを順次蓄積す
    る2ポートを有する第3のメモリ回路と、上記第1のリ
    ードアドレス信号から予め再送するデータとして指定し
    たデータのアドレス値を検出し、指定データアドレス検
    出信号を生成する第2のデータ検出回路と、上記指定デ
    ータアドレス検出信号をカウントしてライトアドレスデ
    ータ及びライトイネーブル信号を生成し、上記第3のメ
    モリ回路に出力するとともに、既定のライトアドレス値
    でリセット信号を生成する第2のライトアドレス制御回
    路と、上記第1のリードアドレス信号から固定アドレス
    値を検出し、再送位置検出信号を生成する第1のデータ
    検出回路と、上記リセット信号で初期化した上記再送位
    置検出信号をカウントして第2のリードアドレス信号を
    生成し、上記第3のメモリ回路に出力するカウンタ回路
    と、上記再送位置検出信号により上記第3のメモリ回路
    の出力データを選択する第3のセレクタ回路と、上記第
    1のメモリ回路または上記第2のメモリ回路のデータの
    読み出しが完了した場合、上記フレーム編集回路の制御
    により上記第3のセレクタ回路の出力信号を切り換えて
    出力するための一定パターンのダミーデータを発生する
    ダミーデータ発生回路と、上記フレーム編集回路の制御
    によりダミーデータを出力すると判定した場合上記ダミ
    ーデータを選択する第1のセレクタ回路と、テレメータ
    装置出力の先頭データを示すための同期パターンを発生
    する同期パターン発生回路と、上記同期パターンデータ
    と上記第1のセレクタ回路の出力信号を選択して規定の
    フレームフォーマットを生成する第2のセレクタ回路
    と、上記第2のセレクタ回路の出力信号をパラレルデー
    タからシリアルデータに変換するP/S変換回路とで構
    成したテレメータ装置。
  3. 【請求項3】 外部装置から入力される連続したクロッ
    ク信号、同じく連続的に入力されるパラレルのデータ信
    号、及び上記データ信号のフレームの先頭位置を示す先
    頭フラグ信号を受信するレシーバ回路と、書き込みと読
    み出しを独立に制御できる2ポートを有する第1のメモ
    リ回路と、上記第1のメモリ回路と同一構成の第2のメ
    モリ回路と、上記先頭フラグ信号をカウントしてライト
    メモリ選択信号を生成し、データの書き込み及び読み出
    しを行うメモリを選択するライトメモリ選択回路と、上
    記先頭フラグ信号により初期化したのち上記クロック信
    号をカウントしてライトアドレスデータ及びライトイネ
    ーブル信号を生成し、上記第1のメモリ回路及び第2の
    メモリ回路に出力する第1のライトアドレス制御回路
    と、テレメータ装置の出力信号の伝送レートを決定する
    ためのリードクロック信号を発生する発振回路と、規定
    のフレームフォーマットを生成するためセレクタに対し
    選択信号を、またメモリに対し、メモリ回路の所定アド
    レス値と再送するデータのフレームフォーマット挿入位
    置を示す固定アドレス値で構成されている第1のリード
    アドレス信号を出力するフレーム編集回路と、一定時間
    後に計測したデータを再送するために上記第1のメモリ
    回路と上記第2のメモリ回路の出力データを順次蓄積す
    る2ポートを有する第3のメモリ回路と、上記リードク
    ロック信号を上記先頭フラグ信号により交互にオンオフ
    し、バーストリードクロック信号を生成するクロック信
    号制御回路と、上記バーストリードクロック信号をカウ
    ントしてライトアドレスデータ及びライトイネーブル信
    号を生成し、上記第3のメモリ回路に出力するととも
    に、既定のライトアドレス値でリセット信号を生成する
    第2のライトアドレス制御回路と、上記第1のリードア
    ドレス信号から固定アドレス値を検出し、再送位置検出
    信号を生成する第1のデータ検出回路と、上記リセット
    信号で初期化した上記再送位置検出信号をカウントして
    第2のリードアドレス信号を生成し、上記第3のメモリ
    回路に出力するカウンタ回路と、上記再送位置検出信号
    により上記第3のメモリ回路の出力データを選択する第
    3のセレクタ回路と、上記第1のメモリ回路または上記
    第2のメモリ回路のデータの読み出しが完了した場合、
    上記フレーム編集回路の制御により上記第3のセレクタ
    回路の出力信号を切り換えて出力するための一定パター
    ンのダミーデータを発生するダミーデータ発生回路と、
    上記フレーム編集回路の制御によりダミーデータを出力
    すると判定した場合上記ダミーデータを選択する第1の
    セレクタ回路と、テレメータ装置出力の先頭データを示
    すための同期パターンを発生する同期パターン発生回路
    と、上記同期パターンデータと上記第1のセレクタ回路
    の出力信号を選択して規定のフレームフォーマットを生
    成する第2のセレクタ回路と、上記第2のセレクタ回路
    の出力信号をパラレルデータからシリアルデータに変換
    するP/S変換回路とで構成したテレメータ装置。
  4. 【請求項4】 外部装置から入力される連続したクロッ
    ク信号、同じく連続的に入力されるパラレルのデータ信
    号、及び上記データ信号のフレームの先頭位置を示す先
    頭フラグ信号を受信するレシーバ回路と、書き込みと読
    み出しを独立に制御できる2ポートを有する第1のメモ
    リ回路と、上記第1のメモリ回路と同一構成の第2のメ
    モリ回路と、上記先頭フラグ信号をカウントしてライト
    メモリ選択信号を生成し、データの書き込み及び読み出
    しを行うメモリを選択するライトメモリ選択回路と、上
    記先頭フラグ信号により初期化したのち上記クロック信
    号をカウントしてライトアドレスデータ及びライトイネ
    ーブル信号を生成し、上記第1のメモリ回路及び第2の
    メモリ回路に出力する第1のライトアドレス制御回路
    と、テレメータ装置の出力信号の伝送レートを決定する
    ためのリードクロック信号を発生する発振回路と、規定
    のフレームフォーマットを生成するためセレクタに対し
    選択信号を、またメモリに対し、第1のリードアドレス
    信号を出力すると同時に、メモリ回路の読み出しが完了
    した場合、再送データ編集信号を生成するフレーム編集
    回路と、一定時間後に計測したデータを再送するために
    上記第1のメモリ回路と上記第2のメモリ回路の出力デ
    ータを順次蓄積する2ポートを有する第3のメモリ回路
    と、上記リードクロック信号をカウントしてライトアド
    レスデータ及びライトイネーブル信号を生成し、上記第
    3のメモリ回路に出力する第2のライトアドレス制御回
    路と、上記再送データ編集信号の立ち上がりを検出した
    時、上記第2のライトアドレス制御回路の出力データに
    初期化したのち上記リードクロック信号をカウントして
    第2のリードアドレス信号を生成し、上記第3のメモリ
    回路に出力するカウンタ回路と、上記再送データ編集信
    号により上記第3のメモリ回路の出力信号を選択する第
    4のセレクタ回路と、テレメータ装置出力の先頭データ
    を示すための同期パターンを発生する同期パターン発生
    回路と、上記同期パターンデータと上記第1のセレクタ
    回路の出力信号を選択して規定のフレームフォーマット
    を生成する第2のセレクタ回路と、上記第2のセレクタ
    回路の出力信号をパラレルデータからシリアルデータに
    変換するP/S変換回路とで構成したテレメータ装置。
  5. 【請求項5】 外部装置から入力される連続したクロッ
    ク信号、同じく連続的に入力されるパラレルのデータ信
    号、及び上記データ信号のフレームの先頭位置を示す先
    頭フラグ信号を受信するレシーバ回路と、書き込みと読
    み出しを独立に制御できる2ポートを有する第1のメモ
    リ回路と、上記第1のメモリ回路と同一構成の第2のメ
    モリ回路と、上記先頭フラグ信号をカウントしてライト
    メモリ選択信号を生成し、データの書き込み及び読み出
    しを行うメモリを選択するライトメモリ選択回路と、上
    記先頭フラグ信号により初期化したのち上記クロック信
    号をカウントしてライトアドレスデータ及びライトイネ
    ーブル信号を生成し、上記第1のメモリ回路及び第2の
    メモリ回路に出力する第1のライトアドレス制御回路
    と、テレメータ装置の出力信号の伝送レートを決定する
    ためのリードクロック信号を発生する発振回路と、規定
    のフレームフォーマットを生成するためセレクタに対し
    選択信号を、またメモリに対し、第1のリードアドレス
    信号を出力すると同時に、メモリ回路の読み出しが完了
    した場合、再送データ編集信号を生成するフレーム編集
    回路と、一定時間後に計測したデータを再送するために
    上記第1のメモリ回路と上記第2のメモリ回路の出力デ
    ータを順次蓄積する2ポートを有する第3のメモリ回路
    と、上記第1のリードアドレス信号から予め再送するデ
    ータとして指定したデータのアドレス値を検出し、指定
    データアドレス検出信号を生成する第2のデータ検出回
    路と、上記指定データアドレス検出信号をカウントして
    ライトアドレスデータ及びライトイネーブル信号を生成
    し、上記第3のメモリ回路に出力するとともに、既定の
    ライトアドレス値でリセット信号を生成する第2のライ
    トアドレス制御回路と、上記再送データ編集信号の立ち
    上がりを検出した時、上記第2のライトアドレス制御回
    路の出力データに初期化したのち上記リードクロック信
    号をカウントして第2のリードアドレス信号を生成し、
    上記第3のメモリ回路に出力するカウンタ回路と、上記
    再送データ編集信号により上記第3のメモリ回路の出力
    信号を選択する第4のセレクタ回路と、テレメータ装置
    出力の先頭データを示すための同期パターンを発生する
    同期パターン発生回路と、上記同期パターンデータと上
    記第1のセレクタ回路の出力信号を選択して規定のフレ
    ームフォーマットを生成する第2のセレクタ回路と、上
    記第2のセレクタ回路の出力信号をパラレルデータから
    シリアルデータに変換するP/S変換回路とで構成した
    テレメータ装置。
  6. 【請求項6】 外部装置から入力される連続したクロッ
    ク信号、同じく連続的に入力されるパラレルのデータ信
    号、及び上記データ信号のフレームの先頭位置を示す先
    頭フラグ信号を受信するレシーバ回路と、書き込みと読
    み出しを独立に制御できる2ポートを有する第1のメモ
    リ回路と、上記第1のメモリ回路と同一構成の第2のメ
    モリ回路と、上記先頭フラグ信号をカウントしてライト
    メモリ選択信号を生成し、データの書き込み及び読み出
    しを行うメモリを選択するライトメモリ選択回路と、上
    記先頭フラグ信号により初期化したのち上記クロック信
    号をカウントしてライトアドレスデータ及びライトイネ
    ーブル信号を生成し、上記第1のメモリ回路及び第2の
    メモリ回路に出力する第1のライトアドレス制御回路
    と、テレメータ装置の出力信号の伝送レートを決定する
    ためのリードクロック信号を発生する発振回路と、規定
    のフレームフォーマットを生成するためセレクタに対し
    選択信号を、またメモリに対し、第1のリードアドレス
    信号を出力すると同時に、メモリ回路の読み出しが完了
    した場合、再送データ編集信号を生成するフレーム編集
    回路と、一定時間後に計測したデータを再送するために
    上記第1のメモリ回路と上記第2のメモリ回路の出力デ
    ータを順次蓄積する2ポートを有する第3のメモリ回路
    と、上記リードクロック信号を上記先頭フラグ信号によ
    り交互にオンオフし、バーストリードクロック信号を生
    成するクロック信号制御回路と、上記バーストリードク
    ロック信号をカウントしてライトアドレスデータ及びラ
    イトイネーブル信号を生成し、上記第3のメモリ回路に
    出力する第2のライトアドレス制御回路と、上記再送デ
    ータ編集信号の立ち上がりを検出した時、上記第2のラ
    イトアドレス制御回路の出力データに初期化したのち上
    記リードクロック信号をカウントして第2のリードアド
    レス信号を生成し、上記第3のメモリ回路に出力するカ
    ウンタ回路と、上記再送データ編集信号により上記第3
    のメモリ回路の出力信号を選択する第4のセレクタ回路
    と、テレメータ装置出力の先頭データを示すための同期
    パターンを発生する同期パターン発生回路と、上記同期
    パターンデータと上記第1のセレクタ回路の出力信号を
    選択して規定のフレームフォーマットを生成する第2の
    セレクタ回路と、上記第2のセレクタ回路の出力信号を
    パラレルデータからシリアルデータに変換するP/S変
    換回路とで構成したテレメータ装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100606055B1 (ko) * 1999-04-23 2006-07-31 삼성전자주식회사 메모리 제어장치

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Publication number Priority date Publication date Assignee Title
KR100606055B1 (ko) * 1999-04-23 2006-07-31 삼성전자주식회사 메모리 제어장치

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