JPH10254733A - マイクロコンピュータ監視装置 - Google Patents
マイクロコンピュータ監視装置Info
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- JPH10254733A JPH10254733A JP9070728A JP7072897A JPH10254733A JP H10254733 A JPH10254733 A JP H10254733A JP 9070728 A JP9070728 A JP 9070728A JP 7072897 A JP7072897 A JP 7072897A JP H10254733 A JPH10254733 A JP H10254733A
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- JP
- Japan
- Prior art keywords
- microcomputer
- abnormality
- data
- ram
- monitoring device
- Prior art date
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- Multi Processors (AREA)
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Abstract
(57)【要約】
【課題】 マイクロコンピュータの負荷を増大させずに
相手マイクロコンピュータの異常の有無を判定できると
共に、異常内容に応じた異常時処理も可能なマイクロコ
ンピュータ監視装置を提供する。 【解決手段】 デュアルポートＲＡＭを介して相互にデ
ータ通信を行うマイクロコンピュータの異常の有無を監
視するマイクロコンピュータ監視装置において、送信側
マイクロコンピュータ１ａからデュアルポートＲＡＭ２
への通信データ書き込みに際し、その記憶データが更新
される異常判定ＲＡＭ４と、該異常判定ＲＡＭ４への書
き込みが行われたときに受信側マイクロコンピュータ１
ｂに対し割り込みを発生する割り込み発生回路６とを備
え、上記割り込み発生回路６による割り込みを受けたと
き、受信側マイクロコンピュータ１ｂは上記異常判定Ｒ
ＡＭ４内のデータを読み出して異常の有無を判定するよ
うに構成した。
相手マイクロコンピュータの異常の有無を判定できると
共に、異常内容に応じた異常時処理も可能なマイクロコ
ンピュータ監視装置を提供する。 【解決手段】 デュアルポートＲＡＭを介して相互にデ
ータ通信を行うマイクロコンピュータの異常の有無を監
視するマイクロコンピュータ監視装置において、送信側
マイクロコンピュータ１ａからデュアルポートＲＡＭ２
への通信データ書き込みに際し、その記憶データが更新
される異常判定ＲＡＭ４と、該異常判定ＲＡＭ４への書
き込みが行われたときに受信側マイクロコンピュータ１
ｂに対し割り込みを発生する割り込み発生回路６とを備
え、上記割り込み発生回路６による割り込みを受けたと
き、受信側マイクロコンピュータ１ｂは上記異常判定Ｒ
ＡＭ４内のデータを読み出して異常の有無を判定するよ
うに構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルポートＲ
ＡＭを介して相互にデータ通信を行うマイクロコンピュ
ータにおいてこのマイクロコンピュータの異常の有無を
監視する監視装置に係わり、特にマイクロコンピュータ
の負荷を増大させずに異常の有無の監視を行えるマイク
ロコンピュータ監視装置に関する。
ＡＭを介して相互にデータ通信を行うマイクロコンピュ
ータにおいてこのマイクロコンピュータの異常の有無を
監視する監視装置に係わり、特にマイクロコンピュータ
の負荷を増大させずに異常の有無の監視を行えるマイク
ロコンピュータ監視装置に関する。
【０００２】
【従来の技術】図５に示すような、一つのデュアルポー
トＲＡＭ２を介して二つのマイクロコンピュータ１ａ、
１ｂが相互に通信し合うマイクロコンピュータ装置が従
来より提供されている。このようなマイクロコンピュー
タ装置では、例えば、マイクロコンピュータ１ａがデュ
アルポートＲＡＭ２にデータを書き込んだ後に、その旨
を示す情報をデュアルポートＲＡＭ２の所定領域に書き
込み、マイクロコンピュータ１ｂは周期的に前記所定領
域を監視し、書き込まれたデータが読み出すべきデータ
であることを検知してデータを読み出す構成を有してい
る。また、マイクロコンピュータ１ｂからマイクロコン
ピュータ１ａへデータを渡す場合も同様に、マイクロコ
ンピュータ１ａが周期的にデュアルポートＲＡＭ２の所
定領域を監視し、読み出すべきデータであることを検知
した場合にＲＡＭ２に記録されたデータを読み出す構成
としている。図６は特開平６−２０２９０８号公報に開
示されたマイクロコンピュータ監視装置のブロック図で
あり、デュアルポートＲＡＭ２内に異常判定ＲＡＭ４を
備えている。この異常判定ＲＡＭ４は相手側のマイクロ
コンピュータ１が異常か否かを判定するためのものであ
り、従来から提供されていた異常判定用ポートを省くこ
とによりコストダウンを図ると共に、マイクロコンピュ
ータ装置の拡張性を低減させずにマイクロコンピュータ
相互の監視を行えるようにしている。
トＲＡＭ２を介して二つのマイクロコンピュータ１ａ、
１ｂが相互に通信し合うマイクロコンピュータ装置が従
来より提供されている。このようなマイクロコンピュー
タ装置では、例えば、マイクロコンピュータ１ａがデュ
アルポートＲＡＭ２にデータを書き込んだ後に、その旨
を示す情報をデュアルポートＲＡＭ２の所定領域に書き
込み、マイクロコンピュータ１ｂは周期的に前記所定領
域を監視し、書き込まれたデータが読み出すべきデータ
であることを検知してデータを読み出す構成を有してい
る。また、マイクロコンピュータ１ｂからマイクロコン
ピュータ１ａへデータを渡す場合も同様に、マイクロコ
ンピュータ１ａが周期的にデュアルポートＲＡＭ２の所
定領域を監視し、読み出すべきデータであることを検知
した場合にＲＡＭ２に記録されたデータを読み出す構成
としている。図６は特開平６−２０２９０８号公報に開
示されたマイクロコンピュータ監視装置のブロック図で
あり、デュアルポートＲＡＭ２内に異常判定ＲＡＭ４を
備えている。この異常判定ＲＡＭ４は相手側のマイクロ
コンピュータ１が異常か否かを判定するためのものであ
り、従来から提供されていた異常判定用ポートを省くこ
とによりコストダウンを図ると共に、マイクロコンピュ
ータ装置の拡張性を低減させずにマイクロコンピュータ
相互の監視を行えるようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら上述した
従来技術では、いずれも、異常の有無を判定するために
異常判定用メモリまたは異常判定用ポートから定期的に
データを読み出さねばならず、そのため、それぞれのマ
イクロコンピュータの負荷が増大してしまうという問題
がある。本発明の課題は、上記のような従来技術の問題
を解決し、マイクロコンピュータの負荷を増大させずに
相手マイクロコンピュータの異常の有無を判定できると
共に、異常内容に応じた異常時処理も可能なマイクロコ
ンピュータ監視装置を提供することにある。
従来技術では、いずれも、異常の有無を判定するために
異常判定用メモリまたは異常判定用ポートから定期的に
データを読み出さねばならず、そのため、それぞれのマ
イクロコンピュータの負荷が増大してしまうという問題
がある。本発明の課題は、上記のような従来技術の問題
を解決し、マイクロコンピュータの負荷を増大させずに
相手マイクロコンピュータの異常の有無を判定できると
共に、異常内容に応じた異常時処理も可能なマイクロコ
ンピュータ監視装置を提供することにある。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係るマイクロコンピュータ監視装置の請
求項１記載の発明では、デュアルポートＲＡＭを介して
相互にデータ通信を行うマイクロコンピュータの異常の
有無を監視するマイクロコンピュータ監視装置におい
て、送信側マイクロコンピュータからデュアルポートＲ
ＡＭへの通信データ書き込みに際し、その記憶データが
更新される異常判定用メモリと、該異常判定用メモリへ
の書き込みが行われたときに受信側マイクロコンピュー
タに対し割り込みを発生する割り込み手段とを備え、前
記割り込み手段による割り込みを受けたとき、受信側マ
イクロコンピュータは異常判定用メモリ内のデータを読
み出して異常の有無を判定するように構成した。また請
求項２記載の発明では、請求項１記載の発明において、
異常判定用メモリから読み出したデータにより送信側マ
イクロコンピュータが異常と判定されたとき、前記デー
タまたは異常判定用メモリから直前に取得したデータに
より送信側マイクロコンピュータの処理過程のどの時点
で異常が発生したかを判断し、該判断結果に応じた異常
時処理を行うように受信側マイクロコンピュータを構成
した。さらに請求項３記載の発明では、請求項１記載の
発明において、割り込み手段による割り込みが発生する
ことなく所定の状態に達したとき、送信側マイクロコン
ピュータが異常であると判断する異常判定手段を備え
た。
めに、本発明に係るマイクロコンピュータ監視装置の請
求項１記載の発明では、デュアルポートＲＡＭを介して
相互にデータ通信を行うマイクロコンピュータの異常の
有無を監視するマイクロコンピュータ監視装置におい
て、送信側マイクロコンピュータからデュアルポートＲ
ＡＭへの通信データ書き込みに際し、その記憶データが
更新される異常判定用メモリと、該異常判定用メモリへ
の書き込みが行われたときに受信側マイクロコンピュー
タに対し割り込みを発生する割り込み手段とを備え、前
記割り込み手段による割り込みを受けたとき、受信側マ
イクロコンピュータは異常判定用メモリ内のデータを読
み出して異常の有無を判定するように構成した。また請
求項２記載の発明では、請求項１記載の発明において、
異常判定用メモリから読み出したデータにより送信側マ
イクロコンピュータが異常と判定されたとき、前記デー
タまたは異常判定用メモリから直前に取得したデータに
より送信側マイクロコンピュータの処理過程のどの時点
で異常が発生したかを判断し、該判断結果に応じた異常
時処理を行うように受信側マイクロコンピュータを構成
した。さらに請求項３記載の発明では、請求項１記載の
発明において、割り込み手段による割り込みが発生する
ことなく所定の状態に達したとき、送信側マイクロコン
ピュータが異常であると判断する異常判定手段を備え
た。
【０００５】
【作用】上記のように構成したので、請求項１記載の発
明では、異常判定用メモリなどからの定期的なデータ読
み出しを行うことなく、送信側（相手側）マイクロコン
ピュータの異常の有無を判定できる。請求項２記載の発
明では、上記において、送信側マイクロコンピュータの
処理過程のどの時点で異常が発生したかを判断し、判断
結果に応じた異常時処理を行うことができる。請求項３
記載の発明では、送信側マイクロコンピュータからの割
り込みがない場合も送信側マイクロコンピュータが異常
と判定される。
明では、異常判定用メモリなどからの定期的なデータ読
み出しを行うことなく、送信側（相手側）マイクロコン
ピュータの異常の有無を判定できる。請求項２記載の発
明では、上記において、送信側マイクロコンピュータの
処理過程のどの時点で異常が発生したかを判断し、判断
結果に応じた異常時処理を行うことができる。請求項３
記載の発明では、送信側マイクロコンピュータからの割
り込みがない場合も送信側マイクロコンピュータが異常
と判定される。
【０００６】
【発明の実施の形態】以下、図面に示した実施の形態に
基づき本発明を詳細に説明する。図１（ａ）は本発明の
第１の実施例を示すマイクロコンピュータ監視装置の構
成ブロック図である。同図において、１ａ、１ｂはマイ
クロコンピュータ、２は二つのマイクロコンピュータ１
ａ、１ｂ がデータ通信を行うためのデュアルポートＲ
ＡＭ、３は異常判定ＲＡＭ４を有する異常判定メモリ部
である。図１（ｂ）は上記異常判定メモリ部３の詳細を
示した図であり、４はそれぞれのマイクロコンピュータ
１から読み書きができる異常判定ＲＡＭ、５は上記ＲＡ
Ｍ４の値が１だけ増えたことを検出するカウントアップ
検出部、６ａ、６ｂはそれぞれマイクロコンピュータ１
ａ又は１ｂの書き込みによりカウントアップ検出回路５
が上記検出を行ったときに割り込み信号ＩＮＴａ、ＩＮ
Ｔｂを発生させる割り込み回路（割り込み手段）であ
る。図２に、この実施例の送信側（データを渡す側）マ
イクロコンピュータ１ａの動作フロー、図３に受信側マ
イクロコンピュータ１ｂの動作フローを示す。以下、図
１（ａ）、（ｂ）、図２および図３により第１の実施例
の動作を説明する。まず、送信側マイクロコンピュータ
１ａが、データを渡すに際し、異常判定ＲＡＭ４内のデ
ータの値を１だけ増やす（Ｓ１）。つまり、アドレスバ
スに異常判定ＲＡＭ４のアドレスを出してそのときの異
常判定ＲＡＭ４の値を読み取り、上記値に１を加えた値
を求め、再び異常判定ＲＡＭ４のアドレスを出して１を
加えた値をＲＡＭ４に書き込む。続いて、マイクロコン
ピュータ１ａは、受信側マイクロコンピュータ１ｂに渡
すべきデータをデュアルポートＲＡＭ２に書き込む（Ｓ
２）。
基づき本発明を詳細に説明する。図１（ａ）は本発明の
第１の実施例を示すマイクロコンピュータ監視装置の構
成ブロック図である。同図において、１ａ、１ｂはマイ
クロコンピュータ、２は二つのマイクロコンピュータ１
ａ、１ｂ がデータ通信を行うためのデュアルポートＲ
ＡＭ、３は異常判定ＲＡＭ４を有する異常判定メモリ部
である。図１（ｂ）は上記異常判定メモリ部３の詳細を
示した図であり、４はそれぞれのマイクロコンピュータ
１から読み書きができる異常判定ＲＡＭ、５は上記ＲＡ
Ｍ４の値が１だけ増えたことを検出するカウントアップ
検出部、６ａ、６ｂはそれぞれマイクロコンピュータ１
ａ又は１ｂの書き込みによりカウントアップ検出回路５
が上記検出を行ったときに割り込み信号ＩＮＴａ、ＩＮ
Ｔｂを発生させる割り込み回路（割り込み手段）であ
る。図２に、この実施例の送信側（データを渡す側）マ
イクロコンピュータ１ａの動作フロー、図３に受信側マ
イクロコンピュータ１ｂの動作フローを示す。以下、図
１（ａ）、（ｂ）、図２および図３により第１の実施例
の動作を説明する。まず、送信側マイクロコンピュータ
１ａが、データを渡すに際し、異常判定ＲＡＭ４内のデ
ータの値を１だけ増やす（Ｓ１）。つまり、アドレスバ
スに異常判定ＲＡＭ４のアドレスを出してそのときの異
常判定ＲＡＭ４の値を読み取り、上記値に１を加えた値
を求め、再び異常判定ＲＡＭ４のアドレスを出して１を
加えた値をＲＡＭ４に書き込む。続いて、マイクロコン
ピュータ１ａは、受信側マイクロコンピュータ１ｂに渡
すべきデータをデュアルポートＲＡＭ２に書き込む（Ｓ
２）。
【０００７】一方、異常判定ＲＡＭ４の値が１増える
と、カウントアップ検出回路５はそれを検出し、カウン
トアップ検出回路５はカウントが１だけアップされたこ
とを示す、例えばＨｉｇｈレベルの信号ｓを出力する。
該Ｈｉｇｈレベル信号ｓは異常判定ＲＡＭ４のアドレス
が入力されている割り込み発生回路６ａに入力し、該割
り込み発生回路６ａよりマイクロコンピュータ１ｂに対
し、割り込み信号ＩＮＴａが出力される。なお、この
時、マイクロコンピュータ１ｂからは異常判定ＲＡＭ４
のアドレスは入力されていないので、割り込み発生回路
６ｂから割り込み信号ＩＮＴｂは出力されない。また、
このようなカウントアップ検出回路５は、カウントアッ
プ前後の異常判定ＲＡＭ４の値を比較する比較回路とし
て容易に実現できる。
と、カウントアップ検出回路５はそれを検出し、カウン
トアップ検出回路５はカウントが１だけアップされたこ
とを示す、例えばＨｉｇｈレベルの信号ｓを出力する。
該Ｈｉｇｈレベル信号ｓは異常判定ＲＡＭ４のアドレス
が入力されている割り込み発生回路６ａに入力し、該割
り込み発生回路６ａよりマイクロコンピュータ１ｂに対
し、割り込み信号ＩＮＴａが出力される。なお、この
時、マイクロコンピュータ１ｂからは異常判定ＲＡＭ４
のアドレスは入力されていないので、割り込み発生回路
６ｂから割り込み信号ＩＮＴｂは出力されない。また、
このようなカウントアップ検出回路５は、カウントアッ
プ前後の異常判定ＲＡＭ４の値を比較する比較回路とし
て容易に実現できる。
【０００８】他方、受信側マイクロコンピュータ１ｂ
は、例えばデュアルポートＲＡＭ２へのアクセス（書き
込みまたは読み出し）終了後、図示していないローカル
メモリ（例えば受信側マイクロコンピュータ１ｂだけが
アクセス可能なメモリ）内に構成した監視カウンタの値
を１だけ増やした後（Ｓ１１）、その監視カウンタの値
が所定値ｎを超えていなければ（Ｓ１２、Ｎｏ）、デュ
アルポートＲＡＭ２からの読み出し以外の別タスクを実
行する（Ｓ１３）。そして、別タスク実行後、再びステ
ップＳ１１〜Ｓ１３をくり返し、上記監視カウンタの値
がｎを超えたならば（Ｓ１２、Ｙｅｓ）、つまり、後述
するように、この間において、割り込み発生回路６ａか
らマイクロコンピュータ１ｂへの割り込みが発生しなけ
れば、マイクロコンピュータ１ｂはマイクロコンピュー
タ１ａ側で異常が発生したと判断し、所定の異常処理を
行う（Ｓ１４）。なお、異常判定のための手段（異常判
定手段）及び異常処理を実行する手段は、マイクロコン
ピュータ１ａ，１ｂの夫々に設けるか、或はコンピュー
タ監視装置に独立して設けてもよい。それに対して、受
信側の立場にあるマイクロコンピュータ１ｂが、上記の
動作フローをくり返しているときに割り込み信号ＩＮＴ
ａを受信すると、マイクロコンピュータ１ｂは、その割
り込み処理フローのなかで異常判定ＲＡＭ４内のデータ
を読み込む（Ｓ１５）。そして、そのデータが正常値、
すなわち、マイクロコンピュータ１ｂが取得している最
新値に１を加えた値であるならば（Ｓ１６、Ｙｅｓ）、
送信側マイクロコンピュータ１ａによりデュアルポート
ＲＡＭ２に書き込まれたデータを読み込み（Ｓ１７）、
上記監視カウンタの値を０にする（Ｓ１８）。なお、送
信側マイクロコンピュータ１ａが暴走するというような
異常発生時においても割込み信号ＩＮＴａの発生する可
能性がある。しかし、この場合は、異常判定ＲＡＭ４内
のデータは、例えば、上記のように最新値に１を加えた
値ではない正常値でないので（Ｓ１６、Ｎｏ）、そのよ
うな場合は異常処理が行われる（Ｓ１４）。このよう
に、上記実施例によれば、受信側マイクロコンピュータ
１ｂなどが異常判定ＲＡＭ４からの定期的な読み出しを
行わなくても送信側マイクロコンピュータ１ａなどの異
常の有無がわかるので、マイクロコンピュータ１の負荷
を増大させることなく、相手側マイクロコンピュータの
異常を知ることができる。
は、例えばデュアルポートＲＡＭ２へのアクセス（書き
込みまたは読み出し）終了後、図示していないローカル
メモリ（例えば受信側マイクロコンピュータ１ｂだけが
アクセス可能なメモリ）内に構成した監視カウンタの値
を１だけ増やした後（Ｓ１１）、その監視カウンタの値
が所定値ｎを超えていなければ（Ｓ１２、Ｎｏ）、デュ
アルポートＲＡＭ２からの読み出し以外の別タスクを実
行する（Ｓ１３）。そして、別タスク実行後、再びステ
ップＳ１１〜Ｓ１３をくり返し、上記監視カウンタの値
がｎを超えたならば（Ｓ１２、Ｙｅｓ）、つまり、後述
するように、この間において、割り込み発生回路６ａか
らマイクロコンピュータ１ｂへの割り込みが発生しなけ
れば、マイクロコンピュータ１ｂはマイクロコンピュー
タ１ａ側で異常が発生したと判断し、所定の異常処理を
行う（Ｓ１４）。なお、異常判定のための手段（異常判
定手段）及び異常処理を実行する手段は、マイクロコン
ピュータ１ａ，１ｂの夫々に設けるか、或はコンピュー
タ監視装置に独立して設けてもよい。それに対して、受
信側の立場にあるマイクロコンピュータ１ｂが、上記の
動作フローをくり返しているときに割り込み信号ＩＮＴ
ａを受信すると、マイクロコンピュータ１ｂは、その割
り込み処理フローのなかで異常判定ＲＡＭ４内のデータ
を読み込む（Ｓ１５）。そして、そのデータが正常値、
すなわち、マイクロコンピュータ１ｂが取得している最
新値に１を加えた値であるならば（Ｓ１６、Ｙｅｓ）、
送信側マイクロコンピュータ１ａによりデュアルポート
ＲＡＭ２に書き込まれたデータを読み込み（Ｓ１７）、
上記監視カウンタの値を０にする（Ｓ１８）。なお、送
信側マイクロコンピュータ１ａが暴走するというような
異常発生時においても割込み信号ＩＮＴａの発生する可
能性がある。しかし、この場合は、異常判定ＲＡＭ４内
のデータは、例えば、上記のように最新値に１を加えた
値ではない正常値でないので（Ｓ１６、Ｎｏ）、そのよ
うな場合は異常処理が行われる（Ｓ１４）。このよう
に、上記実施例によれば、受信側マイクロコンピュータ
１ｂなどが異常判定ＲＡＭ４からの定期的な読み出しを
行わなくても送信側マイクロコンピュータ１ａなどの異
常の有無がわかるので、マイクロコンピュータ１の負荷
を増大させることなく、相手側マイクロコンピュータの
異常を知ることができる。
【０００９】図４は、本発明の第２の実施例を示す動作
フロー図である。この実施例のマイクロコンピュータ監
視装置では、ハードウェア資源を第１の実施例（図１参
照）と同様に構成し、状況に応じた異常処理ができるよ
う構成している。図４に示したように、この実施例の動
作フローが第１の実施例の動作フロー（図３参照）と異
なるのは、ステップＳ１９である。つまり、この実施例
の受信側マイクロコンピュータ１ｂでは、異常判定ＲＡ
Ｍ４から読み出したデータにより異常と判定されたなら
ば（Ｓ１６、Ｎｏ）、上記データの値により送信側マイ
クロコンピュータの処理過程のどの時点で異常が発生し
たかを判断し、判断結果に応じた異常時処理を行うよう
構成している（Ｓ１９）。このような異常時処理は、二
つのマイクロコンピュータ１がデュアルポートＲＡＭ２
にデータを書き込む度毎に異常判定ＲＡＭ４の値を１だ
け増やすようにしておけば、異常と判定されたときの直
前に受信側マイクロコンピュータ１ｂが取得している最
新値（多くの場合、この値は、このとき異常データ判定
ＲＡＭ４から読み出した値である）から、この最新値が
書き込まれた次の送信側マイクロコンピュータ１ａの動
作、つまり異常が発生した動作を特定できることに依拠
している。つまり、受信側マイクロコンピュータ１ｂ
は、ステップＳ１９において、上記最新値（多くの場
合、このとき異常判定ＲＡＭ４から読み出したデータの
値と同じ）に応じて分岐し、対応する異常時処理を行
い、より適切な異常時処理を行うことができる。
フロー図である。この実施例のマイクロコンピュータ監
視装置では、ハードウェア資源を第１の実施例（図１参
照）と同様に構成し、状況に応じた異常処理ができるよ
う構成している。図４に示したように、この実施例の動
作フローが第１の実施例の動作フロー（図３参照）と異
なるのは、ステップＳ１９である。つまり、この実施例
の受信側マイクロコンピュータ１ｂでは、異常判定ＲＡ
Ｍ４から読み出したデータにより異常と判定されたなら
ば（Ｓ１６、Ｎｏ）、上記データの値により送信側マイ
クロコンピュータの処理過程のどの時点で異常が発生し
たかを判断し、判断結果に応じた異常時処理を行うよう
構成している（Ｓ１９）。このような異常時処理は、二
つのマイクロコンピュータ１がデュアルポートＲＡＭ２
にデータを書き込む度毎に異常判定ＲＡＭ４の値を１だ
け増やすようにしておけば、異常と判定されたときの直
前に受信側マイクロコンピュータ１ｂが取得している最
新値（多くの場合、この値は、このとき異常データ判定
ＲＡＭ４から読み出した値である）から、この最新値が
書き込まれた次の送信側マイクロコンピュータ１ａの動
作、つまり異常が発生した動作を特定できることに依拠
している。つまり、受信側マイクロコンピュータ１ｂ
は、ステップＳ１９において、上記最新値（多くの場
合、このとき異常判定ＲＡＭ４から読み出したデータの
値と同じ）に応じて分岐し、対応する異常時処理を行
い、より適切な異常時処理を行うことができる。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
請求項１記載の発明では、異常判定用メモリなどからの
定期的なデータ読み出しを行うことなく、送信側（相手
側）マイクロコンピュータの異常の有無を判定できるの
で、マイクロコンピュータの負荷を低減できる。また、
請求項２記載の発明では、上記において、送信側マイク
ロコンピュータの処理過程のどの時点で異常が発生した
かを判断し、判断結果に応じた異常時処理を行うことが
できるので、より適切な異常時処理を実現できる。ま
た、請求項３記載の発明では、いつまで経っても送信側
マイクロコンピュータからの割り込みがない場合も送信
側マイクロコンピュータが異常と判定されるので、割り
込み６発生しない送信側マイクロコンピュータの異常を
知ることもできる。
請求項１記載の発明では、異常判定用メモリなどからの
定期的なデータ読み出しを行うことなく、送信側（相手
側）マイクロコンピュータの異常の有無を判定できるの
で、マイクロコンピュータの負荷を低減できる。また、
請求項２記載の発明では、上記において、送信側マイク
ロコンピュータの処理過程のどの時点で異常が発生した
かを判断し、判断結果に応じた異常時処理を行うことが
できるので、より適切な異常時処理を実現できる。ま
た、請求項３記載の発明では、いつまで経っても送信側
マイクロコンピュータからの割り込みがない場合も送信
側マイクロコンピュータが異常と判定されるので、割り
込み６発生しない送信側マイクロコンピュータの異常を
知ることもできる。
【図１】（ａ）、（ｂ）は本発明の第１の実施例を示す
マイクロコンピュータ監視装置の構成ブロック図及びそ
の詳細図である。
マイクロコンピュータ監視装置の構成ブロック図及びそ
の詳細図である。
【図２】本発明の第１の実施例を示すマイクロコンピュ
ータ監視装置の動作フロー図である。
ータ監視装置の動作フロー図である。
【図３】本発明の第１の実施例を示すマイクロコンピュ
ータ監視装置の他の動作フロー図である。
ータ監視装置の他の動作フロー図である。
【図４】本発明の第２の実施例を示すマイクロコンピュ
ータ監視装置の動作フロー図である。
ータ監視装置の動作フロー図である。
【図５】従来技術の一例を示すマイクロコンピュータ装
置の構成ブロック図である。
置の構成ブロック図である。
【図６】従来技術の他の例を示すマイクロコンピュータ
監視装置の構成ブロック図である。
監視装置の構成ブロック図である。
１・・・マイクロコンピュータ（異常判定手段、異常処
理手段） ２・・・デュアルポートＲＡＭ ３・・・異常判定メモリ部 ４・・・異常判定ＲＡＭ ５・・・カウントアップ検出回路 ６・・・割り込み発生回路（割り込み手段）
理手段） ２・・・デュアルポートＲＡＭ ３・・・異常判定メモリ部 ４・・・異常判定ＲＡＭ ５・・・カウントアップ検出回路 ６・・・割り込み発生回路（割り込み手段）
Claims (3)
- 【請求項１】 デュアルポートＲＡＭを介して相互にデ
ータ通信を行うマイクロコンピュータの異常の有無を監
視するマイクロコンピュータ監視装置において、送信側
マイクロコンピュータからデュアルポートＲＡＭへの通
信データ書き込みに際し、その記憶データが更新される
異常判定用メモリと、該異常判定用メモリへの書き込み
が行われたときに受信側マイクロコンピュータに対し割
り込みを発生する割り込み手段とを備え、前記割り込み
手段による割り込みを受けたとき、受信側マイクロコン
ピュータは異常判定用メモリ内のデータを読み出して異
常の有無を判定するように構成したことを特徴とするマ
イクロコンピュータ監視装置。 - 【請求項２】 請求項１のマイクロコンピュータ監視装
置において、異常判定用メモリから読み出したデータに
より送信側マイクロコンピュータが異常と判定されたと
き、前記データまたは異常判定用メモリから直前に取得
したデータにより送信側マイクロコンピュータの処理過
程のどの時点で異常が発生したかを判断し、該判断結果
に応じた異常時処理を行うように受信側マイクロコンピ
ュータを構成したことを特徴とするマイクロコンピュー
タ監視装置。 - 【請求項３】 請求項１のマイクロコンピュータにおい
て、割り込み手段による割り込みが発生することなく所
定の状態に達したとき、送信側マイクロコンピュータが
異常であると判断する異常判定手段を備えたことを特徴
とするマイクロコンピュータ監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070728A JPH10254733A (ja) | 1997-03-07 | 1997-03-07 | マイクロコンピュータ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070728A JPH10254733A (ja) | 1997-03-07 | 1997-03-07 | マイクロコンピュータ監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254733A true JPH10254733A (ja) | 1998-09-25 |
Family
ID=13439897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9070728A Pending JPH10254733A (ja) | 1997-03-07 | 1997-03-07 | マイクロコンピュータ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010257121A (ja) * | 2009-04-23 | 2010-11-11 | Toshiba Mach Co Ltd | ステータス表示切替 |
-
1997
- 1997-03-07 JP JP9070728A patent/JPH10254733A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010257121A (ja) * | 2009-04-23 | 2010-11-11 | Toshiba Mach Co Ltd | ステータス表示切替 |
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